KR101094377B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판상에 복수의 도전막패턴을 형성하는 단계, 상기 도전막패턴의 측벽에 게이트 절연막을 형성하는 단계, 상기 도전막패턴 사이에 매립된 필라넥패턴과, 상기 필라넥패턴 및 상기 도전막패턴 상부에 필라헤드를 형성하는 단계 및 상기 도전막패턴과, 상기 도전막패턴 상에 형성된 상기 필라헤드를 선택적으로 식각하여, 상기 필라넥패턴을 감싸는 게이트 전극과 필라헤드패턴을 형성하는 단계를 포함함으로써, 필라패턴의 쓰러짐을 방지하며, 나아가 반도체 소자의 신뢰성 및 안정성을 향상시킨다.
필라패턴, 필라헤드, 필라넥, 반도체 소자, 게이트 전극
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 셀효율(cell efficency)을 증가시키기 위한 방법의 하나로, 4F2의 구조를 구현할 수 있는 '채널이 상/하 방향, 예컨대 수직으로 형성되는 반도체 소자'가 발명되었다.
도 1은 종래기술에 따른 채널이 상/하 방향으로 형성되는 반도체 소자를 나타낸 구조도이다.
도 1을 참조하면, 반도체 소자는, 기판(16), 필라헤드(11, pillar head)와 필라넥(12, pillar neck)을 포함하는 필라패턴(pillar pattern), 필라패턴 상부를 보호하는 게이트 하드마스크막(13), 필라헤드(11)의 측벽을 보호하는 측벽보호막(14), 필라넥(12)을 감싸는 게이트 절연막(15)과 게이트 전극(16)을 포함한다. 그리고, 기판(17)과 필라헤드(11)에 소스 및 드레인이 형성되며, 이를 통해 필라 넥(12)에 채널이 형성된다.
그러나, 상술한 필라패턴은 필라넥(12)이 필라헤드(11)의 직경(diameter)보다 작고, 필라헤드(11) 상에 게이트 하드마스크막(13)이 위치함으로 인해, 도 2와 같이 쓰러지거나, 인접하는 필라패턴간 붙어버리는 현상이 발생하고 있다. 더욱이 직경이 작은 필라넥(12)의 형성을 필라헤드(11) 형성 후 진행하기 때문에 필라패턴의 쓰러짐 현상을 더욱 유발시킨다.
또한, 필라헤드(11) 및 필라넥(12)의 형성을 식각정지막(stopping layer) 없이 식각하기 때문에. 도 3과 같이 각각의 필라패턴의 높이가 균일하지 못(H1<H2)하며, 이는 각 필라패턴에서 형성되는 채널의 길이가 서로 다르게 되는 문제점으로 작용한다.
또한, 게이트 전극(16)을 형성하기 위해 필라패턴 사이가 채워지도록 도전막을 매립할 경우, 도 4와 같이 필라패턴 사이의 높은 종횡비로 인해 도전막 내 보이드(21, void) 및 심(seam)이 형성된다. 이후 도전막 패터닝 공정을 진행하면 상기 보이드(21) 및 심에 기인하는 식각 속도차에 의해, 도 5와 같이 게이트 절연막(15) 및 기판(17)에 손상(attack)을 가하는 관통(22, punch) 문제가 발생한다. 또한, 도전막의 패터닝 과정에서 도 6과 같이 식각 선택비에 의해 측벽보호막(14)이 손실되며, 이에 따라 필라헤드(11)를 손상시키는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 보이드 및 심이 발생된 도전막에 의해 기판의 손상 문제를 해결하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판상에 복수의 도전막패턴을 형성하는 단계, 상기 도전막패턴의 측벽에 게이트 절연막을 형성하는 단계, 상기 도전막패턴 사이에 매립된 필라넥패턴과, 상기 필라넥패턴 및 상기 도전막패턴 상부에 필라헤드를 형성하는 단계 및 상기 도전막패턴과, 상기 도전막패턴 상에 형성된 상기 필라헤드를 선택적으로 식각하여, 상기 필라넥패턴을 감싸는 게이트 전극과 필라헤드패턴을 형성하는 단계를 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판상에 제1식각정지막, 도전막, 제2식각정지막패턴 및 복수의 하드마스크막패턴을 형성하는 단계, 상기 하드마스크막패턴을 식각장벽으로 상기 제2식각정지막, 도전막 및 제1식각정지막을 식각하여 복수의 개방영역을 형성하는 단계, 상기 하드마스 크막패턴을 제거하는 단계, 상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계, 상기 개방영역 내에 필라패턴을 형성하는 단계, 상기 도전막의 일부와 상기 필라패턴을 덮는 게이트 하드마스크막패턴을 형성하는 단계 및 상기 게이트 하드마스크막패턴을 식각장벽으로, 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 각각의 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 필라패턴의 쓰러짐 방지, 균일한 채널 길이 유도, 도전막의 증착시 발생하는 보이드 및 심에 기인하는 기판의 손상을 방지한다.
따라서, 반도체 소자 특히 40nm 이하의 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있으며, 나아가 수율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 7a 내지 도 7f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법을 나타낸 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(31)상에 제1절연막(32), 도전막(33), 제2절 연막(34)을 순차적으로 형성한다.
도전막(33)은 후속 게이트 전극으로 작용하는 박막으로, 폴리실리콘막, 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 텅스텐(W), 티타늄질화막(TiN), 탄탈(Ta) 및 탄탈질화막(TaN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 텅스텐과 티타늄질화막의 적층구조, 또는 텅스텐과 티타늄질화막 및 폴리실리콘막의 적층구조 일 수 있다.
제1절연막(32)과 제2절연막(34)은 동일 물질로 형성하며, 예를 들면, 실리콘산화막(SiO2), 실리콘산화질화막, 알루미늄산화막(Al2O3), 탄탈산화막(Ta2O5), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 라듐산화막(La2O3)으로 이루어진 그룹 중에서 선택된 어느 하나의 박막으로 형성한다. 그리고, 제2절연막(34)은 제1절연막(32)보다 두껍게 형성한다.
이어서, 제2절연막(34) 상에 비정질 카본막(35), 실리콘산화질화막(36, SiON), 반사방지막(37) 및 포토레지스트패턴(38)을 형성한다.
포토레지스트패턴(39)은 홀타입(hole type)으로, 후속 필라패턴이 형성될 영역을 개방한 형태를 갖는다.
도 7b에 도시된 바와 같이, 포토레지스트패턴(38)을 식각장벽으로 반사방지막(37), 실리콘산화질화막(36) 및 비정질 카본막(35)을 식각한다.
이어서, 비정질 카본막(35)이 식각되어 형성된 비정질 카본막패턴(35A)을 식각장벽으로 제2절연막(34) 및 도전막(33)을 식각하여 복수의 개방영역(39)을 형성 한다.
보다 자세하게 설명하면, 비정질 카본막(35) 식각시 제2절연막(34) 표면에서 식각정지가 이루어진다. 그리고, 비정질 카본막패턴(35A)을 식각장벽으로 제2절연막(34)과 도전막(33)을 식각하며, 이때 제1절연막(32)의 표면에서 식각정지가 이루어진다. 이에 따라 개방영역(39)은 균일한 높이를 갖는다.
이하 식각된 제2절연막(34) 및 도전막(33)을 각각 제2절연막패턴(34A) 및 도전막패턴(33A)이라 표기한다.
개방영역(39)은 기판(31)과의 각도가 90°인 것이 바람직하며, 70~110°의 경사(slope)를 가질 수도 있다.
이어서, 포토레지스트패턴(38), 반사방지막(37), 실리콘산화질화막(36) 및 비정질 카본막패턴(35A)을 제거한다.
도 7c에 도시된 바와 같이, 개방영역(39)의 측벽, 특히 도전막패턴(33A)의 측벽에 게이트 절연막(40)을 형성한다.
게이트 절연막(40)은 개방영역(39)이 형성된 기판의 단차를 따라 실리콘산화막(SiO2), 실리콘산화질화막, 알루미늄산화막(Al2O3), 탄탈산화막(Ta2O5), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 라듐산화막(La2O3)으로 이루어진 그룹 중에서 선택된 어느 하나의 박막을 증착한 후, 전면식각 공정을 진행하여 형성한다. 이때, 제1절연막(32)도 함께 식각하여 기판(31)을 노출시키며, 제1절연막(32)의 식각은 기판(31) 표면에서 식각정지된다.
위와 같이 전면식각 공정에서 제1절연막(32)도 함께 식각할 경우, 제2절연막패턴(34A)의 손실에 의한 도전막패턴(33A)의 노출 문제가 발생될 수 있지만, 제2절연막패턴(34A)을 제1절연막(32)보다 두껍게 형성하였기 때문에, 위의 노출 문제는 발생하지 않는다.
이하, 식각된 제1절연막(32)을 제1절연막패턴(32A)으로 변경 표기하며, 개방영역(39)도 제1절연막(32)의 식각으로 인해 그 영역이 확장된바, 개방영역(39A)으로 변경 표기한다. 이때, 복수의 개방영역(39A)은 모두 기판(31) 표면에서 식각정지되었기 때문에 균일한 깊이를 갖는다.
이어서, 기판(31)에 불순물을 도핑하여 불순물 영역을 형성하고, 이후 불순물 영역을 양분하는 분리 공정을 진행하여 베리드 비트라인(buried bit line)을 형성한다. 베리드 비트라인은 반도체 소자에서 캐패시터에 데이터를 입/출력시키기 위한 데이터 전송 라인을 의미한다.
도 7d에 도시된 바와 같이, 에피텍셜 성장(epitaxial growth)공정을 진행하여 복수의 개방영역(39A)을 채우고, 제2절연막패턴(34A) 표면을 덮는 필라패턴(41)을 형성한다.
필라패턴(41)은 에피텍셜 성장공정에서 기판(31)의 실리콘(Si) 결정이 성장되어 형성된 것으로서, 개방영역(39A)이 모두 채워지고, 제2절연막패턴(34A) 표면까지 덮도록 성장공정을 진행하고, 이후에 평탄화공정, 예컨대 에치백(etch back) 또는 화학적기계적 연마(chemical mechanical polishing)공정을 진행하여 평탄화한다.
그리고, 필라패턴(41)은 필라넥(41A)과 필라헤드(41B)로 나뉠수 있는데, 필라넥(41A)은 개방영역(39A) 내에 형성된 성장막을 의미하고, 필라헤드(41B)는 제2절연막패턴(34A) 표면상에 형성된 성장막을 의미한다.
또한, 에피텍셜 성장공정의 전처리 공정으로 LET(Light Etch Treatment)공정을 진행하여, 기판(31) 표면의 이물질, 또는 자연산화막(native oxide)를 제거한다.
LET공정은 다운스트림(downstream) 방식의 플라즈마 에처(plasma etcher)에서 CF4와 O2의 혼합가스를 이용하여 진행한다.
이어서, 필라헤드(41)에 불순물을 도핑시켜 소스 및 드레인을 형성한다. 이때 형성된 소스 및 드레인은 베리드 비트라인과 함께 필라패턴(41)에 상/하 방향의 채널을 유도한다.
도 7e에 도시된 바와 같이, 필라패턴(41)이 형성된 기판상에 패드 산화막(42, pad oxide) 및 게이트 하드마스크막(43)을 순차적으로 형성한다.
게이트 하드마스크막(43)은 필라패턴(41)을 보호하며, 하부층의 패터닝을 위해 형성된 박막으로, 질화막 또는 산화막으로 형성하거나, 질화막과 산화막의 적층막으로 형성한다. 그리고, 패드 산화막(42)은 게이트 하드마스크막(43)과 필라패턴(41)의 박막 스트레스를 완화하고자 형성된 박막이다.
이어서, 게이트 하드마스크막(43) 상에 비정질 카본막(44), 실리콘산화질화막(45), 반사방지막(46) 및 포토레지스트패턴(47)을 순차적으로 형성한다. 다른 방 법으로, 게이트 하드마스크막(43)과 비정질 카본막(44) 사이에 하드마스크막을 더 기재하여 게이트 하드마스크막(43)의 패터닝을 용이하게 진행할 수도 있다.
포토레지스트패턴(47)은 필라패턴(41), 특히 필라헤드(41B)와 도전막(33)을 선택적 식각하기 위한 개방영역을 갖으며, 평면상으로 필라넥(41A)을 중심으로 확장된 원형태(circular pattern)를 갖는다. 특히, 필라넥(41A)의 표면 중심과 포토레지스트패턴(48)의 표면 중심은 일치되어야 한다.
도 7f에 도시된 바와 같이, 포토레지스트패턴(47)을 식각장벽으로 반사방지막(46), 실리콘산화질화막(45) 및 비정질 카본막(44)을 식각한다.
이어서, 비정질 카본막(44)이 식각되어 형성된 비정질 카본막패턴(44A)을 식각장벽으로 게이트 하드마스크막(43)과 패드 산화막(42)을 식각하고, 이후 게이트 하드마스크막패턴(43A)을 식각장벽으로 필라헤드(41B), 제2절연막패턴(34A), 도전막패턴(33A) 및 제1절연막패턴(32A)을 식각한다. 이때, 게이트 하드마스크막패턴(43)의 식각과 그 하부층의 식각은 인시츄(in-situ)로 진행하거나, 익스시츄(exsitu)로 진행한다.
위의 식각을 보다 자세하게 설명하면, 게이트 하드마스크막패턴(43A)을 식각장벽으로 필라헤드(41B)를 식각하며, 이때 제2절연막패턴(34A) 표면에서 식각정지가 이루어진다. 그리고, 동일 식각장벽으로 제2절연막패턴(34A)과 도전막패턴(33A)을 식각하며, 이때 제1절연막패턴(32A) 표면에서 식각정지가 이루어진다. 이어서, 제1절연막패턴(32A)을 식각하며, 이때, 기판(31) 표면에서 식각정지가 이루어진다.
위와 같은 식각공정을 진행하게 되면, 필라넥(41A)의 측벽에는 게이트 절연 막(40), 도전막패턴(33A)이 식각되어 형성된 게이트 전극(33B)이 형성되고, 개별 필라넥(41A) 각각에 대응하는 필라헤드패턴(41B)이 형성되며, 필라패턴(41)의 상부영역을 보호하는 게이트 하드마스크막패턴(43A)이 형성된다. 평면상으로는 게이트 절연막(40)과 게이트 전극(33B)은 필라넥(41A)을 감싸는 형상을 갖는다.
이어서, 포토레지스트패턴(47), 반사방지막(46), 실리콘산화질화막(45) 및 비정질 카본막패턴(44A)을 제거한다.
이후, 필라헤드패턴(41B)에 형성된 소스 및 드레인과 접하는 캐패시터를 형성한다. 이로써, 채널이 상/하 방향으로 형성되는 반도체 소자가 제조된다.
전술한 바와 같은 본 발명의 실시예는, 필라패턴(41)을 기판(31)의 식각이 아닌 성장을 통해 형성하며, 필라넥(41A) 형성 후 필라헤드패턴(41B)을 형성하기 때문에, 필라패턴(41)의 쓰러짐을 방지할 수 있다.
또한, 개방영역(39A)의 높이를 균일하게 형성하며, 이에 따라 개방영역(39A)에 형성되는 필라패턴(41)의 높이를 균일하게 형성한다. 더불어, 필라넥(41A)을 비등방성 식각공정으로 형성하기 때문에, 필라넥(41A)의 등방성 식각공정에 의한 패턴 균일도가 감소되는 문제점을 방지한다. 또한, 게이트 전극(33B)을 기판(31) 상에 도전막(33) 증착→필라패턴(41) 형성→도전막(33)의 패터닝을 순차적으로 진행하여 형성하기 때문에, 도전막 매립에 의한 보이드 및 심의 형성이 방지된다. 따라서, 게이트 절연막(40) 및 기판(31)의 손상이 방지된다.
또한, 상술한 패턴 균일도가 증가된 필라넥(41A)과 상술한 게이트 전극(33B)의 형성 방법을 통해, 균일한 채널 길이를 확보할 수 있으며, 채널 길이를 도전 막(33)의 증착 두께의 변경을 통해 용이하게 변화시킬 수 있다.
종래에는 패턴 균일도가 낮은 복수의 필라넥에 의해 채널 길이가 각기 다르게 되며, 채널 길이의 변경은 필라넥의 길이로 한정됨으로 인해, 채널 길이의 변경이 어려웠다. 그러나, 본 발명은 위와 같은 문제점을 해결하여 동일 길이의 채널을 형성할 수 있어서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 채널이 상/하 방향으로 형성되는 반도체 소자를 나타낸 구조도.
도 2는 인접하는 필라패턴간 붙어버리는 현상을 촬영한 전자현미경 사진.
도 3은 필라패턴의 각각의 높이가 균일하지 못한 것을 촬영한 전자현미경 사진.
도 4는 필라패턴 사이의 높은 종횡비로 인해 보이드 및 심이 발생된 도전막을 촬영한 전자현미경 사진.
도 5는 게이트 절연막과 기판이 관통된 것을 촬영한 전자현미경 사진.
도 6은 필라헤드의 측벽에 형성된 측벽보호막을 촬영한 전자현미경 사진.
도 7a 내지 도 7f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 제1절연막
33B : 게이트 전극 34 : 제2절연막
44A : 게이트 하드마스크막패턴
Claims (14)
- 기판상에 복수의 도전막패턴을 형성하는 단계;상기 도전막패턴 측벽에 게이트 절연막을 형성하는 단계;상기 도전막패턴 사이를 매립하는 필라넥패턴을 형성하고, 연속해서 상기 필라넥패턴 및 상기 도전막패턴 상에 필라헤드를 형성하는 단계; 및상기 도전막패턴 및 상기 도전막패턴 상의 상기 필라헤드를 선택적으로 식각하여 상기 필라넥패턴을 감싸는 게이트 전극 및 필라헤드패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 필라넥패턴과 상기 필라헤드는 성장 공정으로 형성하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 성장 공정은 에피텍셜 성장(epitaxial growth) 공정인 반도체 소자 제조 방법.
- 제1항에 있어서,상기 복수의 도전막패턴은 홀타입의 포토레지스트패턴을 식각장벽으로 식각공정을 진행하여 형성되는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 게이트 전극을 형성하는 단계는, 상기 필라넥패턴의 상부를 덮으며, 필라넥패턴을 중심으로 확장된 원형태를 갖는 포토레지스트 패턴을 이용하여 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 필라넥패턴을 형성하기 전에 LET(Light Etch Treatment)공정을 진행하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 기판상에 제1식각정지막, 도전막, 제2식각정지막패턴 및 복수의 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴을 식각장벽으로 상기 제2식각정지막, 도전막 및 제1 식각정지막을 식각하여 복수의 개방영역을 형성하는 단계;상기 하드마스크막패턴을 제거하는 단계;상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계;상기 개방영역 내에 필라패턴을 형성하는 단계;상기 도전막의 일부와 상기 필라패턴을 덮는 게이트 하드마스크막패턴을 형성하는 단계; 및상기 게이트 하드마스크막패턴을 식각장벽으로, 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 각각의 필라패턴을 감싸는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제7항에 있어서,상기 필라패턴을 성장 공정으로 형성하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 성장 공정은 에피텍셜 성장(epitaxial growth) 공정인 반도체 소자 제조 방법.
- 제7항에 있어서,상기 필라패턴을 형성하기 전에 LET(Light Etch Treatment)공정을 진행하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제7항에 있어서,상기 하드마스크막패턴은 홀타입의 포토레지스트패턴을 이용하는 식각공정으로 형성하는 반도체 소자 제조 방법.
- 제11항에 있어서,상기 하드마스크막패턴 형성시, 제2식각정지막 표면에서 식각정지되는 반도체 소자 제조 방법.
- 제7항에 있어서,상기 개방영역을 형성하는 단계는,상기 하드마스크막패턴을 식각장벽으로 상기 제1식각정지막 표면에서 식각정지되도록 상기 제1식각정지막과 상기 도전막을 식각하는 단계; 및상기 하드마스크막패턴을 식각장벽으로 상기 기판 표면에서 식각정지되도록 상기 제1식각정지막을 식각하는 단계를 포함하는 반도체 소자 제조 방법.
- 제7항에 있어서,상기 게이트 하드마스크막패턴은, 상기 필라패턴의 상부를 덮으며, 필라패턴을 중심으로 확장된 원형태(circular pattern)를 갖는 반도체 소자 제조 방법.
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