CN101552194B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法，包括：准备衬底，在所述衬底上形成多个导电层图案，在所述导电层图案侧壁上形成栅极绝缘层，在所述导电层图案之间形成柱状物颈部图案，在所述柱状物颈部图案和所述导电层图案上形成柱状物头部，和通过选择性蚀刻导电层图案和在柱状物颈部图案上形成的柱状物头部来形成包围所述柱状物颈部图案的栅电极和形成柱状物头部图案。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2008年4月4日提交的韩国专利申请No.10-2008-0031476的优先权，通过引用将其全部内容并入本文。
技术领域
本公开内容涉及半导体器件，更具体涉及具有沿着顶部-至-底部方向形成的垂直沟道的半导体器件及其制造方法，所述垂直沟道在下文将称为垂直沟道。
背景技术
随着半导体器件集成度增加，具有沿着顶部-至-底部方向形成的垂直沟道的半导体器件实现4F2结构以改善单元效率。
图1是说明具有沿着顶部-至-底部方向形成的沟道的一个示例性半导体器件的示意图。
参考图1，半导体器件的所示实施方案包括：衬底10、具有柱状物头部11和柱状物颈部12的柱状物图案、用于保护柱状物图案上部的栅极硬掩模层13、用于保护柱状物头部11侧壁的侧壁钝化层14、包围柱状物颈部12的栅极绝缘层15、和栅电极16。在柱状物头部11和衬底10处形成源极和漏极，并且在柱状物颈部12处形成通过源极和漏极的沟道。
然而，由于柱状物图案的柱状物颈部12的直径小于柱状物头部11的直径，并且在柱状物头部11上布置有栅极硬掩模层13，所以柱状物图案有时向侧面倾斜或坍塌，如图2所示。有时也由于该结构，使得相邻柱状物图案依附到一起。同样，由于在形成柱状物头部11之后形成具有较小直径的柱状物颈部12，所以柱状物图案有时坍塌。
当在没有蚀刻停止层的条件下蚀刻柱状物头部11和柱状物颈部12时，柱状物图案的高度经常不均一，如图3所示。
当在柱状物图案之间的间隙填充导电层以形成栅电极16时，由于柱状物图案之间的高的深宽比，所以在导电层中经常形成空隙21和缝隙，如图4所示。如果在填充间隙之后图案化所述导电层，那么由于由空隙21和缝隙所导致的蚀刻速度差，所以出现穿孔问题(punch problem)22。在此，穿孔问题22侵袭栅极绝缘层15和衬底10，如图5所示。此外，由于导电层图案化中的蚀刻选择性，所以侧壁钝化层14有时受到损伤，如图6所示。因此，柱状物头部11受到损伤。
发明内容
一个或多个实施方案涉及防止柱状物图案坍塌问题的半导体器件及其制造方法。
一个或多个实施方案涉及防止由具有空隙和缝隙的导电层所导致的衬底损伤问题的半导体器件及其制造方法。
根据一个或多个实施方案，制造半导体器件的方法包括：准备衬底，在所述衬底上形成多个导电层图案，在所述导电层图案侧壁上形成栅极绝缘层，在所述导电层图案之间形成柱状物颈部图案，在所述柱状物颈部图案和所述导电层图案上形成柱状物头部，和通过选择性蚀刻导电层图案和在柱状物颈部图案上形成的柱状物头部来形成包围所述柱状物颈部图案的栅电极和形成柱状物头部图案。
根据一个或多个实施方案，制造半导体器件的方法包括：准备衬底，形成第一蚀刻停止层、导电层、第二蚀刻停止层和多个硬掩模图案，通过使用所述多个硬掩模图案作为蚀刻阻挡层来蚀刻所述第二蚀刻停止层、所述导电层和所述第一蚀刻停止层以形成多个开口区域，移除所述多个硬掩模图案，在限定所述多个开口区域的侧壁上形成栅极绝缘层，在所述多个开口区域中形成多个柱状物图案，形成覆盖所述多个柱状物图案和所述导电层一部分的栅极硬掩模图案，和通过使用所述栅极硬掩模图案来蚀刻各个所述多个柱状物图案之间的导电层来形成包围各个所述多个柱状物图案的栅电极。
根据一个或多个实施方案，半导体器件包括：衬底，在所述衬底上的多个导电层图案，在所述导电层图案侧壁上的栅极绝缘层，在所述导电层图案之间的柱状物颈部图案，在所述柱状物颈部图案和导电层图案上的柱状物头部，以及包围所述柱状物颈部图案的栅电极和柱状物头部图案。
根据一个或多个实施方案，半导体器件包括：衬底，第一蚀刻停止层，导电层和第二蚀刻停止层图案，多个开口区域，在限定所述多个开口区域的侧壁上的栅极绝缘层，在所述多个开口区域中的多个柱状物图案，和包围各个所述多个柱状物图案中的栅电极。
附图说明
在附图中，通过示例而非限制地来说明各个实施方案。
图1是说明具有沿着顶部-至-底部方向形成沟道的一个示例性半导体器件的示意图。
图2是显示相邻柱状物图案依附到一起的电子显微镜照片。
图3是显示具有不规则高度的柱状物图案的电子显微镜照片。
图4是显示具有由于柱状物图案之间高的深宽比而导致在其中形成的空隙和缝隙的导电层的电子显微镜照片。
图5是显示具有被穿透的下方衬底层的栅极绝缘层的电子显微镜照片。
图6是显示在柱状物头部侧壁上形成的侧壁钝化层的电子显微镜照片。
图7A～12B是显示具有沿着顶部-至-底部方向形成的沟道的半导体器件的一个实施方案及其制造的各个阶段的示意图。
具体实施方式
通过以下描述可理解一个或多个实施方案的其它目的和优点，并且通过参考一个或多个实施方案，所述其它目的和优点将变得显而易见。在附图中，相同附图标记或符号表示具有相同功能的相同组件。
图7A～12B是显示具有沿着顶部-至-底部方向形成的沟道的半导体器件的一个实施方案及其制造的各个阶段的示意图。图7A、10A、11A和12A是根据一个或多个实施方案的半导体器件的平面图。图7B、8、9、10B、11B和12B是分别沿着图7A、10A、11A和12A的线I-I’截取的截面图。
如图7B所示，在衬底31上依次形成第一绝缘层32、导电层33和第二绝缘层34。
导电层33是用作栅电极的薄膜。导电层33由选自多晶硅、硅化钨(WSi2)、硅化钛(TiSi2)、钨(W)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种材料形成。例如，在一个或多个实施方案中，导电层33具有钨钛氮化物层的层叠结构或钨、氮化钛和多晶硅层的层叠结构。
第一绝缘层32和第二绝缘层34由相同材料制成，所述材料例如为二氧化硅层(SiO2)、氧氮化硅层、氧化铝层(Al2O3)、氧化钽层(Ta2O5)、氧化锆层(ZrO2)、氧化铪层(HfO2)和氧化镭层(La2O3)。第二绝缘层34形成为厚于第一绝缘层32。
然后，在第二绝缘层34上形成非晶碳层35、氧氮化硅层(SiON)36、抗反射层37、和光刻胶图案38。
光刻胶图案38是孔型图案并具有用于打开其中将形成柱状物图案的区域的结构。结合以下工艺对其进一步进行描述。
如图8所示，使用所述光刻胶图案38作为蚀刻阻挡层，蚀刻所述抗反射层37、氧氮化硅层36和非晶碳层35。
然后，使用通过蚀刻非晶碳层35形成的非晶碳图案35A，蚀刻第二绝缘层34和导电层33来形成多个开口区域39。
具体地，当蚀刻非晶碳层35时，蚀刻在第二绝缘层34的表面停止。然后，使用非晶碳层图案35A作为蚀刻阻挡，蚀刻第二绝缘层34和导电层33。蚀刻在第一绝缘层32的表面停止。因此，开口区域39具有均一高度。
以下，蚀刻的第二绝缘层和蚀刻的导电层称为第二绝缘图案34A和导电层图案33A。
第二绝缘图案34A和导电层图案33A的侧壁限定开口区域39，并且在一个或更多个实施方案中，相对于衬底31成90°的角度。在一个或更多个实施方案中，该角度为70～110°。
移除光刻胶图案38、抗反射层37、氧氮化硅层36和非晶碳层图案35A。
如图9所示，在限定开口区域39的侧壁上、尤其在导电层图案33A的侧壁上形成栅极绝缘层40。
通过在具有开口区域39的衬底上沉积薄膜和对衬底整个表面实施蚀刻工艺来形成栅极绝缘层40。此处，所述薄膜是选自二氧化硅(SiO2)、氧氮化硅、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化铪(HfO2)和氧化镭(La2O3)材料。当实施蚀刻工艺时，通过蚀刻第一绝缘层32暴露衬底31，并且第一绝缘层32的蚀刻在衬底31的表面停止。
在一个或多个实施方案中，当如上所述形成薄膜之后实施所述蚀刻工艺的同时蚀刻第一绝缘层32时，由于第二绝缘层图案34A的损失，使得导电层图案33A无意地暴露。然而，如果第二绝缘层图案34A形成得比第一绝缘层32足够厚，那么有时不会发生这样的过暴露问题。
以下，蚀刻的第一绝缘层称为第一绝缘层图案32A。而且，由于第一绝缘层32的蚀刻使得开口区域进一步扩展，所以附图标记39A表示图9中的开口区域。此处，由于蚀刻在衬底31的表面停止，所以多个扩展的开口区域39A具有均一深度。
然后，通过在衬底31处掺杂杂质形成杂质区域，通过实施分隔杂质区域的隔离工艺形成掩埋位线。掩埋位线是用于在半导体器件中输入数据至电容器或从电容器输出数据的数据传输线。
如图10A和10B所示，通过实施外延生长工艺填充所述多个扩展的开口区域39A，并且形成柱状物图案41以覆盖第二绝缘层图案34A的表面。
柱状物图案41由通过外延生长工艺生长的衬底硅(Si)晶体形成。实施外延生长工艺直至填充所有扩展的开口区域39A和覆盖第二绝缘层图案34A的表面。然后，通过实施平坦化工艺如回蚀工艺或化学机械抛光工艺使得生长的晶体变平。
在一个或多个实施方案中，柱状物图案41分为柱状物颈部41A和柱状物头部41B。柱状物颈部41A是在扩展的开口区域39A中形成的生长层，柱状物头部41B是在第二绝缘层图案34A表面上形成的生长层。
通过实施轻蚀刻处理(light etch process，LET)工艺作为外延生长工艺的先行工艺来从衬底31的表面移除杂质或自然氧化物。使用CF4和O2的气体混合物在下游型等离子体蚀刻器中实施所述LET工艺。
然后，通过在柱状物头部41B上掺杂杂质形成源极和漏极。形成的源极和漏极与掩埋位线一起在柱状物图案41处沿着顶部-至-底部方向引导沟道。
如图11B所示，在具有柱状物图案41的所得结构上依次地形成垫氧化物层42和栅极硬掩模层43。
栅极硬掩模层43保护柱状物图案41并且是形成用于图案化下层的薄膜。栅极硬掩模层43由氮化物层、氧化物层、或氮化物层和氧化物层的堆叠结构制成。垫氧化物层42是为减小栅极硬掩模层43和柱状物图案41之间的薄膜应力而形成的薄膜。
然后，在栅极硬掩模层43上依次形成非晶碳层44、氧氮化硅层45、抗反射层46和光刻胶图案47。在一个或多个其它实施方案中，在栅极硬掩模层43和非晶碳层44之间形成硬掩模层以有效地图案化栅极硬掩模层43。
光刻胶图案47包括用于选择性蚀刻柱状物图案41尤其是柱状物头部41B和导电层图案33A的开口区域。在所示平面图中，光刻胶图案47具有圆形图案，其直径大于柱状物颈部41A的直径。在一个或多个实施方案中，圆柱形柱状物颈部41A的轴和圆柱形光刻胶图案47的轴相同。
如图12B所示，使用光刻胶图案47作为蚀刻阻挡层，蚀刻抗反射层46、氧氮化硅层45和非晶碳层44。
然后，使用通过蚀刻非晶碳层44形成的非晶碳层图案44A作为蚀刻阻挡层，蚀刻栅极硬掩模层43和垫氧化物层42。蚀刻之后，使用栅极硬掩模图案43A作为蚀刻阻挡层，蚀刻柱状物头部41B、第二绝缘层图案34A、导电层图案33A和第一绝缘层图案32A。在此，原位或异位地蚀刻栅极硬掩模图案43及其下层。
具体地，使用栅极硬掩模图案43A作为蚀刻阻挡层来蚀刻柱状物头部41B，并且蚀刻在第二绝缘层图案34A的表面停止。然后，使用相同的蚀刻阻挡层来蚀刻第二绝缘层图案34A和导电层图案33A。此处，蚀刻在第一绝缘层图案32A的表面停止。然后，蚀刻第一绝缘层图案32A，并且蚀刻在衬底31的表面停止。
根据如上所述蚀刻工艺，在柱状物颈部41A的侧壁上形成栅极绝缘层40，通过蚀刻导电层图案33A形成栅电极33B，形成对应于每个柱状物颈部41A的柱状物头部图案41B，并且形成栅极硬掩模图案43A用于保护柱状物图案41的上部区域。在所示平面图中，栅极绝缘层40和栅电极33B具有包围柱状物颈部41A的形状。
然后，移除光刻胶图案47、抗反射层46、氧氮化硅层45和非晶碳层图案44A。
移除之后，形成邻近在柱状物头部图案41B上形成的源极和漏极的电容器。因此，半导体器件形成具有沿着顶部-至-底部方向的沟道。
如上所述，在一个或多个实施方案中，通过生长而不是蚀刻衬底31来形成柱状物图案41，并且在形成柱状物颈部41A之后形成柱状物头部图案41B。因此，能够防止柱状物图案41坍塌。
而且，扩展的开口区域39A形成为具有均一高度，因此在扩展的开口区域39A上形成的柱状物图案41具有均一高度。此外，一个或多个实施方案通过各向异性蚀刻工艺形成柱状物颈部41A来防止由各向同性蚀刻柱状物颈部41A导致图案均一性降低。此外，由于依次实施导电层33的沉积、柱状物图案41的形成和导电层33的图案化以产生栅电极33B，所以通过掩埋所述导电层能够防止空隙和缝隙的产生。因此，防止栅极绝缘层40和衬底31的损伤。
此外，在一个或多个实施方案中，通过具有改善的图案均一性的柱状物颈部41A确保了均一沟道长度。而且，在一个或多个实施方案中，沟道长度易于通过改变导电层33的沉积厚度进行变化。
如上所述，一个或多个实施方案防止柱状物图案向侧面倾斜或坍塌。一个或多个实施方案防止由于在导电沉积工艺期间出现的空隙和缝隙而导致对衬底的损伤。因此，一个或多个实施方案提供均一的沟道长度。因此，一个或多个实施方案改善了线宽低于40nm的半导体器件的可靠性和安全性，并且半导体制造工艺的良品率得到提高。
虽然已经描述一个或多个具体的实施方案，但是本领域技术人员显而易见地可做出各种变化和改变。

Claims (16)

1.一种制造半导体器件的方法，所述方法包括：
准备衬底；
在所述衬底上形成多个导电层图案；
在所述导电层图案的侧壁上形成栅极绝缘层；
在所述导电层图案之间形成柱状物颈部图案；
在所述柱状物颈部图案和所述导电层图案上形成柱状物头部；和
通过选择性地蚀刻所述导电层图案和在所述柱状物颈部图案上形成的所述柱状物头部来形成包围所述柱状物颈部图案的栅电极和形成柱状物头部图案，
其中所述柱状物颈部的直径小于所述柱状物头部的直径。
2.根据权利要求1所述的方法，其中通过生长工艺形成所述柱状物颈部图案和所述柱状物头部。
3.根据权利要求2所述的方法，其中所述生长工艺是外延生长工艺。
4.根据权利要求1所述的方法，其中通过实施使用孔型光刻胶图案作为蚀刻阻挡层的蚀刻工艺形成所述多个导电层图案。
5.根据权利要求1所述的方法，其中使用光刻胶图案来实施栅电极的形成，所述光刻胶图案位于所述所述柱状物颈部图案的上方且覆盖所述柱状物颈部图案并且具有从作为中心的所述柱状物颈部图案扩展的圆形形状。
6.根据权利要求1所述的方法，还包括：在形成所述柱状物颈部图案之前，实施轻蚀刻处理工艺。
7.一种制造半导体器件的方法，所述方法包括：
准备衬底；
形成第一蚀刻停止层、导电层、第二蚀刻停止层和多个硬掩模图案；
通过使用所述多个硬掩模图案作为蚀刻阻挡层来蚀刻所述第二蚀刻停止层、所述导电层和所述第一蚀刻停止层以形成多个开口区域；
移除所述多个硬掩模图案；
在限定所述多个开口区域的侧壁上形成栅极绝缘层；
在所述多个开口区域中形成多个柱状物图案；
形成覆盖所述多个柱状物图案和所述导电层的一部分的栅极硬掩模图案；和
通过使用所述栅极硬掩模图案来蚀刻每一个所述多个柱状物图案之间的所述导电层，以形成包围每一个所述多个柱状物图案的栅电极。
8.根据权利要求7所述的方法，其中通过生长工艺形成所述多个柱状物图案。
9.根据权利要求8所述的方法，其中所述生长工艺是外延生长工艺。
10.根据权利要求7所述的方法，还包括在形成所述多个柱状物图案之前，实施轻蚀刻处理工艺。
11.根据权利要求7所述的方法，其中采用孔型光刻胶图案作为所述硬掩模图案。
12.根据权利要求11所述的方法，其中当形成所述硬掩模图案时，蚀刻在第二蚀刻停止层的表面停止。
13.根据权利要求7所述的方法，其中所述多个开口区域通过如下步骤形成：
使用所述硬掩模图案作为蚀刻阻挡层来蚀刻所述第一蚀刻停止层和所述导电层以在所述第一蚀刻停止层表面停止蚀刻；和
使用所述硬掩模图案作为蚀刻阻挡层来蚀刻所述第一蚀刻停止层以在所述衬底表面停止蚀刻。
14.根据权利要求7所述的方法，其中所述栅极硬掩模图案具有覆盖所述多个柱状物图案的上部的多个圆形图案，所述多个圆形图案具有轴，所述多个柱状物图案具有轴，并且所述多个圆形图案的轴和所述多个柱状物图案的轴相同。
15.一种半导体器件，包括：
衬底；
在所述衬底上的多个导电层图案；
在所述导电层图案侧壁上的栅极绝缘层；
在所述导电层图案之间的柱状物颈部图案；
在所述柱状物颈部图案和所述导电层图案上的柱状物头部；和
包围所述柱状物颈部图案的栅电极和柱状物头部图案，
其中所述柱状物颈部的直径小于所述柱状物头部的直径。
16.一种半导体器件，包括：
衬底；
第一蚀刻停止层、导电层和第二蚀刻停止层图案；
多个开口区域；
在限定所述多个开口区域的侧壁上的栅极绝缘层；
在所述多个开口区域中的多个柱状物图案，其中每个所述柱状物图案均包括柱状物颈部和柱状物头部，并且所述柱状物颈部的直径小于所述柱状物头部的直径；和
包围每一个所述多个柱状物图案的栅电极。
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