TWI469323B - 垂直通道電晶體陣列及其製造方法 - Google Patents

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TWI469323B
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Description

垂直通道電晶體陣列及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種垂直通道電晶體陣列及其製造方法。
隨著現今電腦微處理器的功能愈來愈強，軟體所進行的程式與運算也愈來愈龐大。因此，記憶體的製作技術已成為半導體產業重要的技術之一。動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體，其是由多個記憶胞構成。每一個記憶胞主要是由一個電晶體與一個電容器所構成，且每一個記憶胞藉由字元線(Word Line，WL)與位元線(Bit Line，BL)彼此電性連接。
隨著科技的日新月益，在元件尺寸縮減的要求下，動態隨機存取記憶體之電晶體的通道區長度亦會有隨之逐漸縮短之趨勢，以使元件之操作速度加快。但是，如此會造成電晶體具有嚴重的短通道效應(short channel effect)，以及導通電流(on current)下降等問題。
因此，習知的一種解決方法是將水平方向的電晶體改為垂直方向的電晶體的結構。此種動態隨機存取記憶體的結構是將垂直式電晶體製作於溝渠中，並形成埋入式位元線與埋入式字元線，如美國專利US 7355230號案。
而且，隨著半導體元件之集積度的日益提升，半導體元件的尺寸也必須隨之縮小。而導致半導體製程的難度變高，且容易影響此半導體的電性表現。因此，元件尺寸小、且元件效能高的半導體元件為目前業界的研發目標。
有鑑於此，本發明提供一種垂直通道電晶體陣列及其製造方法中，可以縮小元件尺寸，並提高元件效能。
本發明提出一種垂直通道電晶體陣列包括多個半導體柱、多條埋入式位元線、多條埋入式字元線。多個半導體柱設置於半導體基底中，排列成一行和列的陣列，各半導體柱構成垂直通道電晶體的主動區。多條埋入式位元線平行設置於半導體基底中，在一行方向延伸，多條埋入式位元線電性連接同一行之半導體柱。多條埋入式字元線平行設置於多條埋入式位元線上方，在一列方向延伸，且隔著閘介電層而連接同一列之半導體柱。各埋入式字元線連接同一列之半導體柱的第一側面，且一條埋入式字元線對應連接一列之半導體柱。
在一實施例中，上述相鄰兩條埋入式字元線之間設置有隔離結構。
在一實施例中，上述隔離結構與埋入式字元線上設置有蓋層(Cap layer)。
在一實施例中，上述隔離結構為空氣間隙(Air Gap)或絕緣層。
在一實施例中，上述垂直通道電晶體陣列，更包括背閘極設置在同一列之半導體柱的第二側面，第一側面與第二側面相對。
在一實施例中，上述各埋入式字元線包括導體層以及阻障層。阻障層設置於導體層與半導體柱之間。
在一實施例中，上述各埋入式字元線包括多個延伸部，各延伸部設置於同一列之相鄰兩個半導體柱之間。
在一實施例中，上述各埋入式字元線包括導體層以及阻障層。阻障層設置於導體層與半導體柱之間。阻障層包覆半導體柱。
本發明提出一種垂直通道電晶體陣列的製造方法，包括下列步驟：提供半導體基底；於半導體基底中形成多個第一溝渠，第一溝渠平行排列，且在一行方向延伸；於第一溝渠的底部形成多條埋入式位元線，埋入式位元線電性連接半導體基底；於半導體基底中形成多個第二溝渠，第二溝渠平行排列，且在一列方向延伸，第一溝渠與第二溝渠將半導體基底分割成多個半導體柱；於半導體柱表面形成閘介電層；於第二溝渠的底部形成多條埋入式字元線，各埋入式字元線分別位於各第二溝渠的第一側壁，各埋入式字元線連接同一列之半導體柱的第一側面，且一條埋入式字元線對應連接一列之半導體柱；以及於各第二溝渠的第二側壁與各該些埋入式字元線之間分別形成隔離結構，第一側壁與第二側壁相對。
在一實施例中，上述隔離結構為空氣間隙(Air Gap)或絕緣層。
在一實施例中，上述形成隔離結構的步驟之後，更包括於隔離結構與埋入式字元線上形成蓋層(Cap layer)。
在一實施例中，上述形成多條埋入式字元線的步驟包括：於第二溝渠中依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低於半導體基底表面；以及圖案化第一阻障層與第一導體層，於第二溝渠的第一側壁形成埋入式字元線，並於第二溝渠的第二側壁與各埋入式字元線之間分別形成開口。
在一實施例中，上述圖案化第一阻障層與第一導體層的步驟中，位於第二溝渠的第二側壁的第一阻障層被保留下來。
在一實施例中，上述圖案化第一阻障層與第一導體層的步驟包括：於第二溝渠中形成第一溝填材料層，第一溝填材料層的表面低於第二溝渠頂部表面；於第二溝渠側壁形成第一襯層；於第二溝渠中形成第二溝填材料層，第二溝填材料層的表面低於第二溝渠頂部表面，並暴露出第一襯層；於半導體基底上形成圖案化罩幕層，圖案化罩幕層具有第一開口暴露第二溝渠的第二側壁上的第一襯層；移除第二溝渠的第二側壁上的第一襯層，以形成第二開口；移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層；移除圖案化罩幕層與第二溝渠的第一側壁上的第一襯層；以及以剩餘的第一溝填材料層與第二溝填材料層為罩幕移除部分第一阻障層與第一導體層，以形成埋入式字元線。
在一實施例中，上述在移除第二溝渠的第二側壁上的第一襯層，以形成第二開口之步驟前，更包括形成硬罩幕以覆蓋埋入式字元線末端部分。
在一實施例中，上述於半導體基底上形成圖案化罩幕層的步驟包括：於半導體基底上形成第二襯層，第二襯層未填滿第二溝渠；進行一傾斜角摻質植入步驟，對第二溝渠頂部表面與第二溝渠的第一側壁上的第二襯層進行改質；移除第二溝渠的第二側壁上的第二襯層，以形成圖案化罩幕層。
在一實施例中，上述第二襯層的材質與第一襯層的材質相同，在移除第二溝渠的第二側壁上的第二襯層的步驟中，同時移除第二溝渠的第二側壁上的第一襯層，以形成第二開口。
在一實施例中，上述形成多條埋入式字元線的步驟包括：於第一溝渠填入犧牲層後，形成第二溝渠；於第二溝渠側壁形成第一襯於第二溝渠中形成溝填材料層，溝填材料層的表面低於第二溝渠頂部表面，並暴露出第一襯層；於半導體基底上形成圖案化罩幕層，圖案化罩幕層具有第一開口暴露第二溝渠的第二側壁上的第一襯層；移除第二溝渠的第二側壁上的第一襯層，以形成第二開口；移除圖案化罩幕層、溝填材料層與犧牲層；於半導體基底上依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低於第一襯層表面，以於第二溝渠的第一側壁形成埋入式字元線，其中埋入式字元線包括多個延伸部，各延伸部設置於同一列之相鄰兩個半導體柱之間；以及移除第一襯層，於第二溝渠的第二側壁與各埋入式字元線之間分別形成開口。
在一實施例中，上述在移除第二溝渠的第二側壁上的第一襯層，以形成第二開口之步驟前，更包括形成硬罩幕覆蓋埋入式字元線末端部分。
在一實施例中，上述於半導體基底上形成圖案化罩幕層的步驟包括：於該半導體基底上形成第二襯層，第二襯層未填滿第二溝渠；進行一傾斜角摻質植入步驟，對第二溝渠頂部表面與第二溝渠的該第一側壁上的第二襯層進行改質；移除第二溝渠的第二側壁上的第二襯層，以形成圖案化罩幕層。
在一實施例中，上述第二襯層的材質與第一襯層的材質相同，在移除第二溝渠的第二側壁上的第二襯層的步驟中，同時移除第二溝渠的第二側壁上的第一襯層，以形成第二開口。
在一實施例中，上述形成多條埋入式字元線的步驟包括：於半導體基底上形成絕緣層後，形成第二溝渠；於第二溝渠中形成第一溝填材料層，第一溝填材料層的表面與第二溝渠頂部表面相距第一尺寸；於第一溝填材料層所暴露的絕緣層表面形成墊層；移除部分第一溝填材料層，使第一溝填材料層的表面與溝渠頂部表面相距第二尺寸，第二尺寸大於第一尺寸；於第一溝填材料層所暴露的絕緣層與墊層表面形成第一襯層；於第二溝渠中形成第二溝填材料層，第二溝填材料層的表面低於第二溝渠頂部表面，並暴露出第一襯層；於半導體基底上形成圖案化罩幕層，圖案化罩幕層具有第一開口暴露第二溝渠的第二側壁上的第一襯層；移除第二溝渠的第二側壁上的第一襯層，以形成第二開口；移除圖案化罩幕層與第二溝填材料層；移除墊層所暴露的部分第一溝填材料層與絕緣層；於半導體基底上依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低於第一襯層表面，以於第二溝渠的第一側壁形成埋入式字元線，其中埋入式字元線包括多個延伸部，各延伸部設置於同一列之相鄰兩個半導體柱之間；以及移除第一襯層，於第二溝渠的第二側壁與各埋入式字元線之間分別形成一開口。
在一實施例中，上述在移除第二溝渠的第二側壁上的第一襯層，以形成第二開口之步驟後，且在移除圖案化罩幕層與第二溝填材料層之步驟前，更包括形成硬罩幕覆蓋埋入式字元線末端部分。
在一實施例中，上述於半導體基底上形成圖案化罩幕層的步驟包括：於半導體基底上形成第二襯層，第二襯層未填滿第二溝渠；進行傾斜角摻質植入步驟，對第二溝渠頂部表面與第二溝渠的第一側壁上的第二襯層進行改質；移除第二溝渠的第二側壁上的第二襯層，以形成圖案化罩幕層。
在一實施例中，上述第二襯層的材質與第一襯層的材質相同，在移除第二溝渠的第二側壁上的第二襯層的步驟中，同時移除第二溝渠的第二側壁上的第一襯層，以形成第二開口。
在一實施例中，上述形成多條埋入式字元線的步驟包括：於半導體基底上依序形成犧牲層與絕緣層後，形成第二溝渠；移除犧牲層，而於埋入式位元線上方形成第三溝渠；於第二溝渠及第三溝渠中依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低於半導體基底表面；以及圖案化第一阻障層與第一導體層，於該些第二溝渠的該第一側壁形成該些埋入式字元線，並於第二溝渠的第二側壁與各埋入式字元線之間分別形成一開口，其中埋入式字元線包括多個延伸部，各延伸部設置於同一列之相鄰兩個半導體柱之間。
在一實施例中，上述圖案化第一阻障層與第一導體層的步驟中，位於第二溝渠的第二側壁的第一阻障層被保留下來。
在一實施例中，上述圖案化第一阻障層與第一導體層的步驟包括：於第二溝渠中形成第一溝填材料層，第一溝填材料層的表面低於第二溝渠頂部表面；於第二溝渠側壁形成第一襯層；於第二溝渠中形成第二溝填材料層，第二溝填材料層的表面低於第二溝渠頂部表面，並暴露出第一襯層；於半導體基底上形成圖案化罩幕層，圖案化罩幕層具有第一開口暴露第二溝渠的第二側壁上的第一襯層；移除第二溝渠的第二側壁上的第一襯層，以形成第二開口；移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層；移除圖案化罩幕層與第二溝渠的第一側壁上的第一襯層；以及以剩餘的第一溝填材料層與第二溝填材料層為罩幕移除部分第一阻障層與第一導體層，以形成埋入式字元線。
在一實施例中，上述在移除第二溝渠的第二側壁上的第一襯層，以形成第二開口之步驟後，且在移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層之步驟前，更包括形成硬罩幕覆蓋埋入式字元線末端部分。
在一實施例中，上述於半導體基底上形成圖案化罩幕層的步驟包於半導體基底上形成第二襯層，第二襯層未填滿第二溝渠；進行傾斜角摻質植入步驟，對第二溝渠頂部表面與第二溝渠的第一側壁上的第二襯層進行改質；移除第二溝渠的第二側壁上的第二襯層，以形成圖案化罩幕層。
在一實施例中，上述第二襯層的材質與第一襯層的材質相同，在移除第二溝渠的第二側壁上的第二襯層的步驟中，同時移除第二溝渠的第二側壁上的該第一襯層，以形成第二開口。
本發明之垂直通道電晶體陣列，在一列的之半導體柱上只設置一條埋入式字元線，因此可以縮小元件的尺寸。而且，埋入式字元線可選擇性的具有多個延伸部。各延伸部設置於同一列之相鄰兩個半導體柱之間，而可以增加元件的通道面積，並可有效減少短通道效應進而增加元件效能。
本發明之垂直通道電晶體陣列，在半導體柱相對的兩側面分別設置埋入式字元線與背閘極。背閘極可以保護半導體柱，避免半導體柱在蝕刻製程中被侵蝕。同時在操作本發明之半導體元件時，可以避免相鄰埋入式字元線彼此干擾，而可以提高元件效能。
本發明之垂直通道電晶體陣列，在相鄰兩條埋入式字元線之間設置有隔離結構，以隔離相鄰的埋入式字元線。
本發明之垂直通道電晶體陣列的製造方法，在形成多條埋入式字元線的步驟中，採用形成襯層後，以傾斜角離子植入法對襯層改質，移除未改質的襯層而形成圖案化罩幕層。由於未使用到微影技術，因此可以製作做出尺寸較小的開口。
本發明之垂直通道電晶體陣列的製造方法，藉由硬罩幕層覆蓋埋入式字元線末端部分，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明提出一種垂直通道電晶體陣列，在下文中係以將本發明的垂直通道電晶體陣列用於動態隨機存取記憶體為例做說明。
圖1A為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的部分透視圖。為使圖式簡化，只繪示出半導體柱、埋入式位元線、位元線接觸窗、埋入式字元線、電容節點等主要構件。
圖1B為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。圖1C所繪示為圖1B的部分放大圖。圖1D所繪示為圖1C中沿A-A’線的剖面圖。圖1E所繪示為圖1C中沿B-B’線的剖面圖。圖1F所繪示為圖1C中沿C-C’線的剖面圖。圖1G及圖1H所繪示為本發明其他實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。
請參照圖1A至圖1F，本發明的具有垂直通道電晶體陣列的動態隨機存取記憶體是設置在半導體基底100中。半導體基底100例如是矽基底。
垂直通道電晶體陣列包括多個半導體柱104、多條埋入式位元線106、多條位元線接觸窗108、絕緣層110、多個埋入式字元線112、閘介電層114、隔離結構122、背閘極124。
多個半導體柱104設置於半導體基底100中，排列成一行和列的陣列，各半導體柱104構成垂直通道電晶體的主動區。
多條埋入式位元線106，平行設置於半導體基底100中，在行方向(Y方向)延伸。埋入式位元線106例如是由導體層106a與阻障層106b構成。導體層106a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。
多條位元線接觸窗108分別設置於埋入式位元線106的一側，埋入式位元線106分別經由位元線接觸窗108電性連接同一行之半導體柱104。多條位元線接觸窗108的材質包括金屬矽化物，例如是矽化鈦、矽化鈷等。
絕緣層110設置於埋入式位元線106與半導體基底100之間。
多個埋入式字元線112，平行設置於埋入式位元線106上方，在列方向(X方向)延伸，且隔著閘介電層114而連接同一列之半導體柱104。各埋入式字元線112連接同一列之半導體柱104的第一側面104a，且一條埋入式字元線112對應連接一列之半導體柱104。埋入式字元線112可選擇性的具有多個延伸部116。各延伸部116設置於同一列之相鄰兩個半導體柱104之間。在本發明之一實施例中，如圖1G或圖1H所示，各延伸部116填滿同一列之相鄰兩個半導體柱104之間的間隙。
埋入式字元線112例如是由導體層112a與阻障層112b構成。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層112b之材質例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。在本發明之一實施例中，如圖1H所示，阻障層112a包覆半導體柱104。
隔離結構122設置於相鄰兩條埋入式字元線112之間，隔離結構122為空氣間隙(Air Gap)或絕緣層。當隔離結構122為絕緣層時，隔離結構122的材質例如是氧化矽、氮化矽等。
蓋層(Cap layer)120設置於隔離結構122與埋入式字元線112上。蓋層(Cap layer)120的材質例如是氧化矽、氮化矽等。
背閘極124設置在同一列之半導體柱104的第二側面104b，第一側面104a與第二側面104b相對。背閘極124之材質例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。背閘極124可以保護半導體柱104，避免半導體柱104蝕刻製程中被侵蝕。同時在操作本發明之半導體元件時，可以避免相鄰埋入式字元線彼此干擾，而可以提高元件效能。
如圖1A所示，半導體柱104的一端經由位元線接觸窗108連接埋入式位元線106，半導體柱104的另一端連接電容節點118。
本發明之垂直通道電晶體陣列，在一列的之半導體柱104上只設置一條埋入式字元線112，因此可以縮小元件的尺寸。而且，埋入式字元線112可選擇性的具有多個延伸部116。各延伸部116設置於同一列之相鄰兩個半導體柱104之間，而可以增加元件的通道面積，並可有效減少短通道效應進而增加元件效能。
在半導體柱104相對的兩側面分別設置埋入式字元線112與背閘極124。背閘極124可以保護半導體柱104，避免半導體柱104蝕刻製程中被侵蝕。同時在操作本發明之半導體元件時，可以避免相鄰埋入式字元線112彼此干擾，而可以提高元件效能。
此外，在相鄰兩條埋入式字元線112之間設置有隔離結構122，以隔離相鄰的埋入式字元線112。
接著說明本發明的具有垂直通道電晶體陣列的動態隨機存取記憶體的製造方法。
第一實施例
圖2A(1)至圖2M(1)所繪示為根據圖1C中沿A-A’線的製造流程剖面圖。2A(2)至圖2M(2)所繪示為根據圖1C中沿B-B’線的製造流程剖面圖。圖2A(3)至圖2F(3)所繪示為根據圖1C中沿C-C’線的製造流程剖面圖。
請參照圖2A(1)至圖2A(3)，提供半導體基底100。此半導體基底100例如是矽基底。
接著，於半導體基底100上形成一層罩幕層126。罩幕層126的材質例如是氮化矽。罩幕層126的形成方法例如是化學氣相沈積法。然後，圖案化罩幕層126與半導體基底100以形成多個溝渠128。多個溝渠128平行設置於半導體基底100中，在行方向(Y方向)延伸。之後，於半導體基底100上形成一層絕緣層110。絕緣層110的材質例如是氧化矽，絕緣層110的形成方法例如是化學氣相沈積法或是熱氧化法。
請參照圖2B(1)至圖2B(3)，於溝渠128中形成溝填材料層132。溝填材料層132的表面與溝渠128頂部表面相距尺寸W1。溝填材料層132的材質例如是多晶矽。溝填材料層132的形成方法例如是先形成一層填滿溝渠128的材料層，然後進行回蝕刻製程，移除部分該材料層。
接著，於溝填材料層132所暴露的絕緣層110表面形成襯層134。襯層134的材質與絕緣層110的材質具有不同的蝕刻選擇性。襯層134的材質例如是氮化矽，襯層134的形成方法例如是化學氣相沈積法或是氮化法。
然後，進行非等向性蝕刻製程，而留下溝渠128側壁上的襯層134。
請參照圖2C(1)至圖2C(3)，移除部分溝填材料層132，使溝填材料層132的表面與溝渠頂部表面相距尺寸W2，尺寸W2大於尺寸W1。移除部分溝填材料層132的方法包括乾式蝕刻法或濕式蝕刻法。
接著，於半導體基底100上形成另一層襯層136。襯層136的材質與絕緣層110的材質、襯層134的材質具有不同的蝕刻選擇性。襯層136的材質例如是鈦、氮化鈦、鉭、氮化鉭和氮化鎢。襯層136的形成方法例如是化學氣相沈積法或物理氣相沈積法。然後，進行非等向性蝕刻製程，而在溝填材料層132所暴露的絕緣層110與襯層134表面上留下襯層136。
接著，於半導體基底100上形成一層罩幕層138，以填滿溝渠128。罩幕層138的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，圖案化罩幕層138，以形成開口140。開口140暴露出溝渠128的一側的襯層136。圖案化罩幕層138的方法例如是微影蝕刻法。
請參照圖2D(1)至圖2D(3)，以罩幕層138為罩幕，移除溝渠128的一側的襯層136。移除襯層136的方法例如是濕式蝕刻法或乾式蝕刻法。溝渠128的一側的襯層136被移除後，暴露出襯層134以及部分絕緣層110。在移除罩幕層138之後，移除襯層134所暴露的絕緣層110，而形成暴露出半導體基底100的開口142。此時，罩幕層126表面的絕緣層110亦被移除。移除絕緣層110的方法包括濕式蝕刻法，例如以含氫氟酸的溶液作為蝕刻劑。
請參照圖2E(1)至圖2E(3)，移除剩餘的襯層136。移除剩餘的襯層136的方法例如是濕式蝕刻法。接著，移除溝填材料層132，移除溝填材料層132的方法例如是乾式蝕刻法。然後，依序於溝渠128中形成阻障層106b與導體層106a，其中導體層106a填滿溝渠128。導體層106a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。其中，阻障層106b中的鈦(Ti)層或鈷(Co)層與半導體基底100產生反應而形成金屬矽化物層，此金屬矽化物層即作為位元線接觸窗108。埋入式位元線106分別經由位元線接觸窗108電性連接半導體基底100。
請參照圖2F(1)至圖2F(3)，移除部分阻障層106b與導體層106a，使阻障層106b與導體層106a表面位於半導體基底100表面與位元線接觸窗108之間，而形成埋入式位元線106。移除部分阻障層106b與導體層106a的方法例如是濕式蝕刻法或乾式蝕刻法。然後，於埋入式位元線106上依序形成絕緣層144與絕緣層146。絕緣層144的材質例如為氮化矽。絕緣層146的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。
在後續的製程中，由於圖1C中沿C-C’線的剖面，皆與圖2F(3)相似，因此省略繪示。
請參照圖2G(1)至圖2G(2)，移除一部份的絕緣層146之後，於半導體基底100上形成一層層間絕緣層148，此層間絕緣層148填滿溝渠128。層間絕緣層148的材質包括旋塗式介電材質(Spin-On Dielectric,SOD)，如氫矽倍半氧化物(Hydrogen silsesquioxnane HSQ)、甲基矽倍半氧化物(Methyl silsesquioxane，MSQ)或有機材料等。層間絕緣層148的形成方法例如先以旋轉塗佈的方式形成旋塗式介電材料層後，對旋塗式介電材料層進行烘烤製程。接著，進行平坦化製程(例如化學機械研磨製程或回蝕刻製程)，移除部分旋塗式介電材料層，而露出罩幕層126的表面。
於半導體基底100上形成另一層罩幕層150。罩幕層150的材質例如是氮化矽。罩幕層150的形成方法例如是化學氣相沈積法。然後圖案化罩幕層150、半導體基底100與層間絕緣層148以形成多個溝渠152。圖案化罩幕層150、半導體基底100與層間絕緣層148的方法例如是微影蝕刻製程。多個溝渠152平行設置於半導體基底100中，在列方向(X方向)延伸。多個溝渠152位於埋入式位元線106上方。溝渠152與溝渠128將半導體基底100分割成多個半導體柱。
請參照圖2H(1)至圖2H(2)，於半導體基底100上形成一層閘介電層114。閘介電層114的材質例如是氧化矽，閘介電層114的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114形成於半導體柱表面。然後，依序於溝渠152中形成阻障層112b與導體層112a，其中導體層112a填滿溝渠152。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低於半導體基底100表面。移除部分阻障層112b與導體層112a的方法例如是濕式蝕刻法或乾式蝕刻法。
請參照圖2I(1)至圖2I(2)，於溝渠152中形成溝填材料層154。溝填材料層154的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層154，使溝填材料層154的表面低於溝渠152頂部表面。移除溝填材料層154的方法例如是濕式蝕刻法或乾式蝕刻法。接著，於溝渠152側壁形成襯層156a、156b。襯層156a、156b的材質例如是多晶矽。襯層156a、156b的形成方法例如是先形成一層多晶矽層，然後進行非等向性蝕刻製程，而留下溝渠152側壁上的襯層156a、156b。襯層156a位於溝渠的第一側壁，襯層156b位於溝渠的第二側壁，第一側壁與第二側壁相對。
請參照圖2J(1)至圖2J(2)，於溝渠152中形成另一層溝填材料層158。溝填材料層158的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層158，使溝填材料層158的表面低於溝渠152頂部表面，並暴露出襯層156a、156b。
於半導體基底100上形成襯層160，襯層160未填滿溝渠152。襯層160的材質例如是多晶矽。進行傾斜角摻質植入步驟162，對溝渠152頂部表面與溝渠152的一側壁上的襯層160進行改質，形成改質部分160a。傾斜角摻質植入步驟162所植入之摻質例如是氧離子、氮離子等。
請參照圖2K(1)至圖2K(2)，移除溝渠152的一側壁上的襯層160，留下來改質部分160a形成圖案化罩幕層。圖案化罩幕層具有開口164暴露溝渠側壁上的襯層156b，移除溝渠側壁上的襯層156b，以形成開口166。襯層160的材質與襯層156a、156b的材質相同，在移除溝渠側壁上的襯層160的步驟中，同時移除溝渠側壁上的襯層156b，以形成開口166。
請參照圖2L(1)至圖2L(2)，移除開口166所暴露的部分溝填材料層158與溝填材料層154，以形成開口168。然後，移除圖案化罩幕層。移除開口166所暴露的部分溝填材料層158與溝填材料層154的方法例如是乾式蝕刻法。移除溝渠側壁上的襯層156b，以形成開口166之步驟前，更包括形成硬罩幕層170覆蓋埋入式字元線末端部分102(如圖1B所示)。
圖3為繪示埋入式字元線末端部分的剖面圖。圖3為為圖1B中沿I-I’線的剖面圖。如圖1B、圖3所示，藉由硬罩幕層170覆蓋埋入式字元線末端部分102，且埋入式字元線112由淺溝渠隔離結構101所隔絕，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，進而避免造成元件短路或不正常連接。
請參照圖2M(1)至圖2M(2)，在移除溝渠側壁上的襯層156a後，以剩餘的溝填材料層154、158為罩幕移除部分阻障層112b與導體層112a直到暴露出絕緣層146，以於溝渠152的一側(第一側壁)形成埋入式字元線112，於溝渠152的另一側(第二側壁)形成背閘極124。在埋入式字元線112與背閘極124之間形成隔離結構122。移除或保留剩餘的溝填材料層154、158與罩幕層150後，於隔離結構122與埋入式字元線112上形成蓋層(Cap layer)120。蓋層(Cap layer)120的材質例如是氧化矽、氮化矽等。隔離結構122為空氣間隙(Air Gap)或絕緣層。在一實施例中，於溝渠152的另一側也可以不形成背閘極124。
第二實施例
圖4A(1)至圖4G(1)所繪示為根據圖1G中沿A-A’線的製造流程剖面圖。圖4A(2)至圖4G(2)所繪示為根據圖1G中沿B-B’線的製造流程剖面圖。圖4A(1)至圖4G(1)是接續於圖2F(1)；圖4A(2)至圖4G(2)是接續於圖2F(2)。
請參照圖4A(1)至圖4A(2)，於半導體基底100上形成一層犧牲層148a，此犧牲層148a填滿溝渠128。犧牲層148a的材質包括旋塗式介電材質(Spin-On Dielectric,SOD)，如氫矽倍半氧化物(Hydrogen silsesquioxnane HSQ)、甲基矽倍半氧化物(Methyl silsesquioxane，MSQ)或有機材料等。犧牲層148a的形成方法例如先以旋轉塗佈的方式形成旋塗式介電材料層後，對旋塗式介電材料層進行烘烤製程。接著，進行平坦化製程(例如化學機械研磨製程或回蝕刻製程)，移除部分旋塗式介電材料層，而露出罩幕層126的表面。
於半導體基底100上形成另一層罩幕層150。罩幕層150的材質例如是氮化矽。罩幕層150的形成方法例如是化學氣相沈積法。然後圖案化罩幕層150、半導體基底100與層間絕緣層148以形成多個溝渠152。圖案化罩幕層150、半導體基底100與層間絕緣層148的方法例如是微影蝕刻製程。多個溝渠152平行設置於半導體基底100中，在列方向(X方向)延伸。多個溝渠152位於埋入式位元線106上方。溝渠152與溝渠128將半導體基底100分割成多個半導體柱。
請參照圖4B(1)至圖4B(2)，移除或保留罩幕層150後，於半導體基底100上形成一層墊層180(pad layer)。墊層180的材質例如是氧化矽，墊層180的形成方法例如是化學氣相沈積法或是熱氧化法。然後，於溝渠152側壁形成襯層172a、172b(liner layer)。襯層172a位於溝渠的第一側壁，襯層172b位於溝渠的第二側壁，第一側壁與第二側壁相對。襯層172a、172b的材質例如是多晶矽。襯層172a、172b的形成方法例如是先形成一層多晶矽層，然後進行非等向性蝕刻製程，而留下溝渠152側壁上的襯層172a、172b。於溝渠152中形成溝填材料層174。溝填材料層174的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層174，使溝填材料層174的表面低於溝渠152頂部表面。移除部分溝填材料層174的方法例如是濕式蝕刻法或乾式蝕刻法。
請參照圖4C(1)至圖4C(2)，接著，移除部分襯層172a、172b，使襯層172a、172b的表面低於溝填材料層174頂部表面。於半導體基底100上形成襯層176，襯層176未填滿溝渠152。襯層176的材質例如是多晶矽。進行傾斜角摻質植入步驟178，對溝渠152頂部表面與溝渠152的一側壁上的襯層176進行改質，形成改質部分176a。傾斜角摻質植入步驟178所植入之摻質例如是氧離子、氮離子等。
請參照圖4D(1)至圖4D(2)，移除溝渠152的一側壁上的襯層176，留下來改質部分176a形成圖案化罩幕層。以圖案化罩幕層為罩幕，移除溝渠側壁上的襯層172a。襯層176的材質與襯層172的材質相同，在移除溝渠側壁上的襯層176的步驟中，同時移除溝渠側壁上的襯層172a。然後，移除溝填材料層174。移除溝渠側壁上的襯層172a之步驟前，更包括形成硬罩幕層170覆蓋埋入式字元線末端部分102(如圖1B所示)。藉由硬罩幕層170覆蓋埋入式字元線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
請參照圖4E(1)至圖4E(2)，移除圖案化罩幕層(改質部分176a)、犧牲層148a與部分墊層180後，於半導體基底100上形成一層閘介電層114。閘介電層114的材質例如是氧化矽，閘介電層114的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114形成於半導體柱表面。接著，依序於半導體基底100上形成阻障層112b與導體層112a，其中導體層112a填滿溝渠152。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。
請參照圖4F(1)至圖4F(2)，移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低於襯層172b表面，而於溝渠152的一側形成埋入式字元線112。。於溝渠152中形成層間絕緣層148。層間絕緣層148的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分層間絕緣層148，使層間絕緣層148的表面低於襯層172b頂部表面。移除層間絕緣層148時，亦移除一部份的閘介電層114，而暴露出襯層172b。
請參照圖4G(1)至圖4G(2)，移除溝渠側壁上的襯層172b，而形成隔離結構122。之後，於隔離結構122與埋入式字元線112上形成蓋層(Cap layer)120。蓋層(Cap layer)120的材質例如是氧化矽、氮化矽等。隔離結構122為空氣間隙(Air Gap)或絕緣層。
第三實施例
圖5A(1)至圖5H(1)所繪示為根據圖1G中沿A-A’線的製造流程剖面圖。圖5A(2)至圖5H(2)所繪示為根據圖1G中沿B-B’線的製造流程剖面圖。圖5A(1)至圖5H(1)是接續於圖2F(1)；圖5A(2)至圖5H(2)是接續於圖2F(2)。
請參照圖5A(1)至圖5A(2)，於半導體基底100上形成一層層間絕緣層148，此層間絕緣層148填滿溝渠128。層間絕緣層148的材質包括旋塗式介電材質(Spin-On Dielectric,SOD)，如氫矽倍半氧化物(Hydrogen silsesquioxnane HSQ)、甲基矽倍半氧化物(Methyl silsesquioxane，MSQ)或有機材料等。層間絕緣層148的形成方法例如先以旋轉塗佈的方式形成旋塗式介電材料層後，對旋塗式介電材料層進行烘烤製程。接著，進行平坦化製程(例如化學機械研磨製程或回蝕刻製程)，移除部分旋塗式介電材料層，而露出罩幕層126的表面。
於半導體基底100上形成另一層罩幕層150。罩幕層150的材質例如是氮化矽。罩幕層150的形成方法例如是化學氣相沈積法。然後圖案化罩幕層150、半導體基底100與層間絕緣層148以形成多個溝渠152。圖案化罩幕層150、半導體基底100與層間絕緣層148的方法例如是微影蝕刻製程。多個溝渠152平行設置於半導體基底100中，在列方向(X方向)延伸。多個溝渠152位於埋入式位元線106上方。溝渠152與溝渠128將半導體基底100分割成多個半導體柱。
於半導體基底100上形成一層閘介電層114。閘介電層114的材質例如是氧化矽，閘介電層114的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114形成於半導體柱表面。然後，於溝渠152中形成溝填材料層182。溝填材料層182的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層182，使溝填材料層182的表面低於溝渠152頂部表面。
請參照圖5B(1)至圖5B(2)，於半導體基底100上形成墊層184。墊層184的材質與閘介電層114的材質具有不同的蝕刻選擇性。墊層184的材質例如是氮化矽，墊層184的形成方法例如是化學氣相沈積法或是氮化法。然後，進行非等向性蝕刻製程，而留下溝渠152側壁上的墊層184。然後，移除部分溝填材料層182，使溝填材料層182的表面與溝渠頂部表面相距尺寸變大。
接著，於溝填材料層182所暴露的墊層184表面形成襯層186a、186b。襯層186a、186b的材質與墊層184的材質具有不同的蝕刻選擇性。襯層186a、186b的材質例如是多晶矽，襯層186a、186b的形成方法例如是化學氣相沈積法。然後，進行非等向性蝕刻製程，而留下溝渠152側壁上的襯層186a、186b。
於溝渠152中形成溝填材料層188。溝填材料層188的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層188，使溝填材料層188的表面低於溝渠152頂部表面。
請參照圖5C(1)至圖5C(2)，接著，移除部分襯層186，使襯層186的表面低於溝填材料層188頂部表面。於半導體基底100上形成襯層190，襯層190未填滿溝渠152。襯層190的材質例如是多晶矽。進行傾斜角摻質植入步驟192，對溝渠152頂部表面與溝渠152的一側壁上的襯層190進行改質，形成改質部分190a。傾斜角摻質植入步驟192所植入之摻質例如是氧離子、氮離子等。
請參照圖5D(1)至圖5D(2)，移除溝渠152的一側壁上的襯層190，留下來改質部分190a形成圖案化罩幕層。以圖案化罩幕層為罩幕，移除溝渠側壁上的襯層186a。襯層190的材質與襯層186a的材質相同，在移除溝渠側壁上的襯層190的步驟中，同時移除溝渠側壁上的襯層186a。然後，以圖案化罩幕層及墊層184為罩幕，移除部分溝填材料層182與閘介電層114以形成開口194。移除溝渠側壁上的襯層190之步驟前，更包括形成硬罩幕層170覆蓋埋入式字元線末端部分102(如圖1B所示)。藉由硬罩幕層170覆蓋埋入式字元線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
請參照圖5E(1)至圖5E(2)，移除圖案化罩幕層(改質部分190a)與溝填材料層188後，移除部分層間絕緣層148以形成開口196。
請參照圖5F(1)至圖5F(2)，移除溝渠152一側的墊層184後，於半導體基底100上形成另一層閘介電層114a。閘介電層114a的材質例如是氧化矽，閘介電層114a的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114a形成於半導體柱表面。接著，依序於半導體基底100上形成阻障層112b與導體層112a，其中導體層112a填滿溝渠152及開口196。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。然後，移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低於襯層186b表面，而於溝渠152的一側形成埋入式字元線112。
請參照圖5G(1)至圖5G(2)，於溝渠152中形成絕緣層198。絕緣層198的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分絕緣層198，使絕緣層198的表面低於襯層186b頂部表面。移除絕緣層198時，亦移除一部份的閘介電層114a，而暴露出襯層186b。
請參照圖5H(1)至圖5H(2)，移除溝渠側壁上的襯層186b，而形成隔離結構122。之後，於隔離結構122與絕緣層198上形成蓋層(Cap layer)120。蓋層(Cap layer)120的材質例如是氧化矽、氮化矽等。隔離結構122為空氣間隙(Air Gap)或絕緣層。
第四實施例
圖6A(1)至圖6G(1)所繪示為根據圖1H中沿A-A’線的製造流程剖面圖。圖6A(2)至圖6G(2)所繪示為根據圖1H中沿B-B’線的製造流程剖面圖。圖6A(1)至圖6G(1)是接續於圖2F(1)；圖6A(2)至圖6G(2)是接續於圖2F(2)。
請參照圖6A(1)至圖6A(2)，於半導體基底100上形成一層犧牲層148a。犧牲層148a的材質包括旋塗式介電材質(Spin-On Dielectric,SOD)，如氫矽倍半氧化物(Hydrogen silsesquioxnane HSQ)、甲基矽倍半氧化物(Methyl silsesquioxane，MSQ)或有機材料等。犧牲層148a的形成方法例如先以旋轉塗佈的方式形成旋塗式介電材料層後，對旋塗式介電材料層進行烘烤製程。接著，進行回蝕刻製程，移除部分旋塗式介電材料層，而使旋塗式介電材料層的表面低於半導體基底100的表面。然後，於犧牲層148a上形成一層層間絕緣層148，此層間絕緣層148填滿溝渠128。層間絕緣層148的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。
於半導體基底100上形成另一層罩幕層150。罩幕層150的材質例如是氮化矽。罩幕層150的形成方法例如是化學氣相沈積法。然後圖案化罩幕層150、半導體基底100、層間絕緣層148與犧牲層148a以形成多個溝渠152。圖案化罩幕層150、半導體基底100、層間絕緣層148與犧牲層148a的方法例如是微影蝕刻製程。多個溝渠152平行設置於半導體基底100中，在列方向(X方向)延伸。多個溝渠152位於埋入式位元線106上方。溝渠152與溝渠128將半導體基底100分割成多個半導體柱。
請參照圖6B(1)至圖6B(2)，移除犧牲層148a，而在層間絕緣層148下方、埋入式位元線上方形成溝渠152a。於半導體基底100上形成一層閘介電層114。閘介電層114的材質例如是氧化矽，閘介電層114的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114形成於半導體柱表面。然後，依序於溝渠152、溝渠152a中形成阻障層112b與導體層112a，其中導體層112a填滿溝渠152、溝渠152a。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低於半導體基底100表面，且略高於層間絕緣層148的下表面。移除部分阻障層112b與導體層112a的方法例如是濕式蝕刻法或乾式蝕刻法。
請參照圖6C(1)至圖6C(2)，於溝渠152中形成溝填材料層154。溝填材料層154的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層154，使溝填材料層154的表面低於溝渠152頂部表面。接著，於溝渠152側壁形成襯層156a、156b。襯層156a、156b的材質例如是多晶矽。襯層156a、156b的形成方法例如是先形成一層多晶矽層，然後進行非等向性蝕刻製程，而留下溝渠152側壁上的襯層156a、156b。
請參照圖6D(1)至圖6D(2)，於溝渠152中形成另一層溝填材料層158。溝填材料層158的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，移除部分溝填材料層158，使溝填材料層158的表面低於溝渠152頂部表面，並暴露出襯層156a、156b。
於半導體基底100上形成襯層160，襯層160未填滿溝渠152。襯層160的材質例如是多晶矽。進行傾斜角摻質植入步驟162，對溝渠152頂部表面與溝渠152的一側壁上的襯層160進行改質，形成改質部分160a。傾斜角摻質植入步驟162所植入之摻質例如是氧離子、氮離子等。
請參照圖6E(1)至圖6E(2)，移除溝渠152的一側壁上的襯層160，留下來改質部分160a形成圖案化罩幕層。圖案化罩幕層具有開口164暴露溝渠側壁上的襯層156b。移除溝渠側壁上的襯層156b，以形成開口166。襯層160的材質與襯層156的材質相同，在移除溝渠側壁上的襯層160的步驟中，同時移除溝渠側壁上的襯層156b，以形成開口166。
請參照圖6F(1)至圖6F(2)，移除開口166所暴露的部分溝填材料層158與溝填材料層154，以形成開口168。然後，移除圖案化罩幕層。移除開口166所暴露的部分溝填材料層158與溝填材料層154的方法例如是乾式蝕刻法。移除溝渠側壁上的襯層156b，以形成開口168之步驟前，更包括形成硬罩幕層170覆蓋埋入式字元線末端部分102(如圖1B所示)。
圖3為繪示埋入式字元線末端部分的剖面圖。如圖1B、圖3所示，藉由硬罩幕層170覆蓋埋入式字元線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
請參照圖6G(1)至圖6G(2)，在移除溝渠側壁上的襯層156a後，以剩餘的溝填材料層154、158為罩幕移除部分阻障層112b與導體層112a直到暴露出絕緣層146，以於溝渠152的一側形成埋入式字元線112。在埋入式字元線112之間形成隔離結構122。移除或保留剩餘的溝填材料層154、158與罩幕層150後，於隔離結構122與埋入式字元線112上形成蓋層(Cap layer)120。蓋層(Cap layer)120的材質例如是氧化矽、氮化矽等。隔離結構122為空氣間隙(Air Gap)或絕緣層。在一實施例中，於溝渠152的另一側也可以不形成背閘極124。
在上述實施例中，形成多條埋入式字元線的步驟中，採用形成襯層160、176、190後，以傾斜角離子植入法對襯層改質，移除未改質的襯層而形成圖案化罩幕層。由於未使用到微影技術，因此可以製作做出尺寸較小的開口。
藉由硬罩幕層170覆蓋埋入式字元線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
綜上所述，在本發明之垂直通道電晶體陣列及其製造方法中，在一列的之半導體柱上只設置一條埋入式字元線，因此可以縮小元件的尺寸。而且，埋入式字元線可選擇性的具有多個延伸部。各延伸部設置於同一列之相鄰兩個半導體柱之間，而可以增加元件的通道面積，並可有效減少短通道效應進而增加元件效能。
在半導體柱相對的兩側面分別設置埋入式字元線與背閘極。背閘極可以保護半導體柱，避免半導體柱在蝕刻製程中被侵蝕。同時在操作本發明之半導體元件時，可以避免相鄰埋入式字元線彼此干擾，而可以提高元件效能。
此外，在相鄰兩條埋入式字元線之間設置有隔離結構，以隔離相鄰的埋入式字元線。
在形成多條埋入式字元線的步驟中，採用形成襯層後，以傾斜角離子植入法對襯層改質，移除未改質的襯層而形成圖案化罩幕層。由於未使用到微影技術，因此可以製作做出尺寸較小的開口。
藉由硬罩幕層覆蓋埋入式字元線末端部分，可以避免蝕刻液浸滲至半導體元件陣列的周邊區域，避免造成元件短路或不正常連接。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基底
101．．．淺溝渠隔離結構
102．．．埋入式字元線末端部分
104．．．半導體柱
104a、104b．．．第一側面
106．．．埋入式位元線
106a、122a．．．導體層
106b、122b．．．阻障層
108．．．位元線接觸窗
110．．．絕緣層
112．．．埋入式字元線
114．．．閘介電層
116．．．延伸部
118．．．連接電容節點
120．．．蓋層
122．．．隔離結構
124．．．背閘極
126、138、150．．．罩幕層
128、152、152a．．．溝渠
132、154、158、174、182、188．．．溝填材料層
134、136、156a、156b、160、172a、172b、176、186a、186b、190．．．襯層
140、142、164、166、168、194、196．．．開口
144、146、198．．．絕緣層
148．．．層間絕緣層
148a‧‧‧犧牲層
160a、176a、190a‧‧‧改質部分
162、178、192‧‧‧傾斜角摻質植入步驟
170‧‧‧硬罩幕層
180、184‧‧‧墊層
W1、W2‧‧‧尺寸
圖1A為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的部分透視圖。
圖1B為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。
圖1C所繪示為圖1B的部分放大圖。
圖1D所繪示為圖1C中沿A-A’線的剖面圖。
圖1E所繪示為圖1C中沿B-B’線的剖面圖。
圖1F所繪示為圖1C中沿C-C’線的剖面圖。
圖1G及圖1H所繪示為本發明其他實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。
圖2A(1)至圖2M(1)所繪示為根據圖1C中沿A-A’線的製造流程剖面圖。
圖2A(2)至圖2M(2)所繪示為根據圖1C中沿B-B’線的製造流程剖面圖。
圖2A(3)至圖2F(3)所繪示為根據圖1C中沿C-C’線的製造流程剖面圖。
圖3為繪示埋入式字元線末端部分的剖面圖。
圖4A(1)至圖4G(1)所繪示為根據圖1G中沿A-A’線的製造流程剖面圖。
圖4A(2)至圖4G(2)所繪示為根據圖1G中沿B-B’線的製造流程剖面圖。
圖5A(1)至圖5H(1)所繪示為根據圖1G中沿A-A’線的製造流程剖面圖。
圖5A(2)至圖5H(2)所繪示為根據圖1G中沿B-B’線的製造流程剖面圖。
圖6A(1)至圖6G(1)所繪示為根據圖1H中沿A-A’線的製造流程剖面圖。
圖6A(2)至圖6G(2)所繪示為根據圖1H中沿B-B’線的製造流程剖面圖。
100．．．半導體基底
104．．．半導體柱
106．．．埋入式位元線
112．．．埋入式字元線
122a．．．導體層
122b．．．阻障層
114．．．閘介電層
116．．．延伸部
124．．．背閘極

Claims (32)

  1. 一種垂直通道電晶體陣列，包括：多個半導體柱，設置於一半導體基底中，排列成一行和列的陣列，各該些半導體柱構成一垂直通道電晶體的主動區；多條埋入式位元線，平行設置於該半導體基底中，在一行方向延伸，該些埋入式位元線電性連接同一行之該些半導體柱；多條埋入式字元線，平行設置於該些埋入式位元線上方，在一列方向延伸，且隔著一閘介電層而連接同一列之該些半導體柱，其中各該些埋入式字元線連接同一列之該些半導體柱的一第一側面，未連接同一列之該些半導體柱的一第二側面，該第一側面與該第二側面相對；且只有一條埋入式字元線對應連接一列之該些半導體柱。
  2. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中相鄰兩條該些埋入式字元線之間設置有一隔離結構。
  3. 如申請專利範圍第2項所述之垂直通道電晶體陣列，其中該隔離結構與該埋入式字元線上設置有一蓋層(Cap layer)。
  4. 如申請專利範圍第2項所述之垂直通道電晶體陣列，其中該隔離結構為一空氣間隙(Air Gap)或一絕緣層。
  5. 如申請專利範圍第1項所述之垂直通道電晶體陣 列，更包括一背閘極設置在同一列之該些半導體柱的該第二側面。
  6. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中各該些埋入式字元線包括：一導體層；以及一阻障層，設置於該導體層與該些半導體柱之間。
  7. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中各該些埋入式字元線包括多個延伸部，各該些延伸部設置於同一列之相鄰兩個該些半導體柱之間。
  8. 如申請專利範圍第7項所述之垂直通道電晶體陣列，其中各該些埋入式字元線包括：一導體層；以及一阻障層，設置於該導體層與該些半導體柱之間。
  9. 如申請專利範圍第8項所述之垂直通道電晶體陣列，其中該阻障層包覆該些半導體柱。
  10. 一種垂直通道電晶體陣列的製造方法，包括：提供一半導體基底；於該半導體基底中形成多個第一溝渠，該些第一溝渠平行排列，且在一行方向延伸；於該些第一溝渠的底部形成多條埋入式位元線，該些埋入式位元線電性連接該半導體基底；於該半導體基底中形成多個第二溝渠，該些第二溝渠平行排列，且在一列方向延伸，該些第一溝渠與該些第二溝渠將該半導體基底分割成多個半導體柱； 於該些半導體柱表面形成一閘介電層；於該些第二溝渠的底部形成多條埋入式字元線，各該些埋入式字元線分別位於各該些第二溝渠的一第一側壁，各該些埋入式字元線連接同一列之該些半導體柱的一第一側面，未連接同一列之該些半導體柱的一第二側面，該第一側面與該第二側面相對；且只有一條埋入式字元線對應連接一列之該些半導體柱；以及於各該些第二溝渠的一第二側壁與各該些埋入式字元線之間分別形成一隔離結構，該第一側壁與該第二側壁相對。
  11. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中該隔離結構為一空氣間隙(Air Gap)或一絕緣層。
  12. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中形成該隔離結構的步驟之後，更包括於該隔離結構與該些埋入式字元線上形成一蓋層(Cap layer)。
  13. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中形成多條埋入式字元線的步驟包括：於該些第二溝渠中依序形成一第一阻障層與一第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低於該半導體基底表面；以及圖案化該第一阻障層與該第一導體層，於該些第二溝 渠的該第一側壁形成該些埋入式字元線，並於該些第二溝渠的該第二側壁與各該些埋入式字元線之間分別形成一開口。
  14. 如申請專利範圍第13項所述之垂直通道電晶體陣列的製造方法，其中圖案化該第一阻障層與該第一導體層的步驟中，位於該些第二溝渠的該第二側壁的該第一阻障層被保留下來。
  15. 如申請專利範圍第13項所述之垂直通道電晶體陣列的製造方法，其中圖案化該第一阻障層與該第一導體層的步驟包括：於該些第二溝渠中形成一第一溝填材料層，該第一溝填材料層的表面低於該些第二溝渠頂部表面；於該些第二溝渠側壁形成一第一襯層；於該些第二溝渠中形成一第二溝填材料層，該第二溝填材料層的表面低於該些第二溝渠頂部表面，並暴露出該第一襯層；於該半導體基底上形成一圖案化罩幕層，該圖案化罩幕層具有一第一開口暴露該些第二溝渠的該第二側壁上的該第一襯層；移除該些第二溝渠的該第二側壁上的該第一襯層，以形成一第二開口；移除該第二開口所暴露的部分該第一溝填材料層與該第二溝填材料層；移除該圖案化罩幕層與該些第二溝渠的該第一側壁上 的該第一襯層；以及以剩餘的該第一溝填材料層與該第二溝填材料層為罩幕移除部分該第一阻障層與該第一導體層，以形成該些埋入式字元線。
  16. 如申請專利範圍第15項所述之垂直通道電晶體陣列的製造方法，其中在移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口之步驟前，更包括形成一硬罩幕覆蓋該些埋入式字元線末端部分。
  17. 如申請專利範圍第15項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底上形成該圖案化罩幕層的步驟包括：於該半導體基底上形成一第二襯層，該第二襯層未填滿該些第二溝渠；進行一傾斜角摻質植入步驟，對該些第二溝渠頂部表面與該些第二溝渠的該第一側壁上的該第二襯層進行改質；移除該些第二溝渠的該第二側壁上的該第二襯層，以形成該圖案化罩幕層。
  18. 如申請專利範圍第17項所述之垂直通道電晶體陣列的製造方法，其中該第二襯層的材質與該第一襯層的材質相同，在移除該些第二溝渠的該第二側壁上的該第二襯層的步驟中，同時移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口。
  19. 如申請專利範圍第10項所述之垂直通道電晶體陣 列的製造方法，其中形成多條埋入式字元線的步驟包括：於該些第一溝渠填入一犧牲層後，形成該些第二溝渠；於該些第二溝渠側壁形成一第一襯層；於該些第二溝渠中形成一溝填材料層，該溝填材料層的表面低於該些第二溝渠頂部表面，並暴露出該第一襯層；於該半導體基底上形成一圖案化罩幕層，該圖案化罩幕層具有一第一開口暴露該些第二溝渠的該第一側壁上的該第一襯層；移除該些第二溝渠的該第一側壁上的該第一襯層，以形成一第二開口；移除該圖案化罩幕層、該溝填材料層與該犧牲層；於該半導體基底上依序形成一第一阻障層與一第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低於該第一襯層表面，以於該些第二溝渠的該第一側壁形成該些埋入式字元線，其中該些埋入式字元線包括多個延伸部，各該些延伸部設置於同一列之相鄰兩個該些半導體柱之間；以及移除該第一襯層，於該些第二溝渠的該第二側壁與各該些埋入式字元線之間分別形成一開口。
  20. 如申請專利範圍第19項所述之垂直通道電晶體陣列的製造方法，其中在移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口之步驟前，更包括形成一硬罩幕覆蓋該些埋入式字元線末端部分。
  21. 如申請專利範圍第19項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底上形成該圖案化罩幕層的步驟包括：於該半導體基底上形成一第二襯層，該第二襯層未填滿該些第二溝渠；進行一傾斜角摻質植入步驟，對該些第二溝渠頂部表面與該些第二溝渠的該第一側壁上的該第二襯層進行改質；移除該些第二溝渠的該第二側壁上的該第二襯層，以形成該圖案化罩幕層。
  22. 如申請專利範圍第21項所述之垂直通道電晶體陣列的製造方法，其中該第二襯層的材質與該第一襯層的材質相同，在移除該些第二溝渠的該第二側壁上的該第二襯層的步驟中，同時移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口。
  23. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中於形成多條埋入式字元線的步驟包括：於該半導體基底上形成一絕緣層後，形成該些第二溝渠；於該些第二溝渠中形成一第一溝填材料層，該第一溝填材料層的表面與該些第二溝渠頂部表面相距一第一尺寸；於該第一溝填材料層所暴露的該絕緣層表面形成一墊層； 移除部分該第一溝填材料層，使該第一溝填材料層的表面與該溝渠頂部表面相距一第二尺寸，該第二尺寸大於該第一尺寸；於該第一溝填材料層所暴露的該絕緣層與該墊層表面形成一第一襯層；於該些第二溝渠中形成一第二溝填材料層，該第二溝填材料層的表面低於該些第二溝渠頂部表面，並暴露出該第一襯層；於該半導體基底上形成一圖案化罩幕層，該圖案化罩幕層具有一第一開口暴露該些第二溝渠的該第二側壁上的該第一襯層；移除該些第二溝渠的該第二側壁上的該第一襯層，以形成一第二開口；移除該圖案化罩幕層與該第二溝填材料層；移除該墊層所暴露的部分該第一溝填材料層與該絕緣層；於該半導體基底上依序形成一第一阻障層與一第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低於該第一襯層表面，以於該些第二溝渠的該第一側壁形成該些埋入式字元線，其中該些埋入式字元線包括多個延伸部，各該些延伸部設置於同一列之相鄰兩個該些半導體柱之間；以及移除該第一襯層，於該些第二溝渠的該第二側壁與各 該些埋入式字元線之間分別形成一開口。
  24. 如申請專利範圍第23項所述之垂直通道電晶體陣列的製造方法，其中在移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口之步驟前，更包括形成一硬罩幕覆蓋該些埋入式字元線末端部分。
  25. 如申請專利範圍第24項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底上形成該圖案化罩幕層的步驟包括：於該半導體基底上形成一第二襯層，該第二襯層未填滿該些第二溝渠；進行一傾斜角摻質植入步驟，對該些第二溝渠頂部表面與該些第二溝渠的該第一側壁上的該第二襯層進行改質；移除該些第二溝渠的該第二側壁上的該第二襯層，以形成該圖案化罩幕層。
  26. 如申請專利範圍第25項所述之垂直通道電晶體陣列的製造方法，其中該第二襯層的材質與該第一襯層的材質相同，在移除該些第二溝渠的該第二側壁上的該第二襯層的步驟中，同時移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口。
  27. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中形成多條埋入式字元線的步驟包括：於該半導體基底上依序形成一犧牲層與一絕緣層後，形成該些第二溝渠； 移除該犧牲層，而於該些埋入式位元線上方形成多個第三溝渠；於該些第二溝渠及該些第三溝渠中依序形成一第一阻障層與一第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低於該半導體基底表面；以及圖案化該第一阻障層與該第一導體層，於該些第二溝渠的該第一側壁形成該些埋入式字元線，並於該些第二溝渠的該第二側壁與各該些埋入式字元線之間分別形成一開口，其中該些埋入式字元線包括多個延伸部，各該些延伸部設置於同一列之相鄰兩個該些半導體柱之間。
  28. 如申請專利範圍第27項所述之垂直通道電晶體陣列的製造方法，其中圖案化該第一阻障層與該第一導體層的步驟中，位於該些第二溝渠的該第二側壁的該第一阻障層被保留下來。
  29. 如申請專利範圍第27項所述之垂直通道電晶體陣列的製造方法，其中圖案化該第一阻障層與該第一導體層的步驟包括：於該些第二溝渠中形成一第一溝填材料層，該第一溝填材料層的表面低於該些第二溝渠頂部表面；於該些第二溝渠側壁形成一第一襯層；於該些第二溝渠中形成一第二溝填材料層，該第二溝填材料層的表面低於該些第二溝渠頂部表面，並暴露出該第一襯層； 於該半導體基底上形成一圖案化罩幕層，該圖案化罩幕層具有一第一開口暴露該些第二溝渠的該第二側壁上的該第一襯層；移除該些第二溝渠的該第二側壁上的該第一襯層，以形成一第二開口；移除該第二開口所暴露的部分該第一溝填材料層與該第二溝填材料層；移除該圖案化罩幕層與該些第二溝渠的該第一側壁上的該第一襯層；以及以剩餘的該第一溝填材料層與該第二溝填材料層為罩幕移除部分該第一阻障層與該第一導體層，以形成該些埋入式字元線。
  30. 如申請專利範圍第29項所述之垂直通道電晶體陣列的製造方法，其中在移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口之步驟前，更包括形成一硬罩幕覆蓋該些埋入式字元線末端部分。
  31. 如申請專利範圍第29項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底上形成該圖案化罩幕層的步驟包括：於該半導體基底上形成一第二襯層，該第二襯層未填滿該些第二溝渠；進行一傾斜角摻質植入步驟，對該些第二溝渠頂部表面與該些第二溝渠的該第一側壁上的該第二襯層進行改質； 移除該些第二溝渠的該第二側壁上的該第二襯層，以形成該圖案化罩幕層。
  32. 如申請專利範圍第31項所述之垂直通道電晶體陣列的製造方法，其中該第二襯層的材質與該第一襯層的材質相同，在移除該些第二溝渠的該第二側壁上的該第二襯層的步驟中，同時移除該些第二溝渠的該第二側壁上的該第一襯層，以形成該第二開口。
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