TWI828571B - 半導體結構及其製造方法 - Google Patents
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Abstract
一種半導體結構，包括基底、第一介電層、埋入式字元線結構、第二介電層與第三介電層。在基底中具有開口。第一介電層位在開口的表面上。埋入式字元線結構位在開口中。埋入式字元線結構包括埋入式字元線與阻障層。埋入式字元線位在第一介電層上。阻障層位在埋入式字元線與第一介電層之間。阻障層的頂部低於埋入式字元線的頂部，而在埋入式字元線與第一介電層之間形成凹槽。第二介電層位在埋入式字元線結構上，且填入凹槽。第三介電層位在開口中，且位在第二介電層上。第三介電層的介電常數大於第一介電層的介電常數與第二介電層的介電常數。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有埋入式字元線結構的半導體結構及其製造方法。
為了進一步縮小半導體元件的尺寸，目前發展出一種具有埋入式字元線的半導體元件。埋入式字元線位在基底中，且在埋入式字元線與基底之間具有介電層，所以會在埋入式字元線與基底之間產生耦合電容(coupling capacitance)。因此，如何有效地降低埋入式字元線與基底之間的耦合電容為目前持續努力的目標。
本發明提供一種半導體結構及其製造方法，其可有效地降低埋入式字元線與基底之間的耦合電容。
本發明提出一種半導體結構，包括基底、第一介電層、埋入式字元線結構、第二介電層與第三介電層。在基底中具有開口。第一介電層位在開口的表面上。埋入式字元線結構位在開口中。埋入式字元線結構包括埋入式字元線與阻障層。埋入式字元線位在第一介電層上。阻障層位在埋入式字元線與第一介電層之間。阻障層的頂部低於埋入式字元線的頂部，而在埋入式字元線與第一介電層之間形成凹槽。第二介電層位在埋入式字元線結構上，且填入凹槽。第三介電層位在開口中，且位在第二介電層上。第三介電層的介電常數大於第一介電層的介電常數與第二介電層的介電常數。
依照本發明的一實施例所述，在上述半導體結構中，更可包括接觸窗。接觸窗位在埋入式字元線結構的一側的基底上。接觸窗可具有突出部。突出部位在基底中，且位在第二介電層上。
依照本發明的一實施例所述，在上述半導體結構中，接觸窗可位在基底的頂面與基底的側壁上。
依照本發明的一實施例所述，在上述半導體結構中，突出部可位在第三介電層與基底的側壁之間。
依照本發明的一實施例所述，在上述半導體結構中，更可包括金屬矽化物層。金屬矽化物層位在接觸窗與基底之間。
本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底。在基底中形成第一開口。在第一開口的表面上形成第一介電層。在第一開口中形成埋入式字元線結構。埋入式字元線結構包括埋入式字元線與阻障層。埋入式字元線位在第一介電層上。阻障層位在埋入式字元線與第一介電層之間。阻障層的頂部低於埋入式字元線的頂部，而在埋入式字元線與第一介電層之間形成第一凹槽。在埋入式字元線結構上形成第二介電層。第二介電層填入第一凹槽。在第一開口中形成第三介電層。第三介電層位在第二介電層上。第三介電層的介電常數大於第一介電層的介電常數與第二介電層的介電常數。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，第二介電層與第三介電層的形成方法可包括以下步驟。在基底與埋入式字元線結構上形成第一介電材料層。第一介電材料層填入第一凹槽。在第一介電材料層上形成第二介電材料層。第二介電材料層填入第一開口。對第二介電材料層與第一介電材料層進行圖案化製程，而形成第三介電層與第二介電層。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在埋入式字元線結構的一側的基底上形成接觸窗。接觸窗可具有突出部。突出部位在基底中，且位在第二介電層上。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，圖案化製程可包括以下步驟。移除部分第二介電材料層與部分第一介電材料層，而形成第三介電層與第二開口。第二開口暴露出基底的頂面與第一介電材料層。移除由第二開口所暴露出的部分第一介電材料層，而形成第二介電層與第二凹槽。第二凹槽可暴露出基底的側壁。接觸窗的形成方法可包括以下步驟。在第二開口與第二凹槽中形成接觸窗。突出部可位在第二凹槽中。
依照本發明的一實施例所述，在上述半導體結構的製造方法中，更可包括以下步驟。在由第二開口與第二凹槽所暴露出的基底上形成金屬矽化物層。接觸窗可形成在金屬矽化物層上。
基於上述，在本發明所提出的半導體結構及其製造方法中，由於阻障層的頂部低於埋入式字元線的頂部，因此可降低閘極引發汲極漏電流(gate induced drain leakage current，GIDL)。此外，第三介電層的介電常數大於第一介電層的介電常數與第二介電層的介電常數，亦即第一介電層與第二介電層可具有較小的介電常數。由於第一介電層與第二介電層位在埋入式字元線與基底之間，且第一介電層與第二介電層可具有較小的介電常數，因此可有效地降低埋入式字元線與基底之間的耦合電容。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1G為根據本發明的一些實施例的半導體結構的製造流程剖面圖。
請參照圖1A，提供基底100。在一些實施例中，基底100可為半導體基底，如矽基底。在一些實施例中，可在基底100的頂面S1上形成墊層102。在一些實施例中，墊層102的材料例如是氧化矽。在一些實施例中，可在基底100中形成隔離結構104。在一些實施例中，隔離結構104可為淺溝渠隔離結構。在一些實施例中，隔離結構104的材料例如是氧化矽。在一些實施例中，隔離結構104可藉由淺溝渠隔離結構製程來形成。
接著，在基底100中形成開口OP1。在一些實施例中，開口OP1可為溝渠。在一些實施例中，開口OP1的形成方法可包括以下步驟。首先，可在基底100上形成圖案化硬罩幕層106。在一些實施例中，圖案化硬罩幕層106可位在墊層102與隔離結構104上。在一些實施例中，圖案化硬罩幕層106的材料例如是氧化矽。然後，可利用圖案化硬罩幕層106作為罩幕，對基底100進行圖案化製程，而形成開口OP1。
接下來，在開口OP1的表面上形成介電層108。在一些實施例中，介電層108的材料例如是氧化矽。在一些實施例中，介電層108的形成方法例如是熱氧化法。
請參照圖1B，在開口OP中形成埋入式字元線結構WL1。埋入式字元線結構WL1包括埋入式字元線110與阻障層112。埋入式字元線110位在介電層108上。阻障層112位在埋入式字元線110與介電層108之間。阻障層112的頂部T2低於埋入式字元線110的頂部T1，而在埋入式字元線110與介電層108之間形成凹槽R1。在一些實施例中，埋入式字元線110的材料例如是鎢等金屬。在一些實施例中，阻障層112的材料例如是鈦、氮化鈦或其組合。
在一些實施例中，埋入式字元線110與阻障層112的形成方法可包括以下步驟。首先，可在開口OP1中依序形成阻障材料層(未示出)與埋入式字元線材料層(未示出)。阻障層材料層可位在圖案化硬罩幕層106、墊層102與介電層108上。接著，可對埋入式字元線材料層與阻障材料層進行回蝕刻製程(如，乾式蝕刻製程)，而形成埋入式字元線110與阻障層112。接下來，可降低阻障層112的高度，而使得阻障層112的頂部T2低於埋入式字元線110的頂部T1。在一些實施例中，降低阻障層112的高度的方法例如是對阻障層112進行蝕刻製程(如，乾式蝕刻製程)。在一些實施例中，在形成埋入式字元線結構WL1的蝕刻製程中，會移除部分介電層108。
請參照圖1C，可在基底100與埋入式字元線結構WL1上形成介電材料層114。介電材料層114填入凹槽R1。在一些實施例中，介電材料層114可形成在圖案化硬罩幕層106、墊層102與介電層108上。在一些實施例中，介電材料層114的材料例如是氧化矽。在一些實施例中，介電材料層114的形成方法例如是分子層沉積(molecular layer deposition，MLD)法。
請參照圖1D，可在介電材料層114上形成介電材料層116。介電材料層116填入開口OP1。在一些實施例中，介電材料層116的材料例如是氮化矽。在一些實施例中，介電材料層116的形成方法例如是原子層沉積(atomic layer deposition，ALD)法。
請參照圖1E與圖1F，可對介電材料層116與介電材料層114進行圖案化製程，而形成介電層116a與介電層114a。上述圖化製程可包括以下步驟。
首先，如圖1E所示，可移除部分介電材料層116與部分介電材料層114，而形成介電層116a與開口OP2。開口OP2暴露出基底100的頂面S1與介電材料層114。在一些實施例中，介電層116a的材料例如是氮化矽。在一些實施例中，可藉由微影製程與蝕刻製程(如，乾式蝕刻製程)來移除部分介電材料層116與部分介電材料層114。
接著，如圖1F所示，可移除由開口OP2所暴露出的部分介電材料層114，而形成介電層114a與凹槽R2。凹槽R2可暴露出基底100的側壁SW1。在一些實施例中，介電層114a的材料例如是氧化矽。在一些實施例中，由開口OP2所暴露出的部分介電材料層114的移除方法例如是濕式蝕刻法或乾式蝕刻法。在一些實施例中，在對基底100進行清洗以移除原生氧化物(native oxide)的製程中，可同時移除由開口OP2所暴露出的部分介電材料層114，而形成凹槽R2。
藉由上述方法，可在埋入式字元線結構WL1上形成介電層114a。介電層114a填入凹槽R1。在一些實施例中，介電層114a可形成在圖案化硬罩幕層106、墊層102與介電層108上。在一些實施例中，介電層114a的厚度TK1可為1奈米至5奈米。在一些實施例中，介電層114a的厚度TK1可為2奈米至3奈米。
此外，藉由上述方法，可在開口OP1中形成介電層116a。介電層116a位在介電層114a上。介電層116a的介電常數大於介電層108的介電常數與介電層114a的介電常數。亦即，介電層108與介電層114a可具有較小的介電常數，因此可有效地降低埋入式字元線110與基底100之間的耦合電容。
請參照圖1G，可在開口OP2與凹槽R2中形成接觸窗118。藉此，可在埋入式字元線結構WL1的一側的基底100上形成接觸窗118。在一些實施例中，接觸窗118可用以作為動態隨機存取記憶體(DRAM)的位元線接觸窗(bit line contact)。在一些實施例中，接觸窗118可電性連接至基底100中的摻雜區(未示出)。接觸窗118可具有突出部P1。突出部P1位在基底100中，且位在介電層114a上。突出部P1更可位在介電層108上。突出部P1可位在凹槽R2中。在一些實施例中，接觸窗118的材料例如是摻雜多晶矽等導電材料。在一些實施例中，接觸窗118的形成方法可包括以下步驟。首先，可形成填入開口OP2與凹槽R2的接觸窗材料層(未示出)。接著，可移除位在開口OP2與凹槽R2的外部的接觸窗材料層，而形成接觸窗118。在一些實施例中，位在開口OP2與凹槽R2的外部的接觸窗材料層的移除方法例如是回蝕刻法(如，乾式蝕刻法)。
以下，藉由圖1G來說明上述實施例的半導體結構10。此外，雖然半導體結構10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。
請參照圖1G，半導體結構10包括基底100、介電層108、埋入式字元線結構WL1、介電層114a與介電層116a。在基底100中具有開口OP1。介電層108位在開口OP1的表面上。埋入式字元線結構WL1位在開口OP1中。埋入式字元線結構WL1包括埋入式字元線110與阻障層112。埋入式字元線110位在介電層108上。阻障層112位在埋入式字元線110與介電層108之間。阻障層112的頂部T2低於埋入式字元線110的頂部T1，而在埋入式字元線110與介電層108之間形成凹槽R1。介電層114a位在埋入式字元線結構WL1上，且填入凹槽R1。介電層116a位在開口OP1中，且位在介電層114a上。介電層116a的介電常數大於介電層108的介電常數與介電層114a的介電常數。
半導體結構10更可包括接觸窗118。接觸窗118位在埋入式字元線結構WL1的一側的基底100上。接觸窗118可具有突出部P1。突出部P1位在基底100中，且位在介電層114a上。突出部P1更可位在介電層108上。突出部P1可位在介電層116a與基底100的側壁SW1之間。在一些實施例中，接觸窗118可位在基底100的頂面S1與基底100的側壁SW1上。藉此，可增加接觸窗118與基底100之間的接觸面積，進而降低阻值。
此外，半導體結構10中的其餘構件可參照上述實施例的說明。另外，半導體結構10中的各構件的詳細內容(如，材料與形成方法等)已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在半導體結構10及其製造方法中，由於阻障層112的頂部T2低於埋入式字元線110的頂部T1，因此可降低閘極引發汲極漏電流(GIDL)。此外，介電層116a的介電常數大於介電層108的介電常數與介電層114a的介電常數，亦即介電層108與介電層114a可具有較小的介電常數。由於介電層108與介電層114a位在埋入式字元線110與基底100之間，且介電層108與介電層114a可具有較小的介電常數，因此可有效地降低埋入式字元線110與基底100之間的耦合電容。
圖2為根據本發明的一些實施例的半導體結構的剖面圖。
請參照圖1G與圖2，圖2的半導體結構20與圖1G的半導體結構10的差異如下。半導體結構20更可包括金屬矽化物層120。金屬矽化物層120位在接觸窗118與基底100之間，藉此可進一步地降低阻值。在一些實施例中，金屬矽化物層120的材料例如是矽化鈦(TiSi)、矽化鈷(CoSi)或矽化鎳(NiSi)。此外，請參照圖1F與圖2，半導體結構20的製造方法更可包括在由開口OP2與凹槽R2所暴露出的基底100上形成金屬矽化物層120。另外，接觸窗118可形成在金屬矽化物層120上。在一些實施例中，可藉由自對準矽化物製程(self-aligned silicide (salicide) process)來形成金屬矽化物層120。
此外，在圖1的半導體結構10與圖2的半導體結構20中，相同或相似的構件以相同的符號表示，且省略其說明。
基於上述實施例可知，在半導體結構20及其製造方法中，由於阻障層112的頂部T2低於埋入式字元線110的頂部T1，因此可降低閘極引發汲極漏電流(GIDL)。此外，介電層116a的介電常數大於介電層108的介電常數與介電層114a的介電常數，亦即介電層108與介電層114a可具有較小的介電常數。由於介電層108與介電層114a位在埋入式字元線110與基底100之間，且介電層108與介電層114a可具有較小的介電常數，因此可有效地降低埋入式字元線110與基底100之間的耦合電容。
綜上所述，藉由上述實施例的半導體結構及其製造方法，可降低閘極引發汲極漏電流(GIDL)，且可有效地降低埋入式字元線與基底之間的耦合電容。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20:半導體結構
100:基底
102:墊層
104:隔離結構
106:圖案化硬罩幕層
108,114a,116a:介電層
110:埋入式字元線
112:阻障層
114:介電材料層
116:介電材料層
118:接觸窗
120:金屬矽化物層
OP1,OP2:開口
P1:突出部
R1,R2:凹槽
S1:頂面
SW1:側壁
T1,T2:頂部
TK1:厚度
WL1:埋入式字元線結構
圖1A至圖1G為根據本發明的一些實施例的半導體結構的製造流程剖面圖。
圖2為根據本發明的一些實施例的半導體結構的剖面圖。
10:半導體結構
100:基底
102:墊層
104:隔離結構
106:圖案化硬罩幕層
108,114a,116a:介電層
110:埋入式字元線
112:阻障層
118:接觸窗
OP1,OP2:開口
P1:突出部
R1,R2:凹槽
S1:頂面
SW1:側壁
T1,T2:頂部
TK1:厚度
WL1:埋入式字元線結構
Claims (10)
- 一種半導體結構，包括： 基底，其中在所述基底中具有開口； 第一介電層，位在所述開口的表面上； 埋入式字元線結構，位在所述開口中，且包括： 埋入式字元線，位在所述第一介電層上；以及 阻障層，位在所述埋入式字元線與所述第一介電層之間，其中所述阻障層的頂部低於所述埋入式字元線的頂部，而在所述埋入式字元線與所述第一介電層之間形成凹槽； 第二介電層，位在所述埋入式字元線結構上，且填入所述凹槽；以及 第三介電層，位在所述開口中，且位在所述第二介電層上，其中所述第三介電層的介電常數大於所述第一介電層的介電常數與所述第二介電層的介電常數。
- 如請求項1所述的半導體結構，更包括： 接觸窗，位在所述埋入式字元線結構的一側的所述基底上，且具有突出部，其中所述突出部位在所述基底中，且位在所述第二介電層上。
- 如請求項2所述的半導體結構，其中所述接觸窗位在所述基底的頂面與所述基底的側壁上。
- 如請求項2所述的半導體結構，其中所述突出部位在所述第三介電層與所述基底的側壁之間。
- 如請求項2所述的半導體結構，更包括： 金屬矽化物層，位在所述接觸窗與所述基底之間。
- 一種半導體結構的製造方法，包括： 提供基底； 在所述基底中形成第一開口； 在所述第一開口的表面上形成第一介電層； 在所述第一開口中形成埋入式字元線結構，其中所述埋入式字元線結構包括： 埋入式字元線，位在所述第一介電層上；以及 阻障層，位在所述埋入式字元線與所述第一介電層之間，其中所述阻障層的頂部低於所述埋入式字元線的頂部，而在所述埋入式字元線與所述第一介電層之間形成第一凹槽； 在所述埋入式字元線結構上形成第二介電層，其中所述第二介電層填入所述第一凹槽；以及 在所述第一開口中形成第三介電層，其中所述第三介電層位在所述第二介電層上，且所述第三介電層的介電常數大於所述第一介電層的介電常數與所述第二介電層的介電常數。
- 如請求項6所述的半導體結構的製造方法，其中所述第二介電層與所述第三介電層的形成方法包括： 在所述基底與所述所述埋入式字元線結構上形成第一介電材料層，其中所述第一介電材料層填入所述第一凹槽； 在所述第一介電材料層上形成第二介電材料層，其中所述第二介電材料層填入第一開口；以及 對所述第二介電材料層與所述第一介電材料層進行圖案化製程，而形成所述第三介電層與所述第二介電層。
- 如請求項7所述的半導體結構的製造方法，更包括： 在所述埋入式字元線結構的一側的所述基底上形成接觸窗，其中所述接觸窗具有突出部，且所述突出部位在所述基底中，且位在所述第二介電層上。
- 如請求項8所述的半導體結構的製造方法，其中 所述圖案化製程包括： 移除部分所述第二介電材料層與部分所述第一介電材料層，而形成所述第三介電層與第二開口，其中所述第二開口暴露出所述基底的頂面與所述第一介電材料層；以及 移除由所述第二開口所暴露出的部分所述第一介電材料層，而形成所述第二介電層與第二凹槽，其中所述第二凹槽暴露出所述基底的側壁，且 所述接觸窗的形成方法包括： 在所述第二開口與所述第二凹槽中形成所述接觸窗，其中所述突出部位在所述第二凹槽中。
- 如請求項9所述的半導體結構的製造方法，更包括： 在由所述第二開口與所述第二凹槽所暴露出的所述基底上形成金屬矽化物層，其中所述接觸窗形成在所述金屬矽化物層上。
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