JP2001085643A - 半導体装置及びその製造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 周辺回路領域のトランジスタにおけるソース
／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整
合化技術とを共に適用し、ロジック回路のトランジスタ
に金属シリサイドを備えた半導体メモリを高集積化及び
高性能化する。 【解決手段】 ＳＡＣ膜１０をメモリセル領域３のゲー
ト電極６間を埋め込まない程度の膜厚に形成した後、今
度はシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚に形成し、周辺回路領域４のゲート電極７のみの側面
にシリコン酸化膜１１からなるサイドウォール１３を形
成し、露出した基板面に金属シリサイド２１を形成す
る。そして、全面にＢＬＤ膜１５を形成し、ＳＡＣ及び
ＢＬＤ膜１０，１５を用いて自己整合的にコンタクト孔
１８，１９を形成する。
／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整
合化技術とを共に適用し、ロジック回路のトランジスタ
に金属シリサイドを備えた半導体メモリを高集積化及び
高性能化する。 【解決手段】 ＳＡＣ膜１０をメモリセル領域３のゲー
ト電極６間を埋め込まない程度の膜厚に形成した後、今
度はシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚に形成し、周辺回路領域４のゲート電極７のみの側面
にシリコン酸化膜１１からなるサイドウォール１３を形
成し、露出した基板面に金属シリサイド２１を形成す
る。そして、全面にＢＬＤ膜１５を形成し、ＳＡＣ及び
ＢＬＤ膜１０，１５を用いて自己整合的にコンタクト孔
１８，１９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化に適した
半導体装置及びその製造方法に関し、特にＤＲＡＭ、フ
ラッシュメモリ等の如く素子領域とその周辺回路領域を
備えた半導体メモリに適用して好適なものである。
半導体装置及びその製造方法に関し、特にＤＲＡＭ、フ
ラッシュメモリ等の如く素子領域とその周辺回路領域を
備えた半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】近年、半導体装置への要求は高集積化の
みならずより高い付加価値を求める傾向が強くなってき
ている。例えば、新分野の半導体メモリとして注目され
ているメモリセルとロジック回路（メモリセルの周辺回
路）とを備えたＤＲＡＭの混載チップでは、ロジック回
路を構成するトランジスタのソース／ドレインに抵抗値
の低減化を図る金属シリサイドを形成する技術が必要不
可欠とされている。ところがこの場合、この技術を適用
するにあたって、ＤＲＡＭのメモリセルを構成するトラ
ンジスタにはリフレッシュ特性の観点からソース／ドレ
インに金属シリサイドを用いることはできないという根
本的な問題がある。従って、トランジスタのソース／ド
レインに関してはメモリセル側とロジック回路側とを分
けて形成する必要がある。
みならずより高い付加価値を求める傾向が強くなってき
ている。例えば、新分野の半導体メモリとして注目され
ているメモリセルとロジック回路（メモリセルの周辺回
路）とを備えたＤＲＡＭの混載チップでは、ロジック回
路を構成するトランジスタのソース／ドレインに抵抗値
の低減化を図る金属シリサイドを形成する技術が必要不
可欠とされている。ところがこの場合、この技術を適用
するにあたって、ＤＲＡＭのメモリセルを構成するトラ
ンジスタにはリフレッシュ特性の観点からソース／ドレ
インに金属シリサイドを用いることはできないという根
本的な問題がある。従って、トランジスタのソース／ド
レインに関してはメモリセル側とロジック回路側とを分
けて形成する必要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
技術はメモリセルの高集積化の要請と相入れない側面を
持っている。即ち、高集積化が進むに伴い、コンタクト
孔の合わせ余裕が厳格なものとなるため、これを緩和す
るためにトランジスタを覆う保護膜、ここでは酸化膜に
比してエッチレートの低い窒化膜を形成し、ボーダレス
コンタクト技術（ＢＬＣ）や自己整合的にコンタクト孔
を形成するセルフアラインコンタクト技術（ＳＡＣ）が
用いられる。本例の場合、上記の如き自己整合化技術を
用いると具体的に以下に示すような問題が生じる。
技術はメモリセルの高集積化の要請と相入れない側面を
持っている。即ち、高集積化が進むに伴い、コンタクト
孔の合わせ余裕が厳格なものとなるため、これを緩和す
るためにトランジスタを覆う保護膜、ここでは酸化膜に
比してエッチレートの低い窒化膜を形成し、ボーダレス
コンタクト技術（ＢＬＣ）や自己整合的にコンタクト孔
を形成するセルフアラインコンタクト技術（ＳＡＣ）が
用いられる。本例の場合、上記の如き自己整合化技術を
用いると具体的に以下に示すような問題が生じる。
【０００４】高集積化によりメモリセルサイズが縮小化
すれば、当然に当該メモリセルの隣接するゲート電極の
離間距離も短くなる。この場合、図３１（ａ）に示すよ
うに、ゲート電極３０１間の距離の短縮化が進むと、ゲ
ート電極３０１の素子間隔３０２がＢＬＣ及びＳＡＣ用
の窒化膜３０６によって図示の如く埋め込まれてしま
い、金属シリサイドを形成するどころかその前提となる
ＢＬＣ及びＳＡＣが実行不能となる。
すれば、当然に当該メモリセルの隣接するゲート電極の
離間距離も短くなる。この場合、図３１（ａ）に示すよ
うに、ゲート電極３０１間の距離の短縮化が進むと、ゲ
ート電極３０１の素子間隔３０２がＢＬＣ及びＳＡＣ用
の窒化膜３０６によって図示の如く埋め込まれてしま
い、金属シリサイドを形成するどころかその前提となる
ＢＬＣ及びＳＡＣが実行不能となる。
【０００５】そこで、図３１（ｂ）に示すように、ゲー
ト電極３０１の形成後に膜厚３０ｎｍ程度の薄いＳＡＣ
用の窒化膜３０３及び所要膜厚の酸化膜を順次形成し、
全面異方性エッチングによりサイドウォール３０４を形
成するという技術が提案されている。しかしながらこの
場合、ロジック回路側のトランジスタのみに金属シリサ
イドを形成する必要性から、メモリセル側をマスクして
エッチングによりロジック回路側のトランジスタのソー
ス／ドレイン表面を露出させる必要がある。そして金属
シリサイド形成後、今度はＢＬＣ用の窒化膜３０５を形
成することになるが、このときゲート電極３０１間が狭
いために図示の如く窒化膜３０５がサイドウォール３０
４間を埋め込み、コンタクト孔形成の際に上方からみた
窒化膜３０５の実質的な膜厚が極めて厚いものとなって
メモリセル側のＳＡＣを行なうことができない。
ト電極３０１の形成後に膜厚３０ｎｍ程度の薄いＳＡＣ
用の窒化膜３０３及び所要膜厚の酸化膜を順次形成し、
全面異方性エッチングによりサイドウォール３０４を形
成するという技術が提案されている。しかしながらこの
場合、ロジック回路側のトランジスタのみに金属シリサ
イドを形成する必要性から、メモリセル側をマスクして
エッチングによりロジック回路側のトランジスタのソー
ス／ドレイン表面を露出させる必要がある。そして金属
シリサイド形成後、今度はＢＬＣ用の窒化膜３０５を形
成することになるが、このときゲート電極３０１間が狭
いために図示の如く窒化膜３０５がサイドウォール３０
４間を埋め込み、コンタクト孔形成の際に上方からみた
窒化膜３０５の実質的な膜厚が極めて厚いものとなって
メモリセル側のＳＡＣを行なうことができない。
【０００６】このように、ロジック回路のトランジスタ
における低抵抗化の要請と、メモリセル部及びロジック
回路部全体の高集積化の要請とは互いに相反する要素を
有しており、両者を共に満たすことは極めて困難である
という現況にある。
における低抵抗化の要請と、メモリセル部及びロジック
回路部全体の高集積化の要請とは互いに相反する要素を
有しており、両者を共に満たすことは極めて困難である
という現況にある。
【０００７】そこで本発明は、上記の課題に鑑み、例え
ば第１，第２の領域の関係について、第１の領域がメモ
リセル領域、第２の領域がその周辺回路領域である場合
に、当該周辺回路領域のトランジスタにおけるソース／
ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合
化技術とを共に適用し、ロジック回路のトランジスタに
金属シリサイドを備えた半導体メモリの更なる高集積化
及び高性能化（高速動作化）を可能とする半導体装置及
びその製造方法を提供することを目的とする。
ば第１，第２の領域の関係について、第１の領域がメモ
リセル領域、第２の領域がその周辺回路領域である場合
に、当該周辺回路領域のトランジスタにおけるソース／
ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合
化技術とを共に適用し、ロジック回路のトランジスタに
金属シリサイドを備えた半導体メモリの更なる高集積化
及び高性能化（高速動作化）を可能とする半導体装置及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、以下に示す発明の諸態様を有する。
決するために、以下に示す発明の諸態様を有する。
【０００９】第１の態様は、半導体装置の製造方法であ
って、半導体基板上の第１の領域に複数のゲート電極
を、第２の領域に少なくとも１つのゲート電極をそれぞ
れ形成した後、前記第１及び第２の領域のゲート電極の
両側に第１の不純物拡散層を形成する工程と、前記第１
及び第２の領域に第１の保護膜を形成する工程と、前記
第１及び第２の領域に絶縁膜を形成し、前記第２の領域
の前記絶縁膜を加工して前記第２の領域のゲート電極の
両側にサイドウォールを形成するとともに、前記サイド
ウォールの両側の前記半導体基板の表面を露出させる工
程と、前記サイドウォールの両側で露出した前記半導体
基板に前記第１の不純物拡散層と一部重なるように第２
の不純物拡散層を形成する工程と、前記第１及び第２の
領域に第２の保護膜を形成する工程と、前記第１の領域
には前記第１の不純物拡散層を露出させる第１の接続孔
を、前記第２の領域には前記第２の不純物拡散層を露出
させる第２の接続孔を前記第１及び第２の保護膜を用い
てそれぞれ形成する工程とを含むことを特徴とする。
って、半導体基板上の第１の領域に複数のゲート電極
を、第２の領域に少なくとも１つのゲート電極をそれぞ
れ形成した後、前記第１及び第２の領域のゲート電極の
両側に第１の不純物拡散層を形成する工程と、前記第１
及び第２の領域に第１の保護膜を形成する工程と、前記
第１及び第２の領域に絶縁膜を形成し、前記第２の領域
の前記絶縁膜を加工して前記第２の領域のゲート電極の
両側にサイドウォールを形成するとともに、前記サイド
ウォールの両側の前記半導体基板の表面を露出させる工
程と、前記サイドウォールの両側で露出した前記半導体
基板に前記第１の不純物拡散層と一部重なるように第２
の不純物拡散層を形成する工程と、前記第１及び第２の
領域に第２の保護膜を形成する工程と、前記第１の領域
には前記第１の不純物拡散層を露出させる第１の接続孔
を、前記第２の領域には前記第２の不純物拡散層を露出
させる第２の接続孔を前記第１及び第２の保護膜を用い
てそれぞれ形成する工程とを含むことを特徴とする。
【００１０】前記第１の態様において、前記第２の不純
物拡散層を形成した後、前記第２の不純物拡散層上に金
属シリサイド膜を形成する工程を含み、前記第２の接続
孔を形成する際に、前記第２の領域で前記金属シリサイ
ド膜を露出させることが好適である。
物拡散層を形成した後、前記第２の不純物拡散層上に金
属シリサイド膜を形成する工程を含み、前記第２の接続
孔を形成する際に、前記第２の領域で前記金属シリサイ
ド膜を露出させることが好適である。
【００１１】前記第１の態様において、前記第１及び第
２の保護膜は同じエッチング特性を有する材料からな
り、前記第１及び第２の接続孔を形成する工程を、前記
第１及び第２の保護膜の材料に対して選択性の低い条件
で前記各ゲート電極を埋め込む膜厚に形成された層間絶
縁膜及び前記第１の領域側の前記第２の保護膜が貫通す
るまで異方性エッチングした後、前記第１及び第２の保
護膜の材料に対して選択性の高い条件で前記絶縁膜を異
方性エッチングする工程を含むように行なうことが好適
である。
２の保護膜は同じエッチング特性を有する材料からな
り、前記第１及び第２の接続孔を形成する工程を、前記
第１及び第２の保護膜の材料に対して選択性の低い条件
で前記各ゲート電極を埋め込む膜厚に形成された層間絶
縁膜及び前記第１の領域側の前記第２の保護膜が貫通す
るまで異方性エッチングした後、前記第１及び第２の保
護膜の材料に対して選択性の高い条件で前記絶縁膜を異
方性エッチングする工程を含むように行なうことが好適
である。
【００１２】前記第１の態様において、前記第２の不純
物拡散層を形成する際のイオン注入用のマスクを、前記
サイドウォールを形成する際に兼用することが好適であ
る。
物拡散層を形成する際のイオン注入用のマスクを、前記
サイドウォールを形成する際に兼用することが好適であ
る。
【００１３】前記第１の態様において、前記層間絶縁膜
を形成した後、化学機械研磨法により前記層間絶縁膜の
表面を平坦化する工程を更に含み、前記化学機械研磨の
際に、前記第１の領域側における前記第２のゲート上の
前記第２の保護膜が除去されるまで前記層間絶縁膜を研
磨することが好適である。
を形成した後、化学機械研磨法により前記層間絶縁膜の
表面を平坦化する工程を更に含み、前記化学機械研磨の
際に、前記第１の領域側における前記第２のゲート上の
前記第２の保護膜が除去されるまで前記層間絶縁膜を研
磨することが好適である。
【００１４】前記第１の態様において、前記第２の保護
膜を形成した後、前記第２の領域を覆い前記第１の領域
を開口するマスクを形成し、前記マスクを用いて前記第
１の領域側の前記第２の保護膜を除去することが好適で
ある。
膜を形成した後、前記第２の領域を覆い前記第１の領域
を開口するマスクを形成し、前記マスクを用いて前記第
１の領域側の前記第２の保護膜を除去することが好適で
ある。
【００１５】第２の態様は、半導体装置の製造方法であ
って、半導体基板上の第１の領域に複数のゲート電極
を、第２の領域に少なくとも１つのゲート電極をそれぞ
れ形成した後、前記第１及び第２の領域のゲート電極の
両側に第１の不純物拡散層を形成する工程と、前記第１
及び第２の領域に第１の保護膜を形成する工程と、前記
第１及び第２の領域に絶縁膜を形成し、前記第２の領域
の前記絶縁膜を加工して前記第２の領域のゲート電極の
両側にサイドウォールを形成するとともに、前記サイド
ウォールの両側の前記半導体基板の表面を露出させる工
程と、前記サイドウォールの両側で露出した前記半導体
基板に前記第１の不純物拡散層と一部重なるように第２
の不純物拡散層を形成した後、前記第１の領域の前記絶
縁膜及び前記第２の領域の前記サイドウォールを除去す
る工程と、前記第１及び第２の領域に第２の保護膜を形
成する工程と、前記第１の領域には前記第１の不純物拡
散層を露出させる第１の接続孔を、前記第２の領域には
前記第２の不純物拡散層を露出させる第２の接続孔を前
記第１及び第２の保護膜を用いてそれぞれ形成する工程
とを含むことを特徴とする。
って、半導体基板上の第１の領域に複数のゲート電極
を、第２の領域に少なくとも１つのゲート電極をそれぞ
れ形成した後、前記第１及び第２の領域のゲート電極の
両側に第１の不純物拡散層を形成する工程と、前記第１
及び第２の領域に第１の保護膜を形成する工程と、前記
第１及び第２の領域に絶縁膜を形成し、前記第２の領域
の前記絶縁膜を加工して前記第２の領域のゲート電極の
両側にサイドウォールを形成するとともに、前記サイド
ウォールの両側の前記半導体基板の表面を露出させる工
程と、前記サイドウォールの両側で露出した前記半導体
基板に前記第１の不純物拡散層と一部重なるように第２
の不純物拡散層を形成した後、前記第１の領域の前記絶
縁膜及び前記第２の領域の前記サイドウォールを除去す
る工程と、前記第１及び第２の領域に第２の保護膜を形
成する工程と、前記第１の領域には前記第１の不純物拡
散層を露出させる第１の接続孔を、前記第２の領域には
前記第２の不純物拡散層を露出させる第２の接続孔を前
記第１及び第２の保護膜を用いてそれぞれ形成する工程
とを含むことを特徴とする。
【００１６】前記第２の態様において、前記第２の不純
物拡散層を形成した後、前記第２の不純物拡散層上に金
属シリサイド膜を形成する工程を含み、前記第２の接続
孔を形成する際に、前記第２の領域で前記金属シリサイ
ド膜を露出させることが好適である。
物拡散層を形成した後、前記第２の不純物拡散層上に金
属シリサイド膜を形成する工程を含み、前記第２の接続
孔を形成する際に、前記第２の領域で前記金属シリサイ
ド膜を露出させることが好適である。
【００１７】前記第２の態様において、前記第２の不純
物拡散層を形成する際のイオン注入用のマスクを、前記
サイドウォールを形成する際に兼用することが好適であ
る。
物拡散層を形成する際のイオン注入用のマスクを、前記
サイドウォールを形成する際に兼用することが好適であ
る。
【００１８】第３の態様は、複数のゲート電極及びソー
ス／ドレインをそれぞれ有する各素子が形成された第１
及び第２の領域を備えた半導体装置であって、前記第１
の領域のゲート電極間を埋め込まない程度の膜厚に第１
の保護膜が形成されるとともに、前記第１の保護膜上に
前記第１の領域のゲート電極間を埋め込むように絶縁膜
が形成されており、前記第２の領域のゲート電極のみに
サイドウォールが形成されるとともに、前記第２の領域
のソース／ドレイン上に金属シリサイド膜が形成され、
前記サイドウォールを含む前記第２の領域のゲート電極
を覆うように第２の保護膜が形成されており、前記第１
及び第２の保護膜の一部が側面から露出する第１及び第
２の接続孔がそれぞれ自己整合的に形成されており、前
記第１及び第２の接続孔を介して前記第１の領域のソー
ス／ドレイン及び前記金属シリサイド膜と電気的に接続
されるように各配線が形成されていることを特徴とす
る。
ス／ドレインをそれぞれ有する各素子が形成された第１
及び第２の領域を備えた半導体装置であって、前記第１
の領域のゲート電極間を埋め込まない程度の膜厚に第１
の保護膜が形成されるとともに、前記第１の保護膜上に
前記第１の領域のゲート電極間を埋め込むように絶縁膜
が形成されており、前記第２の領域のゲート電極のみに
サイドウォールが形成されるとともに、前記第２の領域
のソース／ドレイン上に金属シリサイド膜が形成され、
前記サイドウォールを含む前記第２の領域のゲート電極
を覆うように第２の保護膜が形成されており、前記第１
及び第２の保護膜の一部が側面から露出する第１及び第
２の接続孔がそれぞれ自己整合的に形成されており、前
記第１及び第２の接続孔を介して前記第１の領域のソー
ス／ドレイン及び前記金属シリサイド膜と電気的に接続
されるように各配線が形成されていることを特徴とす
る。
【００１９】第４の態様は、複数のゲート電極及びソー
ス／ドレインをそれぞれ有する各素子が形成された第１
及び第２の領域を備えた半導体装置であって、前記第１
及び第２の領域に、合計した膜厚が前記第１の領域の前
記ゲート電極間を埋め込まない程度の膜厚に第１及び第
２の保護膜が形成され、前記第１の領域では、全面を覆
うように前記第１及び第２の保護膜が形成されており、
前記第２の領域では、前記ゲート電極の側面及びその近
傍のみに前記第１の保護膜が形成されるとともに、前記
第２の領域のソース／ドレイン上に金属シリサイド膜が
形成され、全面を覆うように第２の保護膜が形成されて
おり、前記第１及び第２の保護膜の一部が側面から露出
する第１及び第２の接続孔がそれぞれ形成されており、
前記第１及び第２の接続孔を介して前記第１の領域のソ
ース／ドレイン及び前記金属シリサイド膜と電気的に接
続されるように各配線が形成されていることを特徴とす
る。
ス／ドレインをそれぞれ有する各素子が形成された第１
及び第２の領域を備えた半導体装置であって、前記第１
及び第２の領域に、合計した膜厚が前記第１の領域の前
記ゲート電極間を埋め込まない程度の膜厚に第１及び第
２の保護膜が形成され、前記第１の領域では、全面を覆
うように前記第１及び第２の保護膜が形成されており、
前記第２の領域では、前記ゲート電極の側面及びその近
傍のみに前記第１の保護膜が形成されるとともに、前記
第２の領域のソース／ドレイン上に金属シリサイド膜が
形成され、全面を覆うように第２の保護膜が形成されて
おり、前記第１及び第２の保護膜の一部が側面から露出
する第１及び第２の接続孔がそれぞれ形成されており、
前記第１及び第２の接続孔を介して前記第１の領域のソ
ース／ドレイン及び前記金属シリサイド膜と電気的に接
続されるように各配線が形成されていることを特徴とす
る。
【００２０】
【作用】本発明の半導体装置の製造方法（前記第１の態
様）においては、全面にＳＡＣ用の第１の保護膜を形成
し、第２の領域（例えば周辺回路領域）のゲート電極の
みにサイドウォールを形成し、第２の不純物拡散層上に
金属シリサイドを形成した後、ＢＬＣ用の第２の保護膜
を形成する。このとき、第１の領域（例えばメモリセル
領域）では、ゲート電極の素子間隔が極めて狭い場合で
も、当該素子間隔を薄い第１の保護膜を介して絶縁膜が
埋め込んでいる。即ち、第１の領域のゲート電極にはＳ
ＡＣ用の第１の保護膜が、第２の領域のゲート電極（及
びサイドウォール）にはＢＬＣ用の第２の保護膜がそれ
ぞれ有効に形成されている。従って、これら保護膜を利
用して、第１の領域ではゲート電極間で第１の不純物拡
散層の一部が露出するように、第２の領域では金属シリ
サイドの一部が露出するように、所望の第１及び第２の
接続孔を形成することが可能となる。
様）においては、全面にＳＡＣ用の第１の保護膜を形成
し、第２の領域（例えば周辺回路領域）のゲート電極の
みにサイドウォールを形成し、第２の不純物拡散層上に
金属シリサイドを形成した後、ＢＬＣ用の第２の保護膜
を形成する。このとき、第１の領域（例えばメモリセル
領域）では、ゲート電極の素子間隔が極めて狭い場合で
も、当該素子間隔を薄い第１の保護膜を介して絶縁膜が
埋め込んでいる。即ち、第１の領域のゲート電極にはＳ
ＡＣ用の第１の保護膜が、第２の領域のゲート電極（及
びサイドウォール）にはＢＬＣ用の第２の保護膜がそれ
ぞれ有効に形成されている。従って、これら保護膜を利
用して、第１の領域ではゲート電極間で第１の不純物拡
散層の一部が露出するように、第２の領域では金属シリ
サイドの一部が露出するように、所望の第１及び第２の
接続孔を形成することが可能となる。
【００２１】本発明の半導体装置の製造方法（前記第２
の態様）においては、第２の領域（例えば、周辺回路領
域）のトランジスタに対しては十分な膜厚でサイドウォ
ールを形成できるため、安定した特性のトランジスタを
形成することができる。更に、第２の保護膜の形成前
に、第１の領域に存する絶縁膜及び第２の領域に存する
サイドウォールを除去することにより、第１及び第２の
領域のゲート電極側壁には第１及び第２の保護膜が形成
されるため、ＳＡＣ用の第１の保護膜に加えて、ＢＬＣ
用の第２の保護膜をＳＡＣ用の保護膜として利用でき
る。これにより、第１及び第２の領域に形成した接続孔
の絶縁耐圧を更に向上させることができる。
の態様）においては、第２の領域（例えば、周辺回路領
域）のトランジスタに対しては十分な膜厚でサイドウォ
ールを形成できるため、安定した特性のトランジスタを
形成することができる。更に、第２の保護膜の形成前
に、第１の領域に存する絶縁膜及び第２の領域に存する
サイドウォールを除去することにより、第１及び第２の
領域のゲート電極側壁には第１及び第２の保護膜が形成
されるため、ＳＡＣ用の第１の保護膜に加えて、ＢＬＣ
用の第２の保護膜をＳＡＣ用の保護膜として利用でき
る。これにより、第１及び第２の領域に形成した接続孔
の絶縁耐圧を更に向上させることができる。
【００２２】
【発明の実施の形態】以下、本発明を適用した具体的な
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【００２３】（第１の実施形態）ここでは、本発明の原
理的な説明として、第１及び第２の領域を備え、各領域
に相異なる種類の半導体素子を備えた半導体装置の製造
方法について述べる。なおここでは便宜上、半導体装置
の構成を製造方法と共に説明する。
理的な説明として、第１及び第２の領域を備え、各領域
に相異なる種類の半導体素子を備えた半導体装置の製造
方法について述べる。なおここでは便宜上、半導体装置
の構成を製造方法と共に説明する。
【００２４】図１及び図２は、第１の実施形態の半導体
装置の製造方法を示す概略断面図である。先ず、図１
（ａ）に示すように、例えばｐ型の半導体基板１の素子
分離領域を異方性エッチングして溝を形成し、当該溝内
にシリコン酸化膜を埋め込むことにより素子分離構造２
を形成し、素子分離構造２により画定された第１及び第
２の領域３，４にゲート絶縁膜５を形成した後、ゲート
絶縁膜５上にそれぞれゲート電極６，７及びその上にＳ
ＡＣ用の厚いシリコン窒化膜３１をパターン形成する。
装置の製造方法を示す概略断面図である。先ず、図１
（ａ）に示すように、例えばｐ型の半導体基板１の素子
分離領域を異方性エッチングして溝を形成し、当該溝内
にシリコン酸化膜を埋め込むことにより素子分離構造２
を形成し、素子分離構造２により画定された第１及び第
２の領域３，４にゲート絶縁膜５を形成した後、ゲート
絶縁膜５上にそれぞれゲート電極６，７及びその上にＳ
ＡＣ用の厚いシリコン窒化膜３１をパターン形成する。
【００２５】次に、ゲート電極６，７をマスクとして半
導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１
の不純物拡散層）をそれぞれ形成する。第１の領域３に
ついては、ゲート電極６とソース／ドレインとして機能
するＬＤＤ拡散層８とを備えてトランジスタが構成され
る。
導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１
の不純物拡散層）をそれぞれ形成する。第１の領域３に
ついては、ゲート電極６とソース／ドレインとして機能
するＬＤＤ拡散層８とを備えてトランジスタが構成され
る。
【００２６】続いて、図１（ｂ）に示すように、全面に
ＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒化
膜１０を第１の領域３のゲート電極６間を埋め込まない
程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
ＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒化
膜１０を第１の領域３のゲート電極６間を埋め込まない
程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
【００２７】次に、続くサイドウォールを形成するため
のシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚
は、第１の領域３における隣接するゲート電極６間の距
離が１５０ｎｍ以下であれば、当該ゲート電極６間は図
示の如くシリコン酸化膜１１で埋め込まれる程度の値で
ある。
のシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚
は、第１の領域３における隣接するゲート電極６間の距
離が１５０ｎｍ以下であれば、当該ゲート電極６間は図
示の如くシリコン酸化膜１１で埋め込まれる程度の値で
ある。
【００２８】続いて、図１（ｃ）に示すように、第１の
領域３のみを覆うレジストマスク１２を形成し、第２の
領域４のＬＤＤ拡散層９が露出するまで、シリコン酸化
膜１１及びシリコン窒化膜１０について全面異方性エッ
チングする。このとき、ＬＤＤ拡散層９が露出するとと
もに、ゲート電極７の側面にシリコン酸化膜１１からな
るサイドウォール１３が形成される。
領域３のみを覆うレジストマスク１２を形成し、第２の
領域４のＬＤＤ拡散層９が露出するまで、シリコン酸化
膜１１及びシリコン窒化膜１０について全面異方性エッ
チングする。このとき、ＬＤＤ拡散層９が露出するとと
もに、ゲート電極７の側面にシリコン酸化膜１１からな
るサイドウォール１３が形成される。
【００２９】次に、ゲート電極７及びサイドウォール１
３をマスクとして、ＬＤＤ拡散層９と一部重なるように
イオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン
１４（第１及び第２の不純物拡散層）を形成する。第２
の領域４については、ゲート電極７とＬＤＤ構造のソー
ス／ドレイン１４とを備えてトランジスタＴｒ２が構成
される。このとき、当該イオン注入時のマスクをサイド
ウォール１３の形成時に兼用することが好適である。こ
のように、イオン注入用のマスクとサイドウォール１３
の形成用のマスクとを兼ねることにより、マスク数及び
工程数を削減して効率の良い半導体製造が可能となる。
３をマスクとして、ＬＤＤ拡散層９と一部重なるように
イオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン
１４（第１及び第２の不純物拡散層）を形成する。第２
の領域４については、ゲート電極７とＬＤＤ構造のソー
ス／ドレイン１４とを備えてトランジスタＴｒ２が構成
される。このとき、当該イオン注入時のマスクをサイド
ウォール１３の形成時に兼用することが好適である。こ
のように、イオン注入用のマスクとサイドウォール１３
の形成用のマスクとを兼ねることにより、マスク数及び
工程数を削減して効率の良い半導体製造が可能となる。
【００３０】続いて、図２（ａ）に示すように、レジス
トマスク１２を灰化処理等により除去した後、ソース／
ドレイン１４の表面に金属シリサイド２１として、Ｃｏ
Ｓｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ
程度に選択的に成長させる。
トマスク１２を灰化処理等により除去した後、ソース／
ドレイン１４の表面に金属シリサイド２１として、Ｃｏ
Ｓｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ
程度に選択的に成長させる。
【００３１】次に、ＣＶＤ法により全面にＢＬＣ用の保
護膜（第２の保護膜）としてシリコン窒化膜１５を第２
の領域４のゲート電極７間をサイドウォール１３の膜厚
との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ
程度に堆積形成する。次に、ＣＶＤ法によりシリコン酸
化膜を膜厚６００ｎｍ程度に堆積してゲート電極６，７
間を埋め込む層間絶縁膜１６を形成し、化学機械研磨法
（ＣＭＰ法）により層間絶縁膜１６の表面を４００ｎｍ
程度研磨して平坦化する。
護膜（第２の保護膜）としてシリコン窒化膜１５を第２
の領域４のゲート電極７間をサイドウォール１３の膜厚
との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ
程度に堆積形成する。次に、ＣＶＤ法によりシリコン酸
化膜を膜厚６００ｎｍ程度に堆積してゲート電極６，７
間を埋め込む層間絶縁膜１６を形成し、化学機械研磨法
（ＣＭＰ法）により層間絶縁膜１６の表面を４００ｎｍ
程度研磨して平坦化する。
【００３２】次に、層間絶縁膜１６の全面にフォトレジ
スト１７を塗布し、フォトリソグラフィーによりフォト
レジスト１７に開孔１７ａを形成する。次に、フォトレ
ジスト１７をマスクとして、層間絶縁膜１６及び第１の
領域３側のシリコン窒化膜１５を異方性エッチング（第
１のエッチング）する。この第１のエッチングでは、窒
化膜と酸化膜との選択比の低いエッチングガスを用いて
シリコン窒化膜１５が十分にエッチングされる程度に行
なうため、図２（ａ）の如く第１の領域３側と第２の領
域４側とでほぼ同一のエッチングレートでエッチングが
進むことになる。
スト１７を塗布し、フォトリソグラフィーによりフォト
レジスト１７に開孔１７ａを形成する。次に、フォトレ
ジスト１７をマスクとして、層間絶縁膜１６及び第１の
領域３側のシリコン窒化膜１５を異方性エッチング（第
１のエッチング）する。この第１のエッチングでは、窒
化膜と酸化膜との選択比の低いエッチングガスを用いて
シリコン窒化膜１５が十分にエッチングされる程度に行
なうため、図２（ａ）の如く第１の領域３側と第２の領
域４側とでほぼ同一のエッチングレートでエッチングが
進むことになる。
【００３３】続いて、図２（ｂ）に示すように、今度は
窒化膜と酸化膜との選択比の高いエッチングガスを用い
て層間絶縁膜１６、シリコン窒化膜１０，１５及びゲー
ト絶縁膜５のエッチング（第２のエッチング）を行な
う。このとき、第１の領域３のゲート電極６間の間隔が
狭くとも、又は第２の領域４のゲート電極７のコンタク
ト領域が小さくとも、シリコン窒化膜１０，１５，３１
によりゲート電極６，７がエッチングから保護されて第
１の領域３にはソース／ドレインとして機能するＬＤＤ
拡散層８の表面、第２の領域４には金属シリサイド２１
の表面をそれぞれ露出させるコンタクト孔１８，１９が
形成される。
窒化膜と酸化膜との選択比の高いエッチングガスを用い
て層間絶縁膜１６、シリコン窒化膜１０，１５及びゲー
ト絶縁膜５のエッチング（第２のエッチング）を行な
う。このとき、第１の領域３のゲート電極６間の間隔が
狭くとも、又は第２の領域４のゲート電極７のコンタク
ト領域が小さくとも、シリコン窒化膜１０，１５，３１
によりゲート電極６，７がエッチングから保護されて第
１の領域３にはソース／ドレインとして機能するＬＤＤ
拡散層８の表面、第２の領域４には金属シリサイド２１
の表面をそれぞれ露出させるコンタクト孔１８，１９が
形成される。
【００３４】即ち、コンタクト孔１８を形成する際に、
図中で上方から見ればゲート電極６を覆うシリコン窒化
膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１
０の膜厚に比して実質的に厚いため、ゲート電極６を覆
うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡
散層８を覆うシリコン窒化膜１０がエッチング除去され
ることになる。他方、コンタクト孔１９の場合も同様
に、図中で上方から見ればゲート電極７を覆うシリコン
窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン
窒化膜１５の膜厚に比して実質的に厚いため、ゲート電
極７を覆うシリコン窒化膜１５がエッチングされる前に
金属シリサイド２１を覆うシリコン窒化膜１５がエッチ
ング除去される。
図中で上方から見ればゲート電極６を覆うシリコン窒化
膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１
０の膜厚に比して実質的に厚いため、ゲート電極６を覆
うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡
散層８を覆うシリコン窒化膜１０がエッチング除去され
ることになる。他方、コンタクト孔１９の場合も同様
に、図中で上方から見ればゲート電極７を覆うシリコン
窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン
窒化膜１５の膜厚に比して実質的に厚いため、ゲート電
極７を覆うシリコン窒化膜１５がエッチングされる前に
金属シリサイド２１を覆うシリコン窒化膜１５がエッチ
ング除去される。
【００３５】しかる後、コンタクト孔１８，１９を埋め
込み層間絶縁膜１６上で延在する配線層、全面を覆う保
護層等を形成し、半導体装置を完成させる。
込み層間絶縁膜１６上で延在する配線層、全面を覆う保
護層等を形成し、半導体装置を完成させる。
【００３６】このように、第１の実施形態の半導体装置
の製造方法によれば、第２の領域４のトランジスタにお
けるソース／ドレインのシリサイド化と、ＢＬＣやＳＡ
Ｃの自己整合化技術とを共に適用し、第２の領域４のト
ランジスタに金属シリサイド２１を備えた半導体装置の
更なる高集積化及び高性能化（高速動作化）が可能とな
る。この技術は特に、第１の領域３をメモリセル領域、
第２の領域４をその周辺回路領域（ロジック回路領域）
とした半導体メモリに適用して好適である。
の製造方法によれば、第２の領域４のトランジスタにお
けるソース／ドレインのシリサイド化と、ＢＬＣやＳＡ
Ｃの自己整合化技術とを共に適用し、第２の領域４のト
ランジスタに金属シリサイド２１を備えた半導体装置の
更なる高集積化及び高性能化（高速動作化）が可能とな
る。この技術は特に、第１の領域３をメモリセル領域、
第２の領域４をその周辺回路領域（ロジック回路領域）
とした半導体メモリに適用して好適である。
【００３７】−変形例− 以下、第１の実施形態のいくつかの変形例について説明
する。なお、これら変形例において第１の実施形態の半
導体装置に相当する構成部材等については同符号を記し
て説明を省略する。
する。なお、これら変形例において第１の実施形態の半
導体装置に相当する構成部材等については同符号を記し
て説明を省略する。
【００３８】（変形例１）この変形例１では、第２の領
域４にｎ型及びｐ型の各トランジスタを形成するに際し
て、サイドウォール１３の形成とソース／ドレイン１４
の形成を連続した工程として行なう。
域４にｎ型及びｐ型の各トランジスタを形成するに際し
て、サイドウォール１３の形成とソース／ドレイン１４
の形成を連続した工程として行なう。
【００３９】具体的には、図１（ａ），（ｂ）の各工程
を経た後、図３（ａ）に示すように、第２の領域４のｎ
型トランジスタとなるゲート電極７のみを開口するレジ
ストマスク２２を形成し、図１（ｃ）と同様の手順でサ
イドウォール１３を形成した後、ｎ型不純物のイオン注
入を行いｎ型ソース／ドレイン１４を形成する。
を経た後、図３（ａ）に示すように、第２の領域４のｎ
型トランジスタとなるゲート電極７のみを開口するレジ
ストマスク２２を形成し、図１（ｃ）と同様の手順でサ
イドウォール１３を形成した後、ｎ型不純物のイオン注
入を行いｎ型ソース／ドレイン１４を形成する。
【００４０】続いて、図３（ｂ）に示すように、レジス
トマスク２２を灰化処理等により除去した後、今度は第
２の領域４のｐ型トランジスタとなるゲート電極７のみ
を開口するレジストマスク２３を形成し、同様にサイド
ウォール１３を形成した後、ｐ型不純物のイオン注入を
行いｐ型ソース／ドレイン１４を形成する。なお、ｎ
型，ｐ型トランジスタに対する工程（サイドウォール形
成、イオン注入）についてはｎ型，ｐ型とで順序を逆に
してもよい。
トマスク２２を灰化処理等により除去した後、今度は第
２の領域４のｐ型トランジスタとなるゲート電極７のみ
を開口するレジストマスク２３を形成し、同様にサイド
ウォール１３を形成した後、ｐ型不純物のイオン注入を
行いｐ型ソース／ドレイン１４を形成する。なお、ｎ
型，ｐ型トランジスタに対する工程（サイドウォール形
成、イオン注入）についてはｎ型，ｐ型とで順序を逆に
してもよい。
【００４１】続いて、レジストマスク２３を灰化処理等
により除去した後、図３（ｃ）に示すように、図２
（ａ）と同様、各ソース／ドレイン１４の表面に金属シ
リサイド２１としてＣｏＳｉを周知のサリサイド・プロ
セスにより膜厚１０ｎｍ程度に選択的に成長させる。
により除去した後、図３（ｃ）に示すように、図２
（ａ）と同様、各ソース／ドレイン１４の表面に金属シ
リサイド２１としてＣｏＳｉを周知のサリサイド・プロ
セスにより膜厚１０ｎｍ程度に選択的に成長させる。
【００４２】しかる後、図２（ａ）の残る工程及び図２
（ｂ）の各工程を経てコンタクト孔１８，１９を形成す
る。
（ｂ）の各工程を経てコンタクト孔１８，１９を形成す
る。
【００４３】変形例１によれば、第１の実施形態で説明
した諸効果に加え、各導電型のトランジスタについて、
サイドウォール１３の形成用のマスクとイオン注入用の
マスクとを兼ねる（レジストマスク２２，２３）ことに
より、マスク数及び工程数を削減して効率の良い半導体
製造が可能となる。
した諸効果に加え、各導電型のトランジスタについて、
サイドウォール１３の形成用のマスクとイオン注入用の
マスクとを兼ねる（レジストマスク２２，２３）ことに
より、マスク数及び工程数を削減して効率の良い半導体
製造が可能となる。
【００４４】（変形例２）この変形例２では、２段階に
分けたコンタクト孔１８，１９の形成工程を１段階で行
なえるようにするものである。
分けたコンタクト孔１８，１９の形成工程を１段階で行
なえるようにするものである。
【００４５】具体的には、図１（ａ）〜（ｃ）の各工程
を経た後、図４（ａ）に示すように、全面にＢＬＣ用の
保護膜（第２の保護膜）としてシリコン窒化膜１５を膜
厚３０ｎｍ程度に形成し、ゲート電極６，７を埋め込む
層間絶縁膜１６を膜厚４００ｎｍ程度に形成する。
を経た後、図４（ａ）に示すように、全面にＢＬＣ用の
保護膜（第２の保護膜）としてシリコン窒化膜１５を膜
厚３０ｎｍ程度に形成し、ゲート電極６，７を埋め込む
層間絶縁膜１６を膜厚４００ｎｍ程度に形成する。
【００４６】続いて、図４（ｂ）に示すように、第２の
領域４のゲート電極７の上面をストッパーとして、当該
上面のシリコン窒化膜１０の表面が現れる程度まで層間
絶縁膜１６をＣＭＰ法により研磨する。このとき、当該
研磨により第１の領域３側のゲート電極６の上方に堆積
したシリコン窒化膜１０が除去される。
領域４のゲート電極７の上面をストッパーとして、当該
上面のシリコン窒化膜１０の表面が現れる程度まで層間
絶縁膜１６をＣＭＰ法により研磨する。このとき、当該
研磨により第１の領域３側のゲート電極６の上方に堆積
したシリコン窒化膜１０が除去される。
【００４７】続いて、図４（ｃ）に示すように、層間絶
縁膜１６の全面にフォトレジスト１７を塗布してフォト
リソグラフィーによりフォトレジスト１７に開孔１７ａ
を形成した後、フォトレジスト１７をマスクとして、窒
化膜と酸化膜との選択比の高いエッチングガスを用いて
層間絶縁膜１６、その下層のシリコン窒化膜１０，１５
及びゲート絶縁膜５を異方性エッチングし、第１の領域
３にはソース／ドレインとして機能するＬＤＤ拡散層８
の表面、第２の領域４には金属シリサイド２１の表面を
それぞれ露出させるコンタクト孔１８，１９が形成され
る。
縁膜１６の全面にフォトレジスト１７を塗布してフォト
リソグラフィーによりフォトレジスト１７に開孔１７ａ
を形成した後、フォトレジスト１７をマスクとして、窒
化膜と酸化膜との選択比の高いエッチングガスを用いて
層間絶縁膜１６、その下層のシリコン窒化膜１０，１５
及びゲート絶縁膜５を異方性エッチングし、第１の領域
３にはソース／ドレインとして機能するＬＤＤ拡散層８
の表面、第２の領域４には金属シリサイド２１の表面を
それぞれ露出させるコンタクト孔１８，１９が形成され
る。
【００４８】変形例２によれば、第１の実施形態で説明
した諸効果に加え、コンタクト孔１８，１９を形成する
際に第１の領域３側のシリコン窒化膜１５が除去されて
いるために１回の異方性エッチングによりコンタクト孔
１８，１９を同時形成することが可能となり、工程の短
縮化、簡略化が可能となる。
した諸効果に加え、コンタクト孔１８，１９を形成する
際に第１の領域３側のシリコン窒化膜１５が除去されて
いるために１回の異方性エッチングによりコンタクト孔
１８，１９を同時形成することが可能となり、工程の短
縮化、簡略化が可能となる。
【００４９】（変形例３）この変形例３では、変形例２
と同様に、２段階に分けたコンタクト孔１８，１９の形
成工程を１段階で行なえるようにするものである。
と同様に、２段階に分けたコンタクト孔１８，１９の形
成工程を１段階で行なえるようにするものである。
【００５０】具体的には、図１（ａ）〜（ｃ）の各工程
を経た後、図５（ａ）に示すように、全面にＢＬＣ用の
保護膜（第２の保護膜）としてシリコン窒化膜１５を膜
厚３０ｎｍ程度に堆積形成する。
を経た後、図５（ａ）に示すように、全面にＢＬＣ用の
保護膜（第２の保護膜）としてシリコン窒化膜１５を膜
厚３０ｎｍ程度に堆積形成する。
【００５１】続いて、図５（ｂ）に示すように、第２の
領域４側を覆うレジストマスク２４を形成し、フッ酸等
の所定のウェットエッチャントを用いて等方性エッチン
グし、第１の領域３側を覆うシリコン窒化膜１５を除去
する。
領域４側を覆うレジストマスク２４を形成し、フッ酸等
の所定のウェットエッチャントを用いて等方性エッチン
グし、第１の領域３側を覆うシリコン窒化膜１５を除去
する。
【００５２】続いて、図５（ｃ）に示すように、ゲート
電極６，７を埋め込む層間絶縁膜１６を形成した後、フ
ォトレジスト１７をマスクとして、窒化膜と酸化膜との
選択比の高いエッチングガスを用いて層間絶縁膜１６、
その下層のシリコン窒化膜１０，１５及びゲート絶縁膜
５を異方性エッチングし、第１の領域３にはソース／ド
レインとして機能するＬＤＤ拡散層８の表面、第２の領
域４には金属シリサイド２１の表面をそれぞれ露出させ
るコンタクト孔１８，１９が形成される。
電極６，７を埋め込む層間絶縁膜１６を形成した後、フ
ォトレジスト１７をマスクとして、窒化膜と酸化膜との
選択比の高いエッチングガスを用いて層間絶縁膜１６、
その下層のシリコン窒化膜１０，１５及びゲート絶縁膜
５を異方性エッチングし、第１の領域３にはソース／ド
レインとして機能するＬＤＤ拡散層８の表面、第２の領
域４には金属シリサイド２１の表面をそれぞれ露出させ
るコンタクト孔１８，１９が形成される。
【００５３】変形例３によれば、第１の実施形態で説明
した諸効果に加え、コンタクト孔１８，１９を形成する
際に第１の領域３側のシリコン窒化膜１５が除去されて
いるために１回の異方性エッチングによりコンタクト孔
１８，１９を同時形成することが可能となり、工程の短
縮化、簡略化が可能となる。
した諸効果に加え、コンタクト孔１８，１９を形成する
際に第１の領域３側のシリコン窒化膜１５が除去されて
いるために１回の異方性エッチングによりコンタクト孔
１８，１９を同時形成することが可能となり、工程の短
縮化、簡略化が可能となる。
【００５４】（第２の実施形態）第２の実施形態では、
第１の実施形態を周辺回路（ロジック回路）領域を備え
たＤＲＡＭに適用した一例について説明する。本実施形
態では、便宜上、ＤＲＡＭの構造をその製造方法と共に
説明する。
第１の実施形態を周辺回路（ロジック回路）領域を備え
たＤＲＡＭに適用した一例について説明する。本実施形
態では、便宜上、ＤＲＡＭの構造をその製造方法と共に
説明する。
【００５５】図６は第２の実施形態によるＤＲＡＭを示
す概略平面図であり、図７〜図１３は、第２の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図
（図６の線分Ｉ−Ｉ’に沿った断面図に対応する。）で
ある。
す概略平面図であり、図７〜図１３は、第２の実施形態
によるＤＲＡＭの製造方法を工程順に示す概略断面図
（図６の線分Ｉ−Ｉ’に沿った断面図に対応する。）で
ある。
【００５６】先ず、図７（ａ）に示すように、ｐ型シリ
コン半導体基板１０１の表面に素子活性領域を画定する
ために、半導体基板１０１上に初期酸化膜１０２を約８
５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次にＣ
ＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程度
に堆積形成する。そして、素子分離領域となる部位を開
口するレジストマスク（不図示）を形成し、シリコン窒
化膜１０３及び初期酸化膜１０２、続いて半導体基板１
０１を３００ｎｍ程度異方性エッチングして素子分離領
域となる部位に溝１０４を形成する。
コン半導体基板１０１の表面に素子活性領域を画定する
ために、半導体基板１０１上に初期酸化膜１０２を約８
５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次にＣ
ＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程度
に堆積形成する。そして、素子分離領域となる部位を開
口するレジストマスク（不図示）を形成し、シリコン窒
化膜１０３及び初期酸化膜１０２、続いて半導体基板１
０１を３００ｎｍ程度異方性エッチングして素子分離領
域となる部位に溝１０４を形成する。
【００５７】続いて、図７（ｂ）に示すように、ＣＶＤ
法により溝１０４を埋め込むようにシリコン酸化膜を６
００ｎｍ程度堆積し、シリコン窒化膜１０３をストッパ
ーとしてこのシリコン酸化膜をＣＭＰ法により１５０ｎ
ｍ程度研磨した後、シリコン窒化膜１０３を除去する。
そして、半導体基板１０１の表面に約８５０℃の熱酸化
にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成するこ
とにより、溝１０４をシリコン酸化膜にて埋め込むトレ
ンチ型の素子分離構造１０６が形成される。このとき、
素子分離構造１０６により素子活性領域が画定され、第
１の領域であるメモリセル領域１０７と、第２の領域で
ある周辺回路領域（ロジック回路領域）１０８が形成さ
れる。
法により溝１０４を埋め込むようにシリコン酸化膜を６
００ｎｍ程度堆積し、シリコン窒化膜１０３をストッパ
ーとしてこのシリコン酸化膜をＣＭＰ法により１５０ｎ
ｍ程度研磨した後、シリコン窒化膜１０３を除去する。
そして、半導体基板１０１の表面に約８５０℃の熱酸化
にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成するこ
とにより、溝１０４をシリコン酸化膜にて埋め込むトレ
ンチ型の素子分離構造１０６が形成される。このとき、
素子分離構造１０６により素子活性領域が画定され、第
１の領域であるメモリセル領域１０７と、第２の領域で
ある周辺回路領域（ロジック回路領域）１０８が形成さ
れる。
【００５８】続いて、図７（ｃ）に示すように、メモリ
セル領域１０７及び周辺回路領域１０８に犠牲酸化膜１
０５を介してｐ型不純物（Ｂ：ホウ素）を２００Ｋｅ
Ｖ，１×１０13／ｃｍ2 、ｎ型不純物（Ｐ：リン）を
８００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，
ドーズ量でそれぞれイオン注入し、ｐウェル領域１１１
及びｎウェル領域１１２を形成する。
セル領域１０７及び周辺回路領域１０８に犠牲酸化膜１
０５を介してｐ型不純物（Ｂ：ホウ素）を２００Ｋｅ
Ｖ，１×１０13／ｃｍ2 、ｎ型不純物（Ｐ：リン）を
８００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，
ドーズ量でそれぞれイオン注入し、ｐウェル領域１１１
及びｎウェル領域１１２を形成する。
【００５９】次に、各種トランジスタのしきい値（Ｖt
h）制御のためのイオン注入を行なう。例えばメモリセ
ル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０
13／ｃｍ2 の加速エネルギー，ドーズ量の各条件で注
入する。
h）制御のためのイオン注入を行なう。例えばメモリセ
ル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０
13／ｃｍ2 の加速エネルギー，ドーズ量の各条件で注
入する。
【００６０】次に、犠牲酸化膜１０５を除去した後、メ
モリセル領域１０７及び周辺回路領域１０８の表面に約
８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜
１０９を形成する。
モリセル領域１０７及び周辺回路領域１０８の表面に約
８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜
１０９を形成する。
【００６１】次に、不純物がドープされたアモルファス
シリコン（Doped Amorphous Silicon ：ＤＡＳＩ）膜１
１３、バリアメタル膜１１４、メタル膜１１５、反射防
止膜となるシリコン窒化酸化膜１１６、ＳＡＣ用のシリ
コン窒化膜１１７をそれぞれ膜厚７０ｎｍ、３０ｎｍ、
４０ｎｍ、４０ｎｍ、１２０ｎｍ程度に順次形成し、こ
れらにフォトリソグラフィー及びそれに続くエッチング
を施してゲート電極１１８，１１９をパターン形成す
る。ここで、ゲート電極１１８がメモリセル領域１０７
に、ゲート電極１１９が周辺回路領域１０８に形成され
ることになる。なお、図中、素子分離構造１０６を跨ぐ
ようなゲート電極１０８，１０９が示されているが、こ
れらは素子活性領域から素子分離領域にかけて形成され
たものであり、断面図上で素子分離構造１０６上に形成
されているように表されているに過ぎない。
シリコン（Doped Amorphous Silicon ：ＤＡＳＩ）膜１
１３、バリアメタル膜１１４、メタル膜１１５、反射防
止膜となるシリコン窒化酸化膜１１６、ＳＡＣ用のシリ
コン窒化膜１１７をそれぞれ膜厚７０ｎｍ、３０ｎｍ、
４０ｎｍ、４０ｎｍ、１２０ｎｍ程度に順次形成し、こ
れらにフォトリソグラフィー及びそれに続くエッチング
を施してゲート電極１１８，１１９をパターン形成す
る。ここで、ゲート電極１１８がメモリセル領域１０７
に、ゲート電極１１９が周辺回路領域１０８に形成され
ることになる。なお、図中、素子分離構造１０６を跨ぐ
ようなゲート電極１０８，１０９が示されているが、こ
れらは素子活性領域から素子分離領域にかけて形成され
たものであり、断面図上で素子分離構造１０６上に形成
されているように表されているに過ぎない。
【００６２】次に、ｐウェル領域１１１、ｎウェル領域
１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，
１２１ｂ（第１の不純物拡散層）を形成する。このと
き、メモリセル領域１０７では、ゲート電極１１８及び
ソース／ドレインとして機能するＬＤＤ拡散層１２１ａ
からトランジスタＴｒ１が構成される。
１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，
１２１ｂ（第１の不純物拡散層）を形成する。このと
き、メモリセル領域１０７では、ゲート電極１１８及び
ソース／ドレインとして機能するＬＤＤ拡散層１２１ａ
からトランジスタＴｒ１が構成される。
【００６３】続いて、図８（ａ）に示すように、ＣＶＤ
法により全面にＳＡＣ用の保護膜としてシリコン窒化膜
１２２を膜厚３０ｎｍ程度に形成した後、サイドウォー
ル形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度に
形成する。ここで、メモリセル領域１０７の隣接するゲ
ート電極１１８間（間隔：０．１５μｍ以下）はシリコ
ン酸化膜１２３で埋め込まれることになる。
法により全面にＳＡＣ用の保護膜としてシリコン窒化膜
１２２を膜厚３０ｎｍ程度に形成した後、サイドウォー
ル形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度に
形成する。ここで、メモリセル領域１０７の隣接するゲ
ート電極１１８間（間隔：０．１５μｍ以下）はシリコ
ン酸化膜１２３で埋め込まれることになる。
【００６４】続いて、図８（ｂ）に示すように、フォト
レジストを塗布し、フォトリソグラフィーによりメモリ
セル領域１０７を覆う形状のレジストマスク１２４を形
成する。そして、周辺回路領域１０８のＬＤＤ拡散層１
２１の表面が露出するまで全面を異方性エッチングし、
周辺回路領域１０８のゲート電極１１９の側面にシリコ
ン酸化膜１２３からなるサイドウォール１２５を形成す
る。
レジストを塗布し、フォトリソグラフィーによりメモリ
セル領域１０７を覆う形状のレジストマスク１２４を形
成する。そして、周辺回路領域１０８のＬＤＤ拡散層１
２１の表面が露出するまで全面を異方性エッチングし、
周辺回路領域１０８のゲート電極１１９の側面にシリコ
ン酸化膜１２３からなるサイドウォール１２５を形成す
る。
【００６５】続いて、図８（ｃ）に示すように、レジス
トマスク１２４を灰化処理等により除去した後、周辺回
路領域１０８のｎチャネル側にはｎ型不純物を、ｐチャ
ネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤＤ
拡散層１２１ａ，１２１ｂと接合されるソース／ドレイ
ン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び第
２の不純物拡散層）をそれぞれ形成する。このとき、周
辺回路領域１０８には、ゲート電極１１９及びソース／
ドレイン１２６（ｎ+）からなるｎ型トランジスタＴｒ
２（ｎ）と、ゲート電極１１９及びソース／ドレイン１
２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）と
が構成される。
トマスク１２４を灰化処理等により除去した後、周辺回
路領域１０８のｎチャネル側にはｎ型不純物を、ｐチャ
ネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤＤ
拡散層１２１ａ，１２１ｂと接合されるソース／ドレイ
ン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び第
２の不純物拡散層）をそれぞれ形成する。このとき、周
辺回路領域１０８には、ゲート電極１１９及びソース／
ドレイン１２６（ｎ+）からなるｎ型トランジスタＴｒ
２（ｎ）と、ゲート電極１１９及びソース／ドレイン１
２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）と
が構成される。
【００６６】次に、周辺回路領域１０８の露出したソー
ス／ドレイン１２６（ｎ+）、１２７（ｐ+）の表面に金
属シリサイド１２８としてＣｏＳｉを周知のサリサイド
・プロセスにより膜厚１０ｎｍ程度に選択的に成長させ
る。
ス／ドレイン１２６（ｎ+）、１２７（ｐ+）の表面に金
属シリサイド１２８としてＣｏＳｉを周知のサリサイド
・プロセスにより膜厚１０ｎｍ程度に選択的に成長させ
る。
【００６７】次に、ＣＶＤ法により全面にＢＬＣ用の保
護膜としてシリコン窒化膜１２９を周辺回路領域１０８
のゲート電極１１９間をサイドウォール１２５の膜厚と
の合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程
度に堆積形成した後、シリコン酸化膜を膜厚６００ｎｍ
程度に堆積してゲート電極１１８，１１９を埋め込む層
間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ法）
により層間絶縁膜１３１の表面を４００ｎｍ程度研磨し
て平坦化する。
護膜としてシリコン窒化膜１２９を周辺回路領域１０８
のゲート電極１１９間をサイドウォール１２５の膜厚と
の合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程
度に堆積形成した後、シリコン酸化膜を膜厚６００ｎｍ
程度に堆積してゲート電極１１８，１１９を埋め込む層
間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ法）
により層間絶縁膜１３１の表面を４００ｎｍ程度研磨し
て平坦化する。
【００６８】続いて、ＤＲＡＭのメモリキャパシタ用の
コンタクト孔（蓄積電極コンタクト孔）を形成する。先
ず、図９（ａ）に示すように、層間絶縁膜１３１の全面
にフォトレジスト１３２を塗布し、フォトリソグラフィ
ーによりフォトレジスト１３２にドレインコンタクト形
成用の開孔１３２ａを形成する。
コンタクト孔（蓄積電極コンタクト孔）を形成する。先
ず、図９（ａ）に示すように、層間絶縁膜１３１の全面
にフォトレジスト１３２を塗布し、フォトリソグラフィ
ーによりフォトレジスト１３２にドレインコンタクト形
成用の開孔１３２ａを形成する。
【００６９】次に、フォトレジスト１３２をマスクとし
て、メモリセル領域１０７について、層間絶縁膜１３１
及びシリコン窒化膜１２９を異方性エッチング（第１の
エッチング）する。この第１のエッチングでは、窒化膜
と酸化膜との選択比の低いエッチングガスを用いてシリ
コン窒化膜１２９が十分にエッチングされる程度の深さ
（３００ｎｍ程度）に行なう。
て、メモリセル領域１０７について、層間絶縁膜１３１
及びシリコン窒化膜１２９を異方性エッチング（第１の
エッチング）する。この第１のエッチングでは、窒化膜
と酸化膜との選択比の低いエッチングガスを用いてシリ
コン窒化膜１２９が十分にエッチングされる程度の深さ
（３００ｎｍ程度）に行なう。
【００７０】続いて、図９（ｂ）に示すように、今度は
窒化膜と酸化膜との選択比の高いエッチングガスを用い
て層間絶縁膜１３１及びゲート絶縁膜１０９のエッチン
グ（第２のエッチング）を行なう。このとき、メモリセ
ル領域１０７のゲート電極１１８間の間隔が狭くとも、
シリコン窒化膜１２９によりゲート電極１１８がエッチ
ングから保護されてメモリセル領域１０７にはソース／
ドレインとして機能するＬＤＤ拡散層１２１ａの表面を
露出させるコンタクト孔１３３が形成される。
窒化膜と酸化膜との選択比の高いエッチングガスを用い
て層間絶縁膜１３１及びゲート絶縁膜１０９のエッチン
グ（第２のエッチング）を行なう。このとき、メモリセ
ル領域１０７のゲート電極１１８間の間隔が狭くとも、
シリコン窒化膜１２９によりゲート電極１１８がエッチ
ングから保護されてメモリセル領域１０７にはソース／
ドレインとして機能するＬＤＤ拡散層１２１ａの表面を
露出させるコンタクト孔１３３が形成される。
【００７１】続いて、フォトレジスト１３２を灰化処理
等により除去した後、図９（ｃ）に示すように、コンタ
クト孔１３３を十分埋め込む膜厚、ここでは１５０ｎｍ
程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１３
１の表面が露出するまで研磨して、コンタクト孔１３３
をＤＡＳＩで充填するコンタクトプラグ１３４を形成す
る。
等により除去した後、図９（ｃ）に示すように、コンタ
クト孔１３３を十分埋め込む膜厚、ここでは１５０ｎｍ
程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１３
１の表面が露出するまで研磨して、コンタクト孔１３３
をＤＡＳＩで充填するコンタクトプラグ１３４を形成す
る。
【００７２】続いて、メモリセル領域１０７にはトラン
ジスタＴｒ１のビットコンタクト孔を、周辺回路領域１
０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソ
ース／ドレインコンタクト孔を形成する。
ジスタＴｒ１のビットコンタクト孔を、周辺回路領域１
０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソ
ース／ドレインコンタクト孔を形成する。
【００７３】先ず、図１０（ａ）に示すように、層間絶
縁膜１３１の全面にフォトレジスト１３５を塗布し、フ
ォトリソグラフィーによりフォトレジスト１３５にビッ
トコンタクト形成用の開孔１３５ａ及びソース／ドレイ
ンコンタクト形成用の開孔１３５ｂを形成する。
縁膜１３１の全面にフォトレジスト１３５を塗布し、フ
ォトリソグラフィーによりフォトレジスト１３５にビッ
トコンタクト形成用の開孔１３５ａ及びソース／ドレイ
ンコンタクト形成用の開孔１３５ｂを形成する。
【００７４】次に、フォトレジスト１３５をマスクとし
て、メモリセル領域１０７については層間絶縁膜１３１
及びシリコン窒化膜１２９を、周辺回路領域１０８につ
いては層間絶縁膜１３１を異方性エッチング（第１のエ
ッチング）する。この第１のエッチングでは、窒化膜と
酸化膜との選択比の低いエッチングガスを用いてシリコ
ン窒化膜１２９が十分にエッチングされる程度の深さ
（３００ｎｍ程度）に行なう。
て、メモリセル領域１０７については層間絶縁膜１３１
及びシリコン窒化膜１２９を、周辺回路領域１０８につ
いては層間絶縁膜１３１を異方性エッチング（第１のエ
ッチング）する。この第１のエッチングでは、窒化膜と
酸化膜との選択比の低いエッチングガスを用いてシリコ
ン窒化膜１２９が十分にエッチングされる程度の深さ
（３００ｎｍ程度）に行なう。
【００７５】続いて、図１０（ｂ）に示すように、今度
は窒化膜と酸化膜との選択比の高いエッチングガスを用
いて層間絶縁膜１３１及びゲート絶縁膜１０９のエッチ
ング（第２のエッチング）を行なう。このとき、メモリ
セル領域１０７のゲート電極１１８間の間隔が狭くと
も、又は周辺回路領域１０８のゲート電極１１９間の間
隔が狭くとも、シリコン窒化膜１２２，１２９によりゲ
ート電極１１８，１１９がエッチングから保護されてメ
モリセル領域１０７にはソース／ドレインとして機能す
るＬＤＤ拡散層１２１の表面を露出させるコンタクト孔
（ビットコンタクト孔）１３６が、周辺回路領域１０８
には金属シリサイド１２８の表面を露出させるコンタク
ト孔（ソース／ドレインコンタクト孔）１３７がそれぞ
れ形成される。
は窒化膜と酸化膜との選択比の高いエッチングガスを用
いて層間絶縁膜１３１及びゲート絶縁膜１０９のエッチ
ング（第２のエッチング）を行なう。このとき、メモリ
セル領域１０７のゲート電極１１８間の間隔が狭くと
も、又は周辺回路領域１０８のゲート電極１１９間の間
隔が狭くとも、シリコン窒化膜１２２，１２９によりゲ
ート電極１１８，１１９がエッチングから保護されてメ
モリセル領域１０７にはソース／ドレインとして機能す
るＬＤＤ拡散層１２１の表面を露出させるコンタクト孔
（ビットコンタクト孔）１３６が、周辺回路領域１０８
には金属シリサイド１２８の表面を露出させるコンタク
ト孔（ソース／ドレインコンタクト孔）１３７がそれぞ
れ形成される。
【００７６】続いて、フォトレジスト１３５を灰化処理
等により除去した後、図１１（ａ）に示すように、コン
タクト孔１３６，１３７の内壁面を覆うようにバリアメ
タル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト
孔１３６，１３７を十分に埋め込むようにメタル膜を形
成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出
するまで研磨して、コンタクト孔１３６，１３７を前記
メタル膜で充填するコンタクトプラグ１５１，１５２を
形成する。
等により除去した後、図１１（ａ）に示すように、コン
タクト孔１３６，１３７の内壁面を覆うようにバリアメ
タル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト
孔１３６，１３７を十分に埋め込むようにメタル膜を形
成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出
するまで研磨して、コンタクト孔１３６，１３７を前記
メタル膜で充填するコンタクトプラグ１５１，１５２を
形成する。
【００７７】次に、層間絶縁膜１３１上にバリアメタル
膜１５３、メタル膜１５４、反射防止膜となるシリコン
窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜
厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順
次形成し、これらにフォトリソグラフィー及びそれに続
くエッチングを施して、コンタクトプラグ１５１と接続
されるビット線１５７、コンタクトプラグ１５２と接続
される配線層１５８をパターン形成する。
膜１５３、メタル膜１５４、反射防止膜となるシリコン
窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜
厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順
次形成し、これらにフォトリソグラフィー及びそれに続
くエッチングを施して、コンタクトプラグ１５１と接続
されるビット線１５７、コンタクトプラグ１５２と接続
される配線層１５８をパターン形成する。
【００７８】次に、全面にシリコン窒化膜を膜厚３０ｎ
ｍ程度に堆積形成した後、全面を異方性エッチングして
ビット線１５７、配線層１５８の各側面にサイドウォー
ル１５９を形成する。
ｍ程度に堆積形成した後、全面を異方性エッチングして
ビット線１５７、配線層１５８の各側面にサイドウォー
ル１５９を形成する。
【００７９】続いて、コンタクトプラグ１３４を介して
メモリセル領域１０７のトランジスタ１４１のＬＤＤ拡
散層１２１と接続されるメモリキャパシタ１７１を形成
する。先ず、図１１（ｂ）に示すように、ビット線１５
７、配線層１５８を埋め込むようにシリコン酸化膜を膜
厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形
成し、ＣＭＰにより表面を研磨して平坦化する。
メモリセル領域１０７のトランジスタ１４１のＬＤＤ拡
散層１２１と接続されるメモリキャパシタ１７１を形成
する。先ず、図１１（ｂ）に示すように、ビット線１５
７、配線層１５８を埋め込むようにシリコン酸化膜を膜
厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形
成し、ＣＭＰにより表面を研磨して平坦化する。
【００８０】次に、コンタクトプラグ１３４と接続され
るように、層間絶縁膜１６１をフォトリソグラフィー及
びそれに続くエッチングにより開孔し、コンタクト孔１
６２を形成する。
るように、層間絶縁膜１６１をフォトリソグラフィー及
びそれに続くエッチングにより開孔し、コンタクト孔１
６２を形成する。
【００８１】次に、コンタクト孔１６２を十分埋め込む
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１６１の表面が露出するまで研磨
して、コンタクト孔１６２をＤＡＳＩで充填しコンタク
トプラグ１３４と接続されるコンタクトプラグ１６３を
形成する。
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１６１の表面が露出するまで研磨
して、コンタクト孔１６２をＤＡＳＩで充填しコンタク
トプラグ１３４と接続されるコンタクトプラグ１６３を
形成する。
【００８２】続いて、図１２に示すように、層間絶縁膜
１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成
し、フォトリソグラフィー及びそれに続くエッチングに
よりパターニングして、コンタクトプラグ１６３と接続
されるストレージノード電極１６４を形成する。
１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成
し、フォトリソグラフィー及びそれに続くエッチングに
よりパターニングして、コンタクトプラグ１６３と接続
されるストレージノード電極１６４を形成する。
【００８３】次に、ストレージノード電極１６４を覆う
ようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜
厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、
ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリ
ソグラフィー及びそれに続くエッチングにより当該ＤＡ
ＳＩ及びその下層の誘電体膜１６５をパターニングし
て、セルプレート電極１６６を形成する。このとき、ス
トレージノード電極１６４とセルプレート電極１６６と
が誘電体膜１６５を介して容量結合するメモリキャパシ
タ１７１が完成する。
ようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜
厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、
ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリ
ソグラフィー及びそれに続くエッチングにより当該ＤＡ
ＳＩ及びその下層の誘電体膜１６５をパターニングし
て、セルプレート電極１６６を形成する。このとき、ス
トレージノード電極１６４とセルプレート電極１６６と
が誘電体膜１６５を介して容量結合するメモリキャパシ
タ１７１が完成する。
【００８４】続いて、上層配線層１８１をパターン形成
する。図１３に示すように、先ずメモリキャパシタ１７
１を埋め込むように、シリコン酸化膜を膜厚１０００ｎ
ｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰに
より表面を研磨して平坦化する。
する。図１３に示すように、先ずメモリキャパシタ１７
１を埋め込むように、シリコン酸化膜を膜厚１０００ｎ
ｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰに
より表面を研磨して平坦化する。
【００８５】次に、例えば図示のビット線１５７，１５
８と接続するためのコンタクト孔を層間絶縁膜１６７、
１６１に開孔し、コンタクトプラグ１５１，１５２と同
様にバリアメタル膜を介して前記コンタクト孔を充填す
るメタル膜（コンタクト孔、バリアメタル膜と共に図示
を省略する。）を形成する。
８と接続するためのコンタクト孔を層間絶縁膜１６７、
１６１に開孔し、コンタクトプラグ１５１，１５２と同
様にバリアメタル膜を介して前記コンタクト孔を充填す
るメタル膜（コンタクト孔、バリアメタル膜と共に図示
を省略する。）を形成する。
【００８６】次に、バリアメタル膜１７２、メタル膜１
７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順
次形成し、フォトリソグラフィー及びそれに続くエッチ
ングによりパターニングして、上層配線層１８１を形成
する。しかる後、全面を覆うように保護膜１７４を形成
し、ＤＲＡＭを完成させる。
７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順
次形成し、フォトリソグラフィー及びそれに続くエッチ
ングによりパターニングして、上層配線層１８１を形成
する。しかる後、全面を覆うように保護膜１７４を形成
し、ＤＲＡＭを完成させる。
【００８７】なお、本発明は上記の実施形態に限定され
るものではない。例えば、上層配線層１８１を単層とし
たが、これを更に重ねた２層以上の多層配線層を形成す
るようにしてもよい。また、本発明はＤＲＡＭのみなら
ず、フラッシュメモリ等の不揮発性半導体メモリにも適
用可能である。
るものではない。例えば、上層配線層１８１を単層とし
たが、これを更に重ねた２層以上の多層配線層を形成す
るようにしてもよい。また、本発明はＤＲＡＭのみなら
ず、フラッシュメモリ等の不揮発性半導体メモリにも適
用可能である。
【００８８】以上説明したように、本実施形態のＤＲＡ
Ｍの製造方法によれば、周辺回路領域１０８のトランジ
スタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレ
インのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技
術とを共に適用し、周辺回路領域１０８のトランジスタ
Ｔｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備
えたＤＲＡＭの更なる高集積化及び高性能化（高速動作
化）が可能となる。
Ｍの製造方法によれば、周辺回路領域１０８のトランジ
スタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレ
インのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技
術とを共に適用し、周辺回路領域１０８のトランジスタ
Ｔｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備
えたＤＲＡＭの更なる高集積化及び高性能化（高速動作
化）が可能となる。
【００８９】−変形例−以下、第２の実施形態のいくつ
かの変形例について説明する。なお、これらの変形例に
おいて第２の実施形態の半導体装置に相当する構成部材
等については同符号を記して説明を省略する。
かの変形例について説明する。なお、これらの変形例に
おいて第２の実施形態の半導体装置に相当する構成部材
等については同符号を記して説明を省略する。
【００９０】（変形例１）この変形例１では、周辺回路
領域１０８にｎ型及びｐ型の各トランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）を形成するに際して、サイドウォ
ール１２５の形成とソース／ドレイン１２６（ｎ+），
１２７（ｐ+）の形成を連続した工程として行なう。
領域１０８にｎ型及びｐ型の各トランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）を形成するに際して、サイドウォ
ール１２５の形成とソース／ドレイン１２６（ｎ+），
１２７（ｐ+）の形成を連続した工程として行なう。
【００９１】具体的には、図７（ａ）〜（ｃ）、図８
（ａ）の各工程を経た後、図１４（ａ）に示すように、
周辺回路領域１０８のｎ型トランジスタＴｒ２（ｎ）と
なるゲート電極１１９のみを開口するレジストマスク２
０１を形成し、図８（ｂ）と同様の手順でサイドウォー
ル１２５を形成した後、ｎ型不純物のイオン注入を行い
ｎ型ソース／ドレイン１２６（ｎ+）を形成する。
（ａ）の各工程を経た後、図１４（ａ）に示すように、
周辺回路領域１０８のｎ型トランジスタＴｒ２（ｎ）と
なるゲート電極１１９のみを開口するレジストマスク２
０１を形成し、図８（ｂ）と同様の手順でサイドウォー
ル１２５を形成した後、ｎ型不純物のイオン注入を行い
ｎ型ソース／ドレイン１２６（ｎ+）を形成する。
【００９２】続いて、図１４（ｂ）に示すように、レジ
ストマスク２０１を灰化処理等により除去した後、今度
は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）
となるゲート電極１１９のみを開口するレジストマスク
２０２を形成し、同様にサイドウォール１２５を形成し
た後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレ
イン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トラ
ンジスタに対する工程（サイドウォール形成、イオン注
入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
ストマスク２０１を灰化処理等により除去した後、今度
は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）
となるゲート電極１１９のみを開口するレジストマスク
２０２を形成し、同様にサイドウォール１２５を形成し
た後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレ
イン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トラ
ンジスタに対する工程（サイドウォール形成、イオン注
入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【００９３】続いて、レジストマスク２０２を灰化処理
等により除去した後、図８（ｃ）と同様に、ソース／ド
レイン１２６（ｎ+），１２７（ｐ+）の表面に金属シリ
サイド１２８としてＣｏＳｉを周知のサリサイド・プロ
セスにより膜厚１０ｎｍ程度に選択的に成長させた後、
層間絶縁膜１３１を形成して表面を平坦化する。
等により除去した後、図８（ｃ）と同様に、ソース／ド
レイン１２６（ｎ+），１２７（ｐ+）の表面に金属シリ
サイド１２８としてＣｏＳｉを周知のサリサイド・プロ
セスにより膜厚１０ｎｍ程度に選択的に成長させた後、
層間絶縁膜１３１を形成して表面を平坦化する。
【００９４】しかる後、図９〜図１３の各工程を経て、
ＤＲＡＭを完成させる。
ＤＲＡＭを完成させる。
【００９５】変形例１によれば、第２の実施形態で説明
した諸効果に加え、各導電型のトランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５
の形成用のマスクとイオン注入用のマスクとを兼ねるこ
とにより、マスク数及び工程数を削減して効率の良いＤ
ＲＡＭの製造が可能となる。
した諸効果に加え、各導電型のトランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５
の形成用のマスクとイオン注入用のマスクとを兼ねるこ
とにより、マスク数及び工程数を削減して効率の良いＤ
ＲＡＭの製造が可能となる。
【００９６】（変形例２）この変形例２では、２段階に
分けたメモリキャパシタ用のコンタクト孔１３３の形成
工程を１段階で行なえるようにするものである。
分けたメモリキャパシタ用のコンタクト孔１３３の形成
工程を１段階で行なえるようにするものである。
【００９７】具体的には、図７（ａ）〜（ｃ）、図８
（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、
全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９を
膜厚３０ｎｍ程度に形成し、ゲート電極１１８，１１９
を埋め込む層間絶縁膜１３１を膜厚６００ｎｍ程度に形
成する。
（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、
全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９を
膜厚３０ｎｍ程度に形成し、ゲート電極１１８，１１９
を埋め込む層間絶縁膜１３１を膜厚６００ｎｍ程度に形
成する。
【００９８】続いて、図１５（ａ）に示すように、周辺
回路領域１０８のゲート電極１１８，１１９の上面をス
トッパーとして、当該上面のシリコン窒化膜１２２の表
面が現れる程度まで層間絶縁膜１３１をＣＭＰ法により
研磨する。このとき、当該研磨によりメモリセル領域１
０７側のゲート電極１１８の上方に堆積したシリコン窒
化膜１２９が除去される。
回路領域１０８のゲート電極１１８，１１９の上面をス
トッパーとして、当該上面のシリコン窒化膜１２２の表
面が現れる程度まで層間絶縁膜１３１をＣＭＰ法により
研磨する。このとき、当該研磨によりメモリセル領域１
０７側のゲート電極１１８の上方に堆積したシリコン窒
化膜１２９が除去される。
【００９９】続いて、図１５（ｂ）に示すように、層間
絶縁膜１３１の全面にフォトレジスト２０３を塗布して
フォトリソグラフィーによりフォトレジスト２０３に開
孔２０３ａを形成した後、フォトレジスト２０３をマス
クとして、窒化膜と酸化膜との選択比の高いエッチング
ガスを用いて層間絶縁膜１３１、その下層のシリコン窒
化膜１２２，１２９及びゲート絶縁膜１０９を異方性エ
ッチングし、メモリセル領域１０７にソース／ドレイン
として機能するＬＤＤ拡散層１２１の表面を露出させる
コンタクト孔１３３が形成される。
絶縁膜１３１の全面にフォトレジスト２０３を塗布して
フォトリソグラフィーによりフォトレジスト２０３に開
孔２０３ａを形成した後、フォトレジスト２０３をマス
クとして、窒化膜と酸化膜との選択比の高いエッチング
ガスを用いて層間絶縁膜１３１、その下層のシリコン窒
化膜１２２，１２９及びゲート絶縁膜１０９を異方性エ
ッチングし、メモリセル領域１０７にソース／ドレイン
として機能するＬＤＤ拡散層１２１の表面を露出させる
コンタクト孔１３３が形成される。
【０１００】同様に、コンタクト孔１３６，１３７につ
いても、窒化膜と酸化膜との選択比の高いエッチングガ
スを用いた１回の異方性エッチングにより形成すること
ができる。
いても、窒化膜と酸化膜との選択比の高いエッチングガ
スを用いた１回の異方性エッチングにより形成すること
ができる。
【０１０１】しかる後、図１１〜図１３の各工程を経
て、ＤＲＡＭを完成させる。
て、ＤＲＡＭを完成させる。
【０１０２】変形例２によれば、第２の実施形態で説明
した諸効果に加え、コンタクト孔１３３を形成する際に
メモリセル領域１０７側のシリコン窒化膜１２９が除去
されているために１回の異方性エッチングによりコンタ
クト孔１３３を、同様に１回の異方性エッチングにより
コンタクト孔１３６，１３７をそれぞれ形成することが
でき、工程の短縮化、簡略化が可能となる。
した諸効果に加え、コンタクト孔１３３を形成する際に
メモリセル領域１０７側のシリコン窒化膜１２９が除去
されているために１回の異方性エッチングによりコンタ
クト孔１３３を、同様に１回の異方性エッチングにより
コンタクト孔１３６，１３７をそれぞれ形成することが
でき、工程の短縮化、簡略化が可能となる。
【０１０３】（変形例３）この変形例３では、変形例２
と同様に、２段階に分けたコンタクト孔１３３の形成工
程を１段階で行なえるようにするものである。
と同様に、２段階に分けたコンタクト孔１３３の形成工
程を１段階で行なえるようにするものである。
【０１０４】具体的には、図７（ａ）〜（ｃ）、図８
（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、
図１６（ａ）に示すように、全面にＢＬＣ用の保護膜と
してシリコン窒化膜１２９を膜厚３０ｎｍ程度に堆積形
成する。
（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、
図１６（ａ）に示すように、全面にＢＬＣ用の保護膜と
してシリコン窒化膜１２９を膜厚３０ｎｍ程度に堆積形
成する。
【０１０５】続いて、図１６（ｂ）に示すように、周辺
回路領域１０８側を覆うレジストマスク２０４を形成
し、フッ酸等の所定のウェットエッチャントを用いて等
方性エッチングし、メモリセル領域１０７側を覆うシリ
コン窒化膜１２９を除去する。
回路領域１０８側を覆うレジストマスク２０４を形成
し、フッ酸等の所定のウェットエッチャントを用いて等
方性エッチングし、メモリセル領域１０７側を覆うシリ
コン窒化膜１２９を除去する。
【０１０６】続いて、図１７（ａ）に示すように、ゲー
ト電極１１８，１１９を埋め込む層間絶縁膜１３１を形
成し、表面を平坦化した後、フォトレジストをマスクと
して、窒化膜と酸化膜との選択比の高いエッチングガス
を用いて層間絶縁膜１３１、その下層のシリコン窒化膜
１２２及びゲート絶縁膜１０９を異方性エッチングし、
メモリセル領域１０７にソース／ドレインとして機能す
るＬＤＤ拡散層１２１の表面を露出させるコンタクト孔
１３３を形成する。
ト電極１１８，１１９を埋め込む層間絶縁膜１３１を形
成し、表面を平坦化した後、フォトレジストをマスクと
して、窒化膜と酸化膜との選択比の高いエッチングガス
を用いて層間絶縁膜１３１、その下層のシリコン窒化膜
１２２及びゲート絶縁膜１０９を異方性エッチングし、
メモリセル領域１０７にソース／ドレインとして機能す
るＬＤＤ拡散層１２１の表面を露出させるコンタクト孔
１３３を形成する。
【０１０７】次に、コンタクト孔１３３を十分埋め込む
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１３１の表面が露出するまで研磨
して、コンタクト孔１３３をＤＡＳＩで充填するコンタ
クトプラグ１３４を形成する。
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１３１の表面が露出するまで研磨
して、コンタクト孔１３３をＤＡＳＩで充填するコンタ
クトプラグ１３４を形成する。
【０１０８】続いて、図１７（ｂ）に示すように、フォ
トレジストをマスクとして、窒化膜と酸化膜との選択比
の高いエッチングガスを用いて層間絶縁膜１３１、その
下層のシリコン窒化膜１２２及びゲート絶縁膜１０９を
異方性エッチングし、メモリセル領域１０７にはソース
／ドレインとして機能するＬＤＤ拡散層１２１の表面を
露出させるコンタクト孔（ビットコンタクト孔）１３６
を、周辺回路領域１０８には金属シリサイド１２８の表
面を露出させるコンタクト孔（ソース／ドレインコンタ
クト孔）１３７をそれぞれ形成する。
トレジストをマスクとして、窒化膜と酸化膜との選択比
の高いエッチングガスを用いて層間絶縁膜１３１、その
下層のシリコン窒化膜１２２及びゲート絶縁膜１０９を
異方性エッチングし、メモリセル領域１０７にはソース
／ドレインとして機能するＬＤＤ拡散層１２１の表面を
露出させるコンタクト孔（ビットコンタクト孔）１３６
を、周辺回路領域１０８には金属シリサイド１２８の表
面を露出させるコンタクト孔（ソース／ドレインコンタ
クト孔）１３７をそれぞれ形成する。
【０１０９】次に、コンタクト孔１３６，１３７の内壁
面を覆うようにバリアメタル膜１３８を膜厚３０ｎｍ程
度に形成し、コンタクト孔１３６，１３７を十分に埋め
込むようにメタル膜を形成した後、ＣＭＰにより層間絶
縁膜１３１の表面が露出するまで研磨して、コンタクト
孔１３６，１３７を前記メタル膜で充填するコンタクト
プラグ１５１，１５２を形成する。
面を覆うようにバリアメタル膜１３８を膜厚３０ｎｍ程
度に形成し、コンタクト孔１３６，１３７を十分に埋め
込むようにメタル膜を形成した後、ＣＭＰにより層間絶
縁膜１３１の表面が露出するまで研磨して、コンタクト
孔１３６，１３７を前記メタル膜で充填するコンタクト
プラグ１５１，１５２を形成する。
【０１１０】しかる後、図１１〜図１３の各工程を経
て、ＤＲＡＭを完成させる。
て、ＤＲＡＭを完成させる。
【０１１１】変形例３によれば、第２の実施形態で説明
した諸効果に加え、コンタクト孔１３３を形成する際に
メモリセル領域１０７側のシリコン窒化膜１２９が除去
されているために１回の異方性エッチングによりコンタ
クト孔１３３を、同様に１回の異方性エッチングにより
コンタクト孔１３６，１３７をそれぞれ形成することが
でき、工程の短縮化、簡略化が可能となる。
した諸効果に加え、コンタクト孔１３３を形成する際に
メモリセル領域１０７側のシリコン窒化膜１２９が除去
されているために１回の異方性エッチングによりコンタ
クト孔１３３を、同様に１回の異方性エッチングにより
コンタクト孔１３６，１３７をそれぞれ形成することが
でき、工程の短縮化、簡略化が可能となる。
【０１１２】（第３の実施形態）ここでは、第１の実施
形態と同様の半導体装置及びその製造方法について例示
するが、構成及び製造工程に若干の差異がある点で、第
１の実施形態と異なる。なお便宜上、第１の実施形態と
共通する構成部材等については同符号を記す。
形態と同様の半導体装置及びその製造方法について例示
するが、構成及び製造工程に若干の差異がある点で、第
１の実施形態と異なる。なお便宜上、第１の実施形態と
共通する構成部材等については同符号を記す。
【０１１３】図１８〜図２０は、第３の実施形態の半導
体装置の製造方法を示す概略断面図である。先ず、図１
８（ａ）に示すように、例えばｐ型の半導体基板１の素
子分離領域を異方性エッチングして溝を形成し、当該溝
内にシリコン酸化膜を埋め込むことにより素子分離構造
２を形成し、素子分離構造２により画定された第１及び
第２の領域３，４にゲート絶縁膜５を形成した後、ゲー
ト絶縁膜５上にそれぞれゲート電極６，７及びその上に
ＳＡＣ用の厚いシリコン窒化膜３１をパターン形成す
る。
体装置の製造方法を示す概略断面図である。先ず、図１
８（ａ）に示すように、例えばｐ型の半導体基板１の素
子分離領域を異方性エッチングして溝を形成し、当該溝
内にシリコン酸化膜を埋め込むことにより素子分離構造
２を形成し、素子分離構造２により画定された第１及び
第２の領域３，４にゲート絶縁膜５を形成した後、ゲー
ト絶縁膜５上にそれぞれゲート電極６，７及びその上に
ＳＡＣ用の厚いシリコン窒化膜３１をパターン形成す
る。
【０１１４】次に、ゲート電極６，７をマスクとして半
導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１
の不純物拡散層）をそれぞれ形成する。第１の領域３に
ついては、ゲート電極６とソース／ドレインとして機能
するＬＤＤ拡散層８とを備えてトランジスタが構成され
る。
導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１
の不純物拡散層）をそれぞれ形成する。第１の領域３に
ついては、ゲート電極６とソース／ドレインとして機能
するＬＤＤ拡散層８とを備えてトランジスタが構成され
る。
【０１１５】続いて、図１８（ｂ）に示すように、全面
にＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒
化膜１０を第１の領域３のゲート電極６間を埋め込まな
い程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
にＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒
化膜１０を第１の領域３のゲート電極６間を埋め込まな
い程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
【０１１６】次に、続くサイドウォールを形成するため
のシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚
は、第１の領域３における隣接するゲート電極６間の距
離が１５０ｎｍ以下であれば、当該ゲート電極６間は図
示の如くシリコン酸化膜１１で埋め込まれる程度の値で
ある。
のシリコン酸化膜１１をゲート電極６間を埋め込む膜
厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚
は、第１の領域３における隣接するゲート電極６間の距
離が１５０ｎｍ以下であれば、当該ゲート電極６間は図
示の如くシリコン酸化膜１１で埋め込まれる程度の値で
ある。
【０１１７】続いて、図１８（ｃ）に示すように、第１
の領域３のみを覆うレジストマスク１２を形成し、第２
の領域４のＬＤＤ拡散層９が露出するまで、シリコン酸
化膜１１及びシリコン窒化膜１０について全面異方性エ
ッチングする。このとき、ＬＤＤ拡散層９が露出すると
ともに、ゲート電極７の側面にシリコン酸化膜１１から
なるサイドウォール１３が形成される。
の領域３のみを覆うレジストマスク１２を形成し、第２
の領域４のＬＤＤ拡散層９が露出するまで、シリコン酸
化膜１１及びシリコン窒化膜１０について全面異方性エ
ッチングする。このとき、ＬＤＤ拡散層９が露出すると
ともに、ゲート電極７の側面にシリコン酸化膜１１から
なるサイドウォール１３が形成される。
【０１１８】次に、ゲート電極７及びサイドウォール１
３をマスクとして、ＬＤＤ拡散層９と一部重なるように
イオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン
１４（第１及び第２の不純物拡散層）を形成する。第２
の領域４については、ゲート電極７とＬＤＤ構造のソー
ス／ドレイン１４とを備えてトランジスタＴｒ２が構成
される。このとき、当該イオン注入時のマスクをサイド
ウォール１３の形成時に兼用することが好適である。こ
のように、イオン注入用のマスクとサイドウォール１３
の形成用のマスクとを兼ねることにより、マスク数及び
工程数を削減して効率の良い半導体製造が可能となる。
３をマスクとして、ＬＤＤ拡散層９と一部重なるように
イオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン
１４（第１及び第２の不純物拡散層）を形成する。第２
の領域４については、ゲート電極７とＬＤＤ構造のソー
ス／ドレイン１４とを備えてトランジスタＴｒ２が構成
される。このとき、当該イオン注入時のマスクをサイド
ウォール１３の形成時に兼用することが好適である。こ
のように、イオン注入用のマスクとサイドウォール１３
の形成用のマスクとを兼ねることにより、マスク数及び
工程数を削減して効率の良い半導体製造が可能となる。
【０１１９】次に、図１９（ａ）に示すように、レジス
トマスク１２を灰化処理等により除去した後、例えば
（ ）により、第１の領域３のシリコン酸化膜１１及び
第２の領域４のサイドウォール１３を除去する。そし
て、ソース／ドレイン１４の表面に金属シリサイド２１
としてＣｏＳｉを周知のサリサイド・プロセスにより膜
厚１０ｎｍ程度に選択的に成長させる。
トマスク１２を灰化処理等により除去した後、例えば
（ ）により、第１の領域３のシリコン酸化膜１１及び
第２の領域４のサイドウォール１３を除去する。そし
て、ソース／ドレイン１４の表面に金属シリサイド２１
としてＣｏＳｉを周知のサリサイド・プロセスにより膜
厚１０ｎｍ程度に選択的に成長させる。
【０１２０】続いて、図１９（ｂ）に示すように、ＣＶ
Ｄ法により全面にＢＬＣ用の保護膜（第２の保護膜）と
してシリコン窒化膜１５を第１の領域３のゲート電極６
間をシリコン窒化膜１０との合計で埋め込まない程度の
膜厚、ここでは３０ｎｍ程度に堆積形成する。
Ｄ法により全面にＢＬＣ用の保護膜（第２の保護膜）と
してシリコン窒化膜１５を第１の領域３のゲート電極６
間をシリコン窒化膜１０との合計で埋め込まない程度の
膜厚、ここでは３０ｎｍ程度に堆積形成する。
【０１２１】次に、ＣＶＤ法によりシリコン酸化膜を膜
厚６００ｎｍ程度に堆積してゲート電極６，７間を埋め
込む層間絶縁膜１６を形成し、化学機械研磨法（ＣＭＰ
法）により層間絶縁膜１６の表面を４００ｎｍ程度研磨
して平坦化する。
厚６００ｎｍ程度に堆積してゲート電極６，７間を埋め
込む層間絶縁膜１６を形成し、化学機械研磨法（ＣＭＰ
法）により層間絶縁膜１６の表面を４００ｎｍ程度研磨
して平坦化する。
【０１２２】次に、図２０（ａ）に示すように、層間絶
縁膜１６の全面にフォトレジスト１７を塗布し、フォト
リソグラフィーによりフォトレジスト１７に開孔１７ａ
を形成する。
縁膜１６の全面にフォトレジスト１７を塗布し、フォト
リソグラフィーによりフォトレジスト１７に開孔１７ａ
を形成する。
【０１２３】次に、フォトレジスト１７をマスクとし
て、層間絶縁膜１６及びゲート絶縁膜５を異方性ドライ
エッチングする。このとき、第１の領域３のゲート電極
６間の間隔が狭くとも、又は第２の領域４のゲート電極
７のコンタクト領域が小さくとも、シリコン窒化膜１
０，１５，３１によりゲート電極６，７がエッチングか
ら保護されて第１の領域３にはソース／ドレインとして
機能するＬＤＤ拡散層８の表面、第２の領域４には金属
シリサイド２１の表面をそれぞれ露出させるコンタクト
孔１８，１９が形成される。
て、層間絶縁膜１６及びゲート絶縁膜５を異方性ドライ
エッチングする。このとき、第１の領域３のゲート電極
６間の間隔が狭くとも、又は第２の領域４のゲート電極
７のコンタクト領域が小さくとも、シリコン窒化膜１
０，１５，３１によりゲート電極６，７がエッチングか
ら保護されて第１の領域３にはソース／ドレインとして
機能するＬＤＤ拡散層８の表面、第２の領域４には金属
シリサイド２１の表面をそれぞれ露出させるコンタクト
孔１８，１９が形成される。
【０１２４】即ち、コンタクト孔１８を形成する際に、
図中で上方から見ればゲート電極６を覆うシリコン窒化
膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１
０の膜厚に比して実質的に厚いため、ゲート電極６を覆
うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡
散層８を覆うシリコン窒化膜１０がエッチング除去され
ることになる。他方、コンタクト孔１９の場合も同様
に、図中で上方から見ればゲート電極７を覆うシリコン
窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン
窒化膜１５の膜厚に比して実質的に厚いため、ゲート電
極７を覆うシリコン窒化膜１５がエッチングされる前に
金属シリサイド２１を覆うシリコン窒化膜１５がエッチ
ング除去される。
図中で上方から見ればゲート電極６を覆うシリコン窒化
膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１
０の膜厚に比して実質的に厚いため、ゲート電極６を覆
うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡
散層８を覆うシリコン窒化膜１０がエッチング除去され
ることになる。他方、コンタクト孔１９の場合も同様
に、図中で上方から見ればゲート電極７を覆うシリコン
窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン
窒化膜１５の膜厚に比して実質的に厚いため、ゲート電
極７を覆うシリコン窒化膜１５がエッチングされる前に
金属シリサイド２１を覆うシリコン窒化膜１５がエッチ
ング除去される。
【０１２５】そして、図２０（ｂ）に示すように、フォ
トレジスト１７を灰化処理等により除去する。しかる
後、コンタクト孔１８，１９を埋め込み層間絶縁膜１６
上で延在する配線層、全面を覆う保護層等を形成し、半
導体装置を完成させる。
トレジスト１７を灰化処理等により除去する。しかる
後、コンタクト孔１８，１９を埋め込み層間絶縁膜１６
上で延在する配線層、全面を覆う保護層等を形成し、半
導体装置を完成させる。
【０１２６】このように、第３の実施形態の半導体装置
の製造方法によれば、第２の領域４のトランジスタにお
けるソース／ドレインのシリサイド化と、ＢＬＣやＳＡ
Ｃの自己整合化技術とを共に適用し、第２の領域４のト
ランジスタに金属シリサイド２１を備えた半導体装置の
更なる高集積化及び高性能化（高速動作化）が可能とな
る。
の製造方法によれば、第２の領域４のトランジスタにお
けるソース／ドレインのシリサイド化と、ＢＬＣやＳＡ
Ｃの自己整合化技術とを共に適用し、第２の領域４のト
ランジスタに金属シリサイド２１を備えた半導体装置の
更なる高集積化及び高性能化（高速動作化）が可能とな
る。
【０１２７】更に、第２の領域４のトランジスタに対し
ては十分な膜厚でサイドウォール１３を形成できるた
め、安定した特性のトランジスタを形成することができ
る。更に、第２の保護膜であるシリコン窒化膜１５の形
成前に、第１の領域３に存する絶縁膜１１及び第２の領
域４に存するサイドウォール１３を除去することによ
り、第１及び第２の領域３，４のゲート電極６，７の側
壁には第１及び第２の保護膜であるシリコン窒化膜１
０，１５が形成されるため、ＳＡＣ用のシリコン窒化膜
１０に加えて、ＢＬＣ用のシリコン窒化膜１５をＳＡＣ
用の保護膜として利用できる。これにより、第１及び第
２の領域３，４に形成したコンタクト孔（接続孔）１
８，１９の絶縁耐圧を更に向上させることができる。
ては十分な膜厚でサイドウォール１３を形成できるた
め、安定した特性のトランジスタを形成することができ
る。更に、第２の保護膜であるシリコン窒化膜１５の形
成前に、第１の領域３に存する絶縁膜１１及び第２の領
域４に存するサイドウォール１３を除去することによ
り、第１及び第２の領域３，４のゲート電極６，７の側
壁には第１及び第２の保護膜であるシリコン窒化膜１
０，１５が形成されるため、ＳＡＣ用のシリコン窒化膜
１０に加えて、ＢＬＣ用のシリコン窒化膜１５をＳＡＣ
用の保護膜として利用できる。これにより、第１及び第
２の領域３，４に形成したコンタクト孔（接続孔）１
８，１９の絶縁耐圧を更に向上させることができる。
【０１２８】この技術は特に、第１の領域３をメモリセ
ル領域、第２の領域４をその周辺回路領域（ロジック回
路領域）とした半導体メモリに適用して好適である。
ル領域、第２の領域４をその周辺回路領域（ロジック回
路領域）とした半導体メモリに適用して好適である。
【０１２９】−変形例− 以下、第３の実施形態の変形例について説明する。な
お、この変形例において、第３の実施形態の半導体装置
に相当する構成部材等については同符号を記して説明を
省略する。
お、この変形例において、第３の実施形態の半導体装置
に相当する構成部材等については同符号を記して説明を
省略する。
【０１３０】この変形例では、第２の領域４にｎ型及び
ｐ型の各トランジスタを形成するに際して、サイドウォ
ール１３の形成とソース／ドレイン１４の形成を連続し
た工程として行なう。
ｐ型の各トランジスタを形成するに際して、サイドウォ
ール１３の形成とソース／ドレイン１４の形成を連続し
た工程として行なう。
【０１３１】具体的には、図１８（ａ），（ｂ）の各工
程を経た後、図２１（ａ）に示すように、第２の領域４
のｎ型トランジスタとなるゲート電極７のみを開口する
レジストマスク２２を形成し、図１８（ｃ）と同様の手
順でサイドウォール１３を形成した後、ｎ型不純物のイ
オン注入を行いｎ型ソース／ドレイン１４を形成する。
程を経た後、図２１（ａ）に示すように、第２の領域４
のｎ型トランジスタとなるゲート電極７のみを開口する
レジストマスク２２を形成し、図１８（ｃ）と同様の手
順でサイドウォール１３を形成した後、ｎ型不純物のイ
オン注入を行いｎ型ソース／ドレイン１４を形成する。
【０１３２】続いて、図２１（ｂ）に示すように、レジ
ストマスク２２を灰化処理等により除去した後、今度は
第２の領域４のｐ型トランジスタとなるゲート電極７の
みを開口するレジストマスク２３を形成し、同様にサイ
ドウォール１３を形成した後、ｐ型不純物のイオン注入
を行いｐ型ソース／ドレイン１４を形成する。なお、ｎ
型，ｐ型トランジスタに対する工程（サイドウォール形
成、イオン注入）についてはｎ型，ｐ型とで順序を逆に
してもよい。
ストマスク２２を灰化処理等により除去した後、今度は
第２の領域４のｐ型トランジスタとなるゲート電極７の
みを開口するレジストマスク２３を形成し、同様にサイ
ドウォール１３を形成した後、ｐ型不純物のイオン注入
を行いｐ型ソース／ドレイン１４を形成する。なお、ｎ
型，ｐ型トランジスタに対する工程（サイドウォール形
成、イオン注入）についてはｎ型，ｐ型とで順序を逆に
してもよい。
【０１３３】続いて、レジストマスク２３を灰化処理等
により除去した後、図２１（ｃ）に示すように、図１９
（ａ），（ｂ）と同様、第１の領域３の絶縁膜１１及び
第２の領域のサイドウォール１３を除去し、各ソース／
ドレイン１４の表面に金属シリサイド２１としてＣｏＳ
ｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程
度に選択的に成長させる。
により除去した後、図２１（ｃ）に示すように、図１９
（ａ），（ｂ）と同様、第１の領域３の絶縁膜１１及び
第２の領域のサイドウォール１３を除去し、各ソース／
ドレイン１４の表面に金属シリサイド２１としてＣｏＳ
ｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程
度に選択的に成長させる。
【０１３４】しかる後、図１９（ｃ）及び図２０の各工
程を経てコンタクト孔１８，１９を形成する。
程を経てコンタクト孔１８，１９を形成する。
【０１３５】この変形例によれば、第３の実施形態で説
明した諸効果に加え、各導電型のトランジスタについ
て、サイドウォール１３の形成用のマスクとイオン注入
用のマスクとを兼ねる（レジストマスク２２，２３）こ
とにより、マスク数及び工程数を削減して効率の良い半
導体製造が可能となる。
明した諸効果に加え、各導電型のトランジスタについ
て、サイドウォール１３の形成用のマスクとイオン注入
用のマスクとを兼ねる（レジストマスク２２，２３）こ
とにより、マスク数及び工程数を削減して効率の良い半
導体製造が可能となる。
【０１３６】（第４の実施形態）第４の実施形態では、
第３の実施形態を周辺回路（ロジック回路）領域を備え
たＤＲＡＭに適用した一例について説明する。本実施形
態では、便宜上、ＤＲＡＭの構造をその製造方法と共に
説明し、第２の実施形態のＤＲＡＭと同様の構成部材等
については同符号を記す。
第３の実施形態を周辺回路（ロジック回路）領域を備え
たＤＲＡＭに適用した一例について説明する。本実施形
態では、便宜上、ＤＲＡＭの構造をその製造方法と共に
説明し、第２の実施形態のＤＲＡＭと同様の構成部材等
については同符号を記す。
【０１３７】図２２は第４の実施形態によるＤＲＡＭを
示す概略平面図であり、図２３〜図２９は、第２の実施
形態によるＤＲＡＭの製造方法を工程順に示す概略断面
図（図２２の線分Ｉ−Ｉ’に沿った断面図に対応す
る。）である。
示す概略平面図であり、図２３〜図２９は、第２の実施
形態によるＤＲＡＭの製造方法を工程順に示す概略断面
図（図２２の線分Ｉ−Ｉ’に沿った断面図に対応す
る。）である。
【０１３８】先ず、図２３（ａ）に示すように、ｐ型シ
リコン半導体基板１０１の表面に素子活性領域を画定す
るために、半導体基板１０１上に初期酸化膜１０２を約
８５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次に
ＣＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程
度に堆積形成する。そして、素子分離領域となる部位を
開口するレジストマスク（不図示）を形成し、シリコン
窒化膜１０３及び初期酸化膜１０２、続いて半導体基板
１０１を３００ｎｍ程度異方性エッチングして素子分離
領域となる部位に溝１０４を形成する。
リコン半導体基板１０１の表面に素子活性領域を画定す
るために、半導体基板１０１上に初期酸化膜１０２を約
８５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次に
ＣＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程
度に堆積形成する。そして、素子分離領域となる部位を
開口するレジストマスク（不図示）を形成し、シリコン
窒化膜１０３及び初期酸化膜１０２、続いて半導体基板
１０１を３００ｎｍ程度異方性エッチングして素子分離
領域となる部位に溝１０４を形成する。
【０１３９】続いて、図２３（ｂ）に示すように、ＣＶ
Ｄ法により溝１０４を埋め込むようにシリコン酸化膜を
６００ｎｍ程度堆積し、シリコン窒化膜１０３をストッ
パーとしてこのシリコン酸化膜をＣＭＰ法により１５０
ｎｍ程度研磨した後、シリコン窒化膜１０３を除去す
る。そして、半導体基板１０１の表面に約８５０℃の熱
酸化にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成す
ることにより、溝１０４をシリコン酸化膜にて埋め込む
トレンチ型の素子分離構造１０６が形成される。このと
き、素子分離構造１０６により素子活性領域が画定さ
れ、第１の領域であるメモリセル領域１０７と、第２の
領域である周辺回路領域（ロジック回路領域）１０８が
形成される。
Ｄ法により溝１０４を埋め込むようにシリコン酸化膜を
６００ｎｍ程度堆積し、シリコン窒化膜１０３をストッ
パーとしてこのシリコン酸化膜をＣＭＰ法により１５０
ｎｍ程度研磨した後、シリコン窒化膜１０３を除去す
る。そして、半導体基板１０１の表面に約８５０℃の熱
酸化にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成す
ることにより、溝１０４をシリコン酸化膜にて埋め込む
トレンチ型の素子分離構造１０６が形成される。このと
き、素子分離構造１０６により素子活性領域が画定さ
れ、第１の領域であるメモリセル領域１０７と、第２の
領域である周辺回路領域（ロジック回路領域）１０８が
形成される。
【０１４０】続いて、図２３（ｃ）に示すように、メモ
リセル領域１０７及び周辺回路領域１０８に犠牲酸化膜
１０５を介してｐ型不純物（Ｂ：ホウ素）を２００Ｋｅ
Ｖ，１×１０13／ｃｍ2、ｎ型不純物（Ｐ：リン）を８
００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，ド
ーズ量でそれぞれイオン注入し、ｐウェル領域１１１及
びｎウェル領域１１２を形成する。
リセル領域１０７及び周辺回路領域１０８に犠牲酸化膜
１０５を介してｐ型不純物（Ｂ：ホウ素）を２００Ｋｅ
Ｖ，１×１０13／ｃｍ2、ｎ型不純物（Ｐ：リン）を８
００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，ド
ーズ量でそれぞれイオン注入し、ｐウェル領域１１１及
びｎウェル領域１１２を形成する。
【０１４１】次に、各種トランジスタのしきい値（Ｖt
h）制御のためのイオン注入を行なう。例えばメモリセ
ル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０
13／ｃｍ2の加速エネルギー，ドーズ量の各条件で注入
する。
h）制御のためのイオン注入を行なう。例えばメモリセ
ル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０
13／ｃｍ2の加速エネルギー，ドーズ量の各条件で注入
する。
【０１４２】次に、犠牲酸化膜１０５を除去した後、メ
モリセル領域１０７及び周辺回路領域１０８の表面に約
８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜
１０９を形成する。
モリセル領域１０７及び周辺回路領域１０８の表面に約
８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜
１０９を形成する。
【０１４３】次に、不純物がドープされたアモルファス
シリコン（ＤＡＳＩ）膜１１３、バリアメタル膜１１
４、メタル膜１１５、反射防止膜となるシリコン窒化酸
化膜１１６、ＳＡＣ用のシリコン窒化膜１１７をそれぞ
れ膜厚７０ｎｍ、３０ｎｍ、４０ｎｍ、４０ｎｍ、１２
０ｎｍ程度に順次形成し、これらにフォトリソグラフィ
ー及びそれに続くエッチングを施してゲート電極１１
８，１１９をパターン形成する。ここで、ゲート電極１
１８がメモリセル領域１０７に、ゲート電極１１９が周
辺回路領域１０８に形成されることになる。なお、図
中、素子分離構造１０６を跨ぐようなゲート電極１０
８，１０９が示されているが、これらは素子活性領域か
ら素子分離領域にかけて形成されたものであり、断面図
上で素子分離構造１０６上に形成されているように表さ
れているに過ぎない。
シリコン（ＤＡＳＩ）膜１１３、バリアメタル膜１１
４、メタル膜１１５、反射防止膜となるシリコン窒化酸
化膜１１６、ＳＡＣ用のシリコン窒化膜１１７をそれぞ
れ膜厚７０ｎｍ、３０ｎｍ、４０ｎｍ、４０ｎｍ、１２
０ｎｍ程度に順次形成し、これらにフォトリソグラフィ
ー及びそれに続くエッチングを施してゲート電極１１
８，１１９をパターン形成する。ここで、ゲート電極１
１８がメモリセル領域１０７に、ゲート電極１１９が周
辺回路領域１０８に形成されることになる。なお、図
中、素子分離構造１０６を跨ぐようなゲート電極１０
８，１０９が示されているが、これらは素子活性領域か
ら素子分離領域にかけて形成されたものであり、断面図
上で素子分離構造１０６上に形成されているように表さ
れているに過ぎない。
【０１４４】次に、ｐウェル領域１１１、ｎウェル領域
１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，
１２１ｂ（第１の不純物拡散層）を形成する。このと
き、メモリセル領域１０７では、ゲート電極１１８及び
ソース／ドレインとして機能するＬＤＤ拡散層１２１ａ
からトランジスタＴｒ１が構成される。
１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，
１２１ｂ（第１の不純物拡散層）を形成する。このと
き、メモリセル領域１０７では、ゲート電極１１８及び
ソース／ドレインとして機能するＬＤＤ拡散層１２１ａ
からトランジスタＴｒ１が構成される。
【０１４５】続いて、図２４（ａ）に示すように、ＣＶ
Ｄ法により全面にＳＡＣ用の保護膜としてシリコン窒化
膜１２２を膜厚３０ｎｍ程度に形成した後、サイドウォ
ール形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度
に形成する。
Ｄ法により全面にＳＡＣ用の保護膜としてシリコン窒化
膜１２２を膜厚３０ｎｍ程度に形成した後、サイドウォ
ール形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度
に形成する。
【０１４６】続いて、図２４（ｂ）に示すように、フォ
トレジストを塗布し、フォトリソグラフィーによりメモ
リセル領域１０７を覆う形状のレジストマスク１２４を
形成する。そして、周辺回路領域１０８のＬＤＤ拡散層
１２１の表面が露出するまで全面を異方性エッチング
し、周辺回路領域１０８のゲート電極１１９の側面にシ
リコン酸化膜１２３からなるサイドウォール１２５を形
成する。
トレジストを塗布し、フォトリソグラフィーによりメモ
リセル領域１０７を覆う形状のレジストマスク１２４を
形成する。そして、周辺回路領域１０８のＬＤＤ拡散層
１２１の表面が露出するまで全面を異方性エッチング
し、周辺回路領域１０８のゲート電極１１９の側面にシ
リコン酸化膜１２３からなるサイドウォール１２５を形
成する。
【０１４７】続いて、図２４（ｃ）に示すように、レジ
ストマスク１２４を灰化処理等により除去した後、周辺
回路領域１０８のｎチャネル側にはｎ型不純物を、ｐチ
ャネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤ
Ｄ拡散層１２１ａ，１２１ｂと接合されるソース／ドレ
イン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び
第２の不純物拡散層）をそれぞれ形成する。このとき、
周辺回路領域１０８には、ゲート電極１１９及びソース
／ドレイン１２６（ｎ+）からなるｎ型トランジスタＴ
ｒ２（ｎ）と、ゲート電極１１９及びソース／ドレイン
１２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）
とが構成される。
ストマスク１２４を灰化処理等により除去した後、周辺
回路領域１０８のｎチャネル側にはｎ型不純物を、ｐチ
ャネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤ
Ｄ拡散層１２１ａ，１２１ｂと接合されるソース／ドレ
イン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び
第２の不純物拡散層）をそれぞれ形成する。このとき、
周辺回路領域１０８には、ゲート電極１１９及びソース
／ドレイン１２６（ｎ+）からなるｎ型トランジスタＴ
ｒ２（ｎ）と、ゲート電極１１９及びソース／ドレイン
１２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）
とが構成される。
【０１４８】次に、例えば（ ）により、シリコン酸化
膜１２３及びサイドウォール１２５を除去し、周辺回路
領域１０８の露出したソース／ドレイン１２６
（ｎ+）、１２７（ｐ+）の表面に金属シリサイド１２８
としてＣｏＳｉを周知のサリサイド・プロセスにより膜
厚１０ｎｍ程度に選択的に成長させる。
膜１２３及びサイドウォール１２５を除去し、周辺回路
領域１０８の露出したソース／ドレイン１２６
（ｎ+）、１２７（ｐ+）の表面に金属シリサイド１２８
としてＣｏＳｉを周知のサリサイド・プロセスにより膜
厚１０ｎｍ程度に選択的に成長させる。
【０１４９】次に、ＣＶＤ法により全面にＢＬＣ用の保
護膜としてシリコン窒化膜１２９をメモリセル領域１０
７のゲート電極１１８間をシリコン窒化膜１２２の膜厚
との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ
程度に堆積形成した後、シリコン酸化膜を膜厚６００ｎ
ｍ程度に堆積してゲート電極１１８，１１９を埋め込む
層間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ
法）により層間絶縁膜１３１の表面を４００ｎｍ程度研
磨して平坦化する。
護膜としてシリコン窒化膜１２９をメモリセル領域１０
７のゲート電極１１８間をシリコン窒化膜１２２の膜厚
との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ
程度に堆積形成した後、シリコン酸化膜を膜厚６００ｎ
ｍ程度に堆積してゲート電極１１８，１１９を埋め込む
層間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ
法）により層間絶縁膜１３１の表面を４００ｎｍ程度研
磨して平坦化する。
【０１５０】続いて、ＤＲＡＭのメモリキャパシタ用の
コンタクト孔（蓄積電極コンタクト孔）を形成する。先
ず、図２５（ａ）に示すように、層間絶縁膜１３１の全
面にフォトレジスト１３２を塗布し、フォトリソグラフ
ィーによりフォトレジスト１３２にドレインコンタクト
形成用の開孔１３２ａを形成する。
コンタクト孔（蓄積電極コンタクト孔）を形成する。先
ず、図２５（ａ）に示すように、層間絶縁膜１３１の全
面にフォトレジスト１３２を塗布し、フォトリソグラフ
ィーによりフォトレジスト１３２にドレインコンタクト
形成用の開孔１３２ａを形成する。
【０１５１】次に、図２５（ｂ）に示すように、フォト
レジスト１３２をマスクとして、メモリセル領域１０７
について、層間絶縁膜１３１、シリコン窒化膜１２９及
びゲート絶縁膜１０９を異方性エッチングする。これに
より、メモリセル領域１０７のゲート電極１１８間の間
隔が狭くとも、シリコン窒化膜１２８，１２９によりゲ
ート電極１１８がエッチングから保護されてメモリセル
領域１０７にはソース／ドレインとして機能するＬＤＤ
拡散層１２１ａの表面を露出させるコンタクト孔１３３
が形成される。
レジスト１３２をマスクとして、メモリセル領域１０７
について、層間絶縁膜１３１、シリコン窒化膜１２９及
びゲート絶縁膜１０９を異方性エッチングする。これに
より、メモリセル領域１０７のゲート電極１１８間の間
隔が狭くとも、シリコン窒化膜１２８，１２９によりゲ
ート電極１１８がエッチングから保護されてメモリセル
領域１０７にはソース／ドレインとして機能するＬＤＤ
拡散層１２１ａの表面を露出させるコンタクト孔１３３
が形成される。
【０１５２】続いて、フォトレジスト１３２を灰化処理
等により除去した後、図２５（ｃ）に示すように、コン
タクト孔１３３を十分埋め込む膜厚、ここでは１５０ｎ
ｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１
３１の表面が露出するまで研磨して、コンタクト孔１３
３をＤＡＳＩで充填するコンタクトプラグ１３４を形成
する。
等により除去した後、図２５（ｃ）に示すように、コン
タクト孔１３３を十分埋め込む膜厚、ここでは１５０ｎ
ｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１
３１の表面が露出するまで研磨して、コンタクト孔１３
３をＤＡＳＩで充填するコンタクトプラグ１３４を形成
する。
【０１５３】続いて、メモリセル領域１０７にはトラン
ジスタＴｒ１のビットコンタクト孔を、周辺回路領域１
０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソ
ース／ドレインコンタクト孔を形成する。
ジスタＴｒ１のビットコンタクト孔を、周辺回路領域１
０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソ
ース／ドレインコンタクト孔を形成する。
【０１５４】先ず、図２６（ａ）に示すように、層間絶
縁膜１３１の全面にフォトレジスト１３５を塗布し、フ
ォトリソグラフィーによりフォトレジスト１３５にビッ
トコンタクト形成用の開孔１３５ａ及びソース／ドレイ
ンコンタクト形成用の開孔１３５ｂを形成する。
縁膜１３１の全面にフォトレジスト１３５を塗布し、フ
ォトリソグラフィーによりフォトレジスト１３５にビッ
トコンタクト形成用の開孔１３５ａ及びソース／ドレイ
ンコンタクト形成用の開孔１３５ｂを形成する。
【０１５５】次に、図２６（ｂ）に示すように、フォト
レジスト１３５をマスクとして、メモリセル領域１０７
及び周辺回路領域１０８の双方について、層間絶縁膜１
３１、シリコン窒化膜１２２，１２９及びゲート絶縁膜
１０９を異方性エッチングする。これにより、メモリセ
ル領域１０７のゲート電極１１８間の間隔が狭くとも、
又は周辺回路領域１０８のゲート電極１１９間の間隔が
狭くとも、シリコン窒化膜１２２，１２９によりゲート
電極１１８，１１９がエッチングから保護されてメモリ
セル領域１０７にはソース／ドレインとして機能するＬ
ＤＤ拡散層１２１の表面を露出させるコンタクト孔（ビ
ットコンタクト孔）１３６が、周辺回路領域１０８には
金属シリサイド１２８の表面を露出させるコンタクト孔
（ソース／ドレインコンタクト孔）１３７がそれぞれ形
成される。
レジスト１３５をマスクとして、メモリセル領域１０７
及び周辺回路領域１０８の双方について、層間絶縁膜１
３１、シリコン窒化膜１２２，１２９及びゲート絶縁膜
１０９を異方性エッチングする。これにより、メモリセ
ル領域１０７のゲート電極１１８間の間隔が狭くとも、
又は周辺回路領域１０８のゲート電極１１９間の間隔が
狭くとも、シリコン窒化膜１２２，１２９によりゲート
電極１１８，１１９がエッチングから保護されてメモリ
セル領域１０７にはソース／ドレインとして機能するＬ
ＤＤ拡散層１２１の表面を露出させるコンタクト孔（ビ
ットコンタクト孔）１３６が、周辺回路領域１０８には
金属シリサイド１２８の表面を露出させるコンタクト孔
（ソース／ドレインコンタクト孔）１３７がそれぞれ形
成される。
【０１５６】続いて、フォトレジスト１３５を灰化処理
等により除去した後、図２７（ａ）に示すように、コン
タクト孔１３６，１３７の内壁面を覆うようにバリアメ
タル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト
孔１３６，１３７を十分に埋め込むようにメタル膜を形
成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出
するまで研磨して、コンタクト孔１３６，１３７を前記
メタル膜で充填するコンタクトプラグ１５１，１５２を
形成する。
等により除去した後、図２７（ａ）に示すように、コン
タクト孔１３６，１３７の内壁面を覆うようにバリアメ
タル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト
孔１３６，１３７を十分に埋め込むようにメタル膜を形
成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出
するまで研磨して、コンタクト孔１３６，１３７を前記
メタル膜で充填するコンタクトプラグ１５１，１５２を
形成する。
【０１５７】次に、層間絶縁膜１３１上にバリアメタル
膜１５３、メタル膜１５４、反射防止膜となるシリコン
窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜
厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順
次形成し、これらにフォトリソグラフィー及びそれに続
くエッチングを施して、コンタクトプラグ１５１と接続
されるビット線１５７、コンタクトプラグ１５２と接続
される配線層１５８をパターン形成する。
膜１５３、メタル膜１５４、反射防止膜となるシリコン
窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜
厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順
次形成し、これらにフォトリソグラフィー及びそれに続
くエッチングを施して、コンタクトプラグ１５１と接続
されるビット線１５７、コンタクトプラグ１５２と接続
される配線層１５８をパターン形成する。
【０１５８】次に、全面にシリコン窒化膜を膜厚３０ｎ
ｍ程度に堆積形成した後、全面を異方性エッチングして
ビット線１５７、配線層１５８の各側面にサイドウォー
ル１５９を形成する。
ｍ程度に堆積形成した後、全面を異方性エッチングして
ビット線１５７、配線層１５８の各側面にサイドウォー
ル１５９を形成する。
【０１５９】続いて、コンタクトプラグ１３４を介して
メモリセル領域１０７のトランジスタ１４１のＬＤＤ拡
散層１２１と接続されるメモリキャパシタ１７１を形成
する。先ず、図２７（ｂ）に示すように、ビット線１５
７、配線層１５８を埋め込むようにシリコン酸化膜を膜
厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形
成し、ＣＭＰにより表面を研磨して平坦化する。
メモリセル領域１０７のトランジスタ１４１のＬＤＤ拡
散層１２１と接続されるメモリキャパシタ１７１を形成
する。先ず、図２７（ｂ）に示すように、ビット線１５
７、配線層１５８を埋め込むようにシリコン酸化膜を膜
厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形
成し、ＣＭＰにより表面を研磨して平坦化する。
【０１６０】次に、コンタクトプラグ１３４と接続され
るように、層間絶縁膜１６１をフォトリソグラフィー及
びそれに続くエッチングにより開孔し、コンタクト孔１
６２を形成する。
るように、層間絶縁膜１６１をフォトリソグラフィー及
びそれに続くエッチングにより開孔し、コンタクト孔１
６２を形成する。
【０１６１】次に、コンタクト孔１６２を十分埋め込む
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１６１の表面が露出するまで研磨
して、コンタクト孔１６２をＤＡＳＩで充填しコンタク
トプラグ１３４と接続されるコンタクトプラグ１６３を
形成する。
膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、Ｃ
ＭＰにより層間絶縁膜１６１の表面が露出するまで研磨
して、コンタクト孔１６２をＤＡＳＩで充填しコンタク
トプラグ１３４と接続されるコンタクトプラグ１６３を
形成する。
【０１６２】続いて、図２８に示すように、層間絶縁膜
１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成
し、フォトリソグラフィー及びそれに続くエッチングに
よりパターニングして、コンタクトプラグ１６３と接続
されるストレージノード電極１６４を形成する。
１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成
し、フォトリソグラフィー及びそれに続くエッチングに
よりパターニングして、コンタクトプラグ１６３と接続
されるストレージノード電極１６４を形成する。
【０１６３】次に、ストレージノード電極１６４を覆う
ようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜
厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、
ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリ
ソグラフィー及びそれに続くエッチングにより当該ＤＡ
ＳＩ及びその下層の誘電体膜１６５をパターニングし
て、セルプレート電極１６６を形成する。このとき、ス
トレージノード電極１６４とセルプレート電極１６６と
が誘電体膜１６５を介して容量結合するメモリキャパシ
タ１７１が完成する。
ようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜
厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、
ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリ
ソグラフィー及びそれに続くエッチングにより当該ＤＡ
ＳＩ及びその下層の誘電体膜１６５をパターニングし
て、セルプレート電極１６６を形成する。このとき、ス
トレージノード電極１６４とセルプレート電極１６６と
が誘電体膜１６５を介して容量結合するメモリキャパシ
タ１７１が完成する。
【０１６４】続いて、上層配線層１８１をパターン形成
する。図２９に示すように、先ずメモリキャパシタ１７
１を埋め込むように、シリコン酸化膜を膜厚１０００ｎ
ｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰに
より表面を研磨して平坦化する。
する。図２９に示すように、先ずメモリキャパシタ１７
１を埋め込むように、シリコン酸化膜を膜厚１０００ｎ
ｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰに
より表面を研磨して平坦化する。
【０１６５】次に、例えば図示のビット線１５７，１５
８と接続するためのコンタクト孔を層間絶縁膜１６７、
１６１に開孔し、コンタクトプラグ１５１，１５２と同
様にバリアメタル膜を介して前記コンタクト孔を充填す
るメタル膜（コンタクト孔、バリアメタル膜と共に図示
を省略する。）を形成する。
８と接続するためのコンタクト孔を層間絶縁膜１６７、
１６１に開孔し、コンタクトプラグ１５１，１５２と同
様にバリアメタル膜を介して前記コンタクト孔を充填す
るメタル膜（コンタクト孔、バリアメタル膜と共に図示
を省略する。）を形成する。
【０１６６】次に、バリアメタル膜１７２、メタル膜１
７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順
次形成し、フォトリソグラフィー及びそれに続くエッチ
ングによりパターニングして、上層配線層１８１を形成
する。しかる後、全面を覆うように保護膜１７４を形成
し、ＤＲＡＭを完成させる。
７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順
次形成し、フォトリソグラフィー及びそれに続くエッチ
ングによりパターニングして、上層配線層１８１を形成
する。しかる後、全面を覆うように保護膜１７４を形成
し、ＤＲＡＭを完成させる。
【０１６７】なお、本発明は上記の実施形態に限定され
るものではない。例えば、上層配線層１８１を単層とし
たが、これを更に重ねた２層以上の多層配線層を形成す
るようにしてもよい。また、本発明はＤＲＡＭのみなら
ず、フラッシュメモリ等の不揮発性半導体メモリにも適
用可能である。
るものではない。例えば、上層配線層１８１を単層とし
たが、これを更に重ねた２層以上の多層配線層を形成す
るようにしてもよい。また、本発明はＤＲＡＭのみなら
ず、フラッシュメモリ等の不揮発性半導体メモリにも適
用可能である。
【０１６８】以上説明したように、本実施形態のＤＲＡ
Ｍの製造方法によれば、周辺回路領域１０８のトランジ
スタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレ
インのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技
術とを共に適用し、周辺回路領域１０８のトランジスタ
Ｔｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備
えたＤＲＡＭの更なる高集積化及び高性能化（高速動作
化）が可能となる。
Ｍの製造方法によれば、周辺回路領域１０８のトランジ
スタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレ
インのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技
術とを共に適用し、周辺回路領域１０８のトランジスタ
Ｔｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備
えたＤＲＡＭの更なる高集積化及び高性能化（高速動作
化）が可能となる。
【０１６９】更に、周辺回路領域１０８のトランジスタ
に対しては十分な膜厚でサイドウォール１２５を形成で
きるため、安定した特性のトランジスタを形成すること
ができる。更に、第２の保護膜であるシリコン窒化膜１
２９の形成前に、メモリセル領域１０７に存する絶縁膜
１２１及び周辺回路領域１０８に存するサイドウォール
１２５を除去することにより、メモリセル領域１０７及
び周辺回路領域１０８のゲート電極１１８，１１９の側
壁には第１及び第２の保護膜であるシリコン窒化膜１２
２，１２９が形成されるため、ＳＡＣ用のシリコン窒化
膜１２２に加えて、ＢＬＣ用のシリコン窒化膜１２９を
ＳＡＣ用の保護膜として利用できる。これにより、メモ
リセル領域１０７及び周辺回路領域１０８に形成したコ
ンタクト孔（接続孔）１３３，１３６，１３７の絶縁耐
圧を更に向上させることができる。
に対しては十分な膜厚でサイドウォール１２５を形成で
きるため、安定した特性のトランジスタを形成すること
ができる。更に、第２の保護膜であるシリコン窒化膜１
２９の形成前に、メモリセル領域１０７に存する絶縁膜
１２１及び周辺回路領域１０８に存するサイドウォール
１２５を除去することにより、メモリセル領域１０７及
び周辺回路領域１０８のゲート電極１１８，１１９の側
壁には第１及び第２の保護膜であるシリコン窒化膜１２
２，１２９が形成されるため、ＳＡＣ用のシリコン窒化
膜１２２に加えて、ＢＬＣ用のシリコン窒化膜１２９を
ＳＡＣ用の保護膜として利用できる。これにより、メモ
リセル領域１０７及び周辺回路領域１０８に形成したコ
ンタクト孔（接続孔）１３３，１３６，１３７の絶縁耐
圧を更に向上させることができる。
【０１７０】−変形例− 以下、第４の実施形態の変形例について説明する。な
お、この変形例において第４の実施形態の半導体装置に
相当する構成部材等については同符号を記して説明を省
略する。
お、この変形例において第４の実施形態の半導体装置に
相当する構成部材等については同符号を記して説明を省
略する。
【０１７１】この変形例では、周辺回路領域１０８にｎ
型及びｐ型の各トランジスタＴｒ２（ｎ），Ｔｒ２
（ｐ）を形成するに際して、サイドウォール１２５の形
成とソース／ドレイン１２６（ｎ+），１２７（ｐ+）の
形成を連続した工程として行なう。
型及びｐ型の各トランジスタＴｒ２（ｎ），Ｔｒ２
（ｐ）を形成するに際して、サイドウォール１２５の形
成とソース／ドレイン１２６（ｎ+），１２７（ｐ+）の
形成を連続した工程として行なう。
【０１７２】具体的には、図２３（ａ）〜（ｃ）、図２
４（ａ）の各工程を経た後、図３０（ａ）に示すよう
に、周辺回路領域１０８のｎ型トランジスタＴｒ２
（ｎ）となるゲート電極１１９のみを開口するレジスト
マスク２０１を形成し、図２４（ｂ）と同様の手順でサ
イドウォール１２５を形成した後、ｎ型不純物のイオン
注入を行いｎ型ソース／ドレイン１２６（ｎ+）を形成
する。
４（ａ）の各工程を経た後、図３０（ａ）に示すよう
に、周辺回路領域１０８のｎ型トランジスタＴｒ２
（ｎ）となるゲート電極１１９のみを開口するレジスト
マスク２０１を形成し、図２４（ｂ）と同様の手順でサ
イドウォール１２５を形成した後、ｎ型不純物のイオン
注入を行いｎ型ソース／ドレイン１２６（ｎ+）を形成
する。
【０１７３】続いて、図３０（ｂ）に示すように、レジ
ストマスク２０１を灰化処理等により除去した後、今度
は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）
となるゲート電極１１９のみを開口するレジストマスク
２０２を形成し、同様にサイドウォール１２５を形成し
た後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレ
イン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トラ
ンジスタに対する工程（サイドウォール形成、イオン注
入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
ストマスク２０１を灰化処理等により除去した後、今度
は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）
となるゲート電極１１９のみを開口するレジストマスク
２０２を形成し、同様にサイドウォール１２５を形成し
た後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレ
イン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トラ
ンジスタに対する工程（サイドウォール形成、イオン注
入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【０１７４】続いて、レジストマスク２０２を灰化処理
等により除去した後、図２４（ｃ）と同様に、ソース／
ドレイン１２６（ｎ+），１２７（ｐ+）の表面に金属シ
リサイド１２８としてＣｏＳｉを周知のサリサイド・プ
ロセスにより膜厚１０ｎｍ程度に選択的に成長させた
後、層間絶縁膜１３１を形成して表面を平坦化する。
等により除去した後、図２４（ｃ）と同様に、ソース／
ドレイン１２６（ｎ+），１２７（ｐ+）の表面に金属シ
リサイド１２８としてＣｏＳｉを周知のサリサイド・プ
ロセスにより膜厚１０ｎｍ程度に選択的に成長させた
後、層間絶縁膜１３１を形成して表面を平坦化する。
【０１７５】しかる後、図２５〜図２９の各工程を経
て、ＤＲＡＭを完成させる。
て、ＤＲＡＭを完成させる。
【０１７６】この変形例によれば、第４の実施形態で説
明した諸効果に加え、各導電型のトランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５
の形成用のマスクとイオン注入用のマスクとを兼ねるこ
とにより、マスク数及び工程数を削減して効率の良いＤ
ＲＡＭの製造が可能となる。
明した諸効果に加え、各導電型のトランジスタＴｒ２
（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５
の形成用のマスクとイオン注入用のマスクとを兼ねるこ
とにより、マスク数及び工程数を削減して効率の良いＤ
ＲＡＭの製造が可能となる。
【０１７７】以下に示す諸態様もまた、本発明を構成す
る。
る。
【０１７８】態様１は、半導体装置の製造方法であっ
て、半導体基板上の第１の領域に複数のゲート電極を、
第２の領域に少なくとも１つのゲート電極をそれぞれ形
成した後、前記第１及び第２の領域のゲート電極の両側
に第１の不純物拡散層を形成する工程と、前記第１の領
域のゲート電極間を埋め込まない程度の膜厚に第１の保
護膜を形成する工程と、前記第１及び第２の領域に絶縁
膜を形成し、前記第２の領域の前記絶縁膜を加工して前
記第２の領域のゲート電極の両側にサイドウォールを形
成するとともに、前記サイドウォールの両側の前記半導
体基板の表面を露出させる工程と、前記サイドウォール
の両側で露出した前記半導体基板に前記第１の不純物拡
散層と一部重なるように第２の不純物拡散層を形成する
工程と、前記第２の不純物拡散層上に金属シリサイド膜
を形成する工程と、少なくとも前記第２の領域のゲート
電極間を埋め込まない程度の膜厚に第２の保護膜を形成
する工程と、前記第１の領域には前記第１の不純物拡散
層を露出させる第１の接続孔を、前記第２の領域には前
記金属シリサイド膜を露出させる第２の接続孔を前記第
１及び第２の保護膜を利用してそれぞれ形成する工程と
を含むことを特徴とする。
て、半導体基板上の第１の領域に複数のゲート電極を、
第２の領域に少なくとも１つのゲート電極をそれぞれ形
成した後、前記第１及び第２の領域のゲート電極の両側
に第１の不純物拡散層を形成する工程と、前記第１の領
域のゲート電極間を埋め込まない程度の膜厚に第１の保
護膜を形成する工程と、前記第１及び第２の領域に絶縁
膜を形成し、前記第２の領域の前記絶縁膜を加工して前
記第２の領域のゲート電極の両側にサイドウォールを形
成するとともに、前記サイドウォールの両側の前記半導
体基板の表面を露出させる工程と、前記サイドウォール
の両側で露出した前記半導体基板に前記第１の不純物拡
散層と一部重なるように第２の不純物拡散層を形成する
工程と、前記第２の不純物拡散層上に金属シリサイド膜
を形成する工程と、少なくとも前記第２の領域のゲート
電極間を埋め込まない程度の膜厚に第２の保護膜を形成
する工程と、前記第１の領域には前記第１の不純物拡散
層を露出させる第１の接続孔を、前記第２の領域には前
記金属シリサイド膜を露出させる第２の接続孔を前記第
１及び第２の保護膜を利用してそれぞれ形成する工程と
を含むことを特徴とする。
【０１７９】態様２は、前記態様１に記載の半導体装置
の製造方法であって、前記金属シリサイド膜を形成した
後、前記第１の領域の前記絶縁膜及び前記第２の領域の
前記サイドウォールを残した状態で、前記第２の領域の
ゲート電極間を埋め込まない程度の膜厚に前記第２の保
護膜を形成することを特徴とする。
の製造方法であって、前記金属シリサイド膜を形成した
後、前記第１の領域の前記絶縁膜及び前記第２の領域の
前記サイドウォールを残した状態で、前記第２の領域の
ゲート電極間を埋め込まない程度の膜厚に前記第２の保
護膜を形成することを特徴とする。
【０１８０】態様３は、前記態様１に記載の半導体装置
の製造方法であって、前記金属シリサイド膜を形成した
後、前記第１の領域の前記絶縁膜及び前記第２の領域の
前記サイドウォールを除去し、前記第１の領域のゲート
電極間を埋め込まない程度の膜厚に前記第２の保護膜を
形成することを特徴とする。
の製造方法であって、前記金属シリサイド膜を形成した
後、前記第１の領域の前記絶縁膜及び前記第２の領域の
前記サイドウォールを除去し、前記第１の領域のゲート
電極間を埋め込まない程度の膜厚に前記第２の保護膜を
形成することを特徴とする。
【０１８１】
【発明の効果】本発明によれば、例えば第１，第２の領
域の関係について、第１の領域がメモリセル領域、第２
の領域がその周辺回路領域である場合に、当該周辺回路
領域のトランジスタにおけるソース／ドレインのシリサ
イド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適
用し、ロジック回路のトランジスタに金属シリサイドを
備えた半導体メモリの更なる高集積化及び高性能化（高
速動作化）を可能とする。
域の関係について、第１の領域がメモリセル領域、第２
の領域がその周辺回路領域である場合に、当該周辺回路
領域のトランジスタにおけるソース／ドレインのシリサ
イド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適
用し、ロジック回路のトランジスタに金属シリサイドを
備えた半導体メモリの更なる高集積化及び高性能化（高
速動作化）を可能とする。
【図１】第１の実施形態の半導体装置の製造方法を示す
概略断面図である。
概略断面図である。
【図２】図１に引き続き、第１の実施形態の半導体装置
の製造方法を示す概略断面図である。
の製造方法を示す概略断面図である。
【図３】第１の実施形態の半導体装置の製造方法の変形
例１を示す概略断面図である。
例１を示す概略断面図である。
【図４】第１の実施形態の半導体装置の製造方法の変形
例２を示す概略断面図である。
例２を示す概略断面図である。
【図５】第１の実施形態の半導体装置の製造方法の変形
例３を示す概略断面図である。
例３を示す概略断面図である。
【図６】第２の実施形態によるＤＲＡＭを示す概略平面
図である。
図である。
【図７】第２の実施形態によるＤＲＡＭの製造方法を工
程順に示す概略断面図である。
程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＤＲＡ
Ｍの製造方法を工程順に示す概略断面図である。
Ｍの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＤＲＡ
Ｍの製造方法を工程順に示す概略断面図である。
Ｍの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＤＲ
ＡＭの製造方法を工程順に示す概略断面図である。
ＡＭの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図１４】第２の実施形態の半導体装置の製造方法の変
形例１を示す概略断面図である。
形例１を示す概略断面図である。
【図１５】第２の実施形態の半導体装置の製造方法の変
形例２を示す概略断面図である。
形例２を示す概略断面図である。
【図１６】第２の実施形態の半導体装置の製造方法の変
形例３を示す概略断面図である。
形例３を示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態の半導体
装置の製造方法の変形例３を示す概略断面図である。
装置の製造方法の変形例３を示す概略断面図である。
【図１８】第３の実施形態の半導体装置の製造方法を示
す概略断面図である。
す概略断面図である。
【図１９】図１８に引き続き、第３の実施形態の半導体
装置の製造方法を示す概略断面図である。
装置の製造方法を示す概略断面図である。
【図２０】図１９に引き続き、第３の実施形態の半導体
装置の製造方法を示す概略断面図である。
装置の製造方法を示す概略断面図である。
【図２１】第３の実施形態の半導体装置の製造方法の変
形例を示す概略断面図である。
形例を示す概略断面図である。
【図２２】第４の実施形態によるＤＲＡＭの製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図２３】図２２に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第４の実施形態によるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図３０】第４の実施形態の半導体装置の製造方法の変
形例を示す概略断面図である。
形例を示す概略断面図である。
【図３１】従来のＤＲＡＭの製造方法における問題点を
説明するための一部工程を示す概略断面図である。
説明するための一部工程を示す概略断面図である。
１，１０１ 半導体基板 ２，１０６ 素子分離構造 ３ 第１の領域 ４ 第２の領域 ５，１０９ ゲート絶縁膜 ６，７，１１８，１１９ ゲート電極 ８，９，１２１ａ，１２１ｂ ＬＤＤ拡散層 １０，１２２ 第１の保護膜 １１ シリコン酸化膜 １２，１７，２２，２３，２４，１２４，１３２，１３
５，２０１，２０２，２０３，２０４ フォトレジスト １３，１２５ サイドウォール １４，１２６（ｎ+），１２７（ｐ+ ） ソース／ドレ
イン １５，１２９ 第２の保護膜 １６，１３１，１６７ 層間絶縁膜 １８，１９，１３３，１３６，１３７ コンタクト孔 ２１，１２８ 金属シリサイド １０７ メモリセル領域 １０８ 周辺回路領域
５，２０１，２０２，２０３，２０４ フォトレジスト １３，１２５ サイドウォール １４，１２６（ｎ+），１２７（ｐ+ ） ソース／ドレ
イン １５，１２９ 第２の保護膜 １６，１３１，１６７ 層間絶縁膜 １８，１９，１３３，１３６，１３７ コンタクト孔 ２１，１２８ 金属シリサイド １０７ メモリセル領域 １０８ 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鷹尾 義弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 勝部 雅樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F083 AD10 AD42 AD48 AD49 AD56 ER22 GA02 GA09 JA31 JA35 JA56 MA06 MA17 PR06 PR29 PR36 PR40 ZA12
Claims (9)
- 【請求項１】 半導体基板上の第１の領域に複数のゲー
ト電極を、第２の領域に少なくとも１つのゲート電極を
それぞれ形成した後、前記第１及び第２の領域のゲート
電極の両側に第１の不純物拡散層を形成する工程と、 前記第１及び第２の領域に第１の保護膜を形成する工程
と、 前記第１及び第２の領域に絶縁膜を形成し、前記第２の
領域の前記絶縁膜を加工して前記第２の領域のゲート電
極の両側にサイドウォールを形成するとともに、前記サ
イドウォールの両側の前記半導体基板の表面を露出させ
る工程と、 前記サイドウォールの両側で露出した前記半導体基板に
前記第１の不純物拡散層と一部重なるように第２の不純
物拡散層を形成する工程と、 前記第１及び第２の領域に第２の保護膜を形成する工程
と、 前記第１の領域には前記第１の不純物拡散層を露出させ
る第１の接続孔を、前記第２の領域には前記第２の不純
物拡散層を露出させる第２の接続孔を前記第１及び第２
の保護膜を用いてそれぞれ形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の不純物拡散層を形成した後、
前記第２の不純物拡散層上に金属シリサイド膜を形成す
る工程を含み、 前記第２の接続孔を形成する際に、前記第２の領域で前
記金属シリサイド膜を露出させることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１及び第２の保護膜は同じエッチ
ング特性を有する材料からなり、前記第１及び第２の接
続孔を形成する工程は、前記第１及び第２の保護膜の材
料に対して選択性の低い条件で前記各ゲート電極を埋め
込む膜厚に形成された層間絶縁膜及び前記第１の領域側
の前記第２の保護膜が貫通するまで異方性エッチングし
た後、前記第１及び第２の保護膜の材料に対して選択性
の高い条件で前記絶縁膜を異方性エッチングする工程を
含むことを特徴とする請求項１又は２に記載の半導体装
置の製造方法。 - 【請求項４】 前記層間絶縁膜を形成した後、化学機械
研磨法により前記層間絶縁膜の表面を平坦化する工程を
更に含み、 前記化学機械研磨の際に、前記第１の領域側における前
記第２のゲート上の前記第２の保護膜が除去されるまで
前記層間絶縁膜を研磨することを特徴とする請求項１〜
３のいずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 前記第２の保護膜を形成した後、前記第
２の領域を覆い前記第１の領域を開口するマスクを形成
し、前記マスクを用いて前記第１の領域側の前記第２の
保護膜を除去することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項６】 半導体基板上の第１の領域に複数のゲー
ト電極を、第２の領域に少なくとも１つのゲート電極を
それぞれ形成した後、前記第１及び第２の領域のゲート
電極の両側に第１の不純物拡散層を形成する工程と、 前記第１及び第２の領域に第１の保護膜を形成する工程
と、 前記第１及び第２の領域に絶縁膜を形成し、前記第２の
領域の前記絶縁膜を加工して前記第２の領域のゲート電
極の両側にサイドウォールを形成するとともに、前記サ
イドウォールの両側の前記半導体基板の表面を露出させ
る工程と、 前記サイドウォールの両側で露出した前記半導体基板に
前記第１の不純物拡散層と一部重なるように第２の不純
物拡散層を形成した後、前記第１の領域の前記絶縁膜及
び前記第２の領域の前記サイドウォールを除去する工程
と、 前記第１及び第２の領域に第２の保護膜を形成する工程
と、 前記第１の領域には前記第１の不純物拡散層を露出させ
る第１の接続孔を、前記第２の領域には前記第２の不純
物拡散層を露出させる第２の接続孔を前記第１及び第２
の保護膜を用いてそれぞれ形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項７】 前記第２の不純物拡散層を形成した後、
前記第２の不純物拡散層上に金属シリサイド膜を形成す
る工程を含み、 前記第２の接続孔を形成する際に、前記第２の領域で前
記金属シリサイド膜を露出させることを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項８】 複数のゲート電極及びソース／ドレイン
をそれぞれ有する各素子が形成された第１及び第２の領
域を備えた半導体装置において、 前記第１の領域の前記ゲート電極間を埋め込まない程度
の膜厚に第１の保護膜が形成されるとともに、前記第１
の保護膜上に前記第１の領域の前記ゲート電極間を埋め
込むように絶縁膜が形成されており、 前記第２の領域の前記ゲート電極のみにサイドウォール
が形成されるとともに、前記第２の領域のソース／ドレ
イン上に金属シリサイド膜が形成され、前記サイドウォ
ールを含む前記第２の領域の前記ゲート電極を覆うよう
に第２の保護膜が形成されており、 前記第１及び第２の保護膜の一部が側面から露出する第
１及び第２の接続孔がそれぞれ形成されており、前記第
１及び第２の接続孔を介して前記第１の領域のソース／
ドレイン及び前記金属シリサイド膜と電気的に接続され
るように各配線が形成されていることを特徴とする半導
体装置。 - 【請求項９】 複数のゲート電極及びソース／ドレイン
をそれぞれ有する各素子が形成された第１及び第２の領
域を備えた半導体装置において、 前記第１及び第２の領域に、合計した膜厚が前記第１の
領域の前記ゲート電極間を埋め込まない程度の膜厚に第
１及び第２の保護膜が形成され、 前記第１の領域では、全面を覆うように前記第１及び第
２の保護膜が形成されており、 前記第２の領域では、前記ゲート電極の側面及びその近
傍のみに前記第１の保護膜が形成されるとともに、前記
第２の領域のソース／ドレイン上に金属シリサイド膜が
形成され、全面を覆うように第２の保護膜が形成されて
おり、 前記第１及び第２の保護膜の一部が側面から露出する第
１及び第２の接続孔がそれぞれ形成されており、前記第
１及び第２の接続孔を介して前記第１の領域のソース／
ドレイン及び前記金属シリサイド膜と電気的に接続され
るように各配線が形成されていることを特徴とする半導
体装置。
Priority Applications (4)
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|---|---|---|---|
| JP2000049869A JP3963629B2 (ja) | 1999-07-12 | 2000-02-25 | 半導体装置及びその製造方法 |
| US09/545,598 US6251721B1 (en) | 1999-07-12 | 2000-04-07 | Semiconductor device and method of manufacturing the same |
| TW089106633A TW495803B (en) | 1999-07-12 | 2000-04-10 | Semiconductor device and method of manufacturing the same |
| KR1020000021614A KR100658475B1 (ko) | 1999-07-12 | 2000-04-24 | 반도체 장치 및 그 제조 방법 |
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|---|---|---|---|
| JP19805899 | 1999-07-12 | ||
| JP11-198058 | 1999-07-12 | ||
| JP2000049869A JP3963629B2 (ja) | 1999-07-12 | 2000-02-25 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP2001085643A5 JP2001085643A5 (ja) | 2004-11-18 |
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ID=26510749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| KR100377833B1 (ko) * | 2001-06-19 | 2003-03-29 | 삼성전자주식회사 | 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| KR100618908B1 (ko) | 2005-08-12 | 2006-09-05 | 삼성전자주식회사 | 게이트 저항을 개선한 반도체 소자 및 제조 방법 |
| JP2015070192A (ja) * | 2013-09-30 | 2015-04-13 | サンケン電気株式会社 | 半導体装置の製造方法、半導体装置 |
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| JP3472738B2 (ja) * | 1999-12-24 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、半導体装置 |
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100844936B1 (ko) * | 2002-07-19 | 2008-07-09 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조 방법 |
| US6686247B1 (en) * | 2002-08-22 | 2004-02-03 | Intel Corporation | Self-aligned contacts to gates |
| US8728949B2 (en) * | 2010-08-09 | 2014-05-20 | United Microelectronics Corp. | Method for fabricating a semiconductor device |
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| US6117723A (en) * | 1999-06-10 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Salicide integration process for embedded DRAM devices |
-
2000
- 2000-02-25 JP JP2000049869A patent/JP3963629B2/ja not_active Expired - Lifetime
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- 2000-04-10 TW TW089106633A patent/TW495803B/zh not_active IP Right Cessation
- 2000-04-24 KR KR1020000021614A patent/KR100658475B1/ko active IP Right Grant
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