KR101073073B1 - 수직게이트를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 3F2 이하의 디자인룰에서도 매립형비트라인 공정의 치수(Dimension)를 용이하게 확보할 수 있는 수직게이트를 구비한 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1간격과 상기 제1간격보다 좁은 제2간격이 혼재되어 배열된 복수의 예비활성필라를 형성하는 단계; 상기 제1간격 아래의 기판을 식각하여 벌브형트렌치를 형성하는 단계; 상기 벌브형트렌치의 측벽에 매립되는 매립형비트라인을 형성하는 단계; 상기 예비활성필라를 식각하여 복수의 활성필라를 형성하는 단계; 및 상기 활성필라의 측벽을 에워싸는 수직게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 벌브형트렌치의 측벽에 매립형비트라인을 매립하여 형성하므로써 3F2 이하의 고집적 디자인룰에서도 매립형비트라인 공정의 치수(Dimension)를 용이하게 확보할 수 있는 효과가 있다.
수직게이트, 벌브형트렌치, 매립형비트라인, 활성필라

Description

수직게이트를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 수직게이트를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM의 디자인룰이 점점 작아짐에 따라 40nm 급 이하의 DRAM 제조에 있어서는 많은 어려움이 있다. 이를 극복하기 위하여 수평 게이트(Planar gate)가 아닌 수직 게이트(Vertical gate) 형성에 대한 연구가 이루어지고 있다.
수직 게이트를 구비한 반도체장치는 기판을 가공하여 넥필라(Neck pillar)와 탑필라(Top pillar)로 이루어진 활성필라(Active pillar)를 형성한 후, 게이트절연막을 성장시키고 수직게이트를 형성한다. 수직게이트가 활성 필라의 넥필라 외벽을 감싸는 구조가 되므로 활성 필라의 상단부와 하단부 사이에 수직방향의 채널이 형성된다.
위와 같이 활성필라가 넥필라와 탑필라로 구분되어 있는 경우에는 탑필라간 간격으로 인해 고집적화에 한계가 있으며, 특히 넥필라가 지지력이 약해 활성필라가 무너지는(Collapse) 문제가 발생하고 있다.
따라서, 활성필라간 간격도 확보하고 패턴무너짐도 방지할 수 있는 넥프리 수직 게이트(Neck free vertical gate)가 제안되었다. 넥프리 수직게이트란 넥필라가 없는 일자형 활성필라의 주위를 에워싸는 수직게이트 구조를 일컫는다.
도 1a는 종래기술에 따른 넥프리 수직게이트를 구비한 반도체장치의 구조를 도시한 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(11) 상에 활성필라(12)가 형성되고, 활성필라(12) 상부에는 하드마스크막(13)이 된다. 활성필라(12)의 외벽을 게이트절연막(14)과 수직게이트(15)가 에워싸고 있으며, 기판(11) 내에는 불순물의 이온주입에 의한 매립형 비트라인(Buried BitLine, 16)이 형성되어 있다. 이웃하는 매립형비트라인(16)은 트렌치(17)에 의해 분리되어 있다. 매립형비트라인(16)은 트렌치(17)에 의해 동일한간격을 갖고 분리되어 있음을 알 수 있다.
위와 같은 종래기술은 4F2의 디자인룰을 갖는 DRAM에 적용하기 위한 구조로서, 넥필라가 없기 때문에 보다 안정적으로 활성필라를 구현할 수 있다.
그러나, 4F2(F는 Minimum Feature)보다 집적도가 높은 3F2 이하의 고집적 디자인룰을 갖는 DRAM에서는 불순물이온주입에 의해 매립형비트라인 공정의 치수(Dimension) 확보가 어려워진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 3F2이하의 고집적 디자인룰에서도 매립형비트라인 공정의 치수(Dimension)를 용이하게 확보할 수 있는 수직게이트를 구비한 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체장치는 기판; 상기 기판 상에 형성된 복수의 활성필라; 상기 활성필라 사이의 기판 내에 형성된 벌브형트렌치; 상기 벌브형트렌치의 측벽에 매립된 매립형비트라인; 및 상기 활성필라의 측벽을 에워싸는 수직게이트를 포함하는 것을 특징으로 하고, 상기 복수의 활성필라는 제1간격을 갖고 배열된 복수의 활성필라가 한 쌍의 활성필라배열을 이루고, 상기 활성필라배열쌍 사이의 간격은 상기 제1간격보다 더 좁은 제2간격을 갖는 것을 특징으로 하며, 상기 벌브형트렌치는 상기 제1간격 아래의 기판 내에 형성되는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1간격과 상기 제1간격보다 좁은 제2간격이 혼재되어 배열된 복수의 예비활성필라를 형성하는 단계; 상기 제1간격 아래의 기판을 식각하여 벌브형트렌치를 형성하는 단계; 상기 벌브형트렌치의 측벽에 매립되는 매립형비트라인을 형성하는 단계; 상기 예비활성필 라를 식각하여 복수의 활성필라를 형성하는 단계; 및 상기 활성필라의 측벽을 에워싸는 수직게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 벌브형트렌치를 형성하는 단계는 상기 예비활성필라 사이의 제2간격을 갭필하는 스페이서막을 형성하는 단계; 상기 스페이서막을 에치백하는 단계; 및 상기 스페이서막을 식각장벽으로 상기 기판을 식각하여 상기 벌브형트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 스페이서막은, 상기 제2간격은 갭필하고 상기 제1간격을 두고 이웃하는 예비활성필라의 측벽과 상부를 덮는 형태를 갖는 것을 특징으로 한다. 상기 예비활성필라를 라인형태로 형성하고, 상기 예비활성필라와 수직교차하는 형태의 라인형 감광막패턴을 이용한 식각을 통해 상기 활성필라를 형성하는 것을 특징으로 하고, 상기 활성필라는 넥프리구조를 갖는 일자 형태로 형성하는 것을 특징으로 한다.
상술한 본 발명은 활성필라의 간격 배치를 2개 단위로 넓고 좁게 하여 형성한 후 벌브형트렌치의 측벽에 매립형비트라인을 형성하므로써 4F2보다 집적도가 높은 3F2 이하의 고집적 반도체장치에서 매립형비트라인을 용이하게 형성할 수 있는 효과가 있다.
또한, 본 발명은 벌브형트렌치의 측벽에 매립형비트라인을 매립하여 형성하므로써 3F2 이하의 고집적 디자인룰에서도 매립형비트라인 공정의 치수(Dimension) 를 용이하게 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 일자형 넥프리 수직게이트를 갖는 반도체장치에 있어서 매립형비트라인의 치수를 확보할 수 있도록 벌브형 트렌치(Bulb type trench)의 측벽에 매립형비트라인(Buried BitLine)을 형성한다.
도 2a는 본 발명의 실시예에 따른 넥프리 수직게이트를 구비한 반도체장치를 도시한 평면도이고, 도 2b는 도 2a의 B-B'선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 실리콘기판(31) 상에 복수의 활성필라(36A)가 형성되어 있다. 여기서, 활성필라(36A)는 등간격으로 배열되어 있지 않고 서로 간격이 다른 제1간격과 제2간격을 갖고 배열되어 있다. 예컨대, 제1간격(S11)을 갖고 배열된 복수개의 활성필라로 이루어진 활성필라배열(Active pillar array)이 한 쌍(도면부호 '1P')을 이루고, 각 활성필라배열쌍(1P) 사이의 제2간격(S12)은 제1간격(S11)보다 더 좁다. 부연하면, 활성필라(36A)의 간격 배치를 2개 단위로 하되, 한 쌍 내의 활성필라간 간격은 넓고(S11) 각 쌍간 간격은 좁게(S12)하여 형성한다.
활성필라(36A) 사이의 간격이 넓은 제1간격(S11) 아래의 실리콘기판(31) 내에는 벌브형트렌치(38)가 형성되어 있다. 한편, 활성필라(36A) 사이의 간격이 좁은 제2간격(S12) 아래의 실리콘기판(31) 내에는 벌브형트렌치가 형성되어 있지 않다.
벌브형트렌치(38)의 측벽에 매립형비트라인(39A, 39B)이 매립되어 있다. 매립형비트라인(39A, 39B)은 금속막 또는 금속질화막을 포함하는데, 바람직하게 매립형비트라인(39A, 39B)은 텅스텐막(W) 또는 티타늄질화막(TiN)을 포함한다.
벌브형트렌치(38)의 바닥에는 이웃하는 매립형비트라인(39A, 39B)을 더욱 분리시키기 위한 트렌치(40)가 더 형성되어 있을 수 있다. 트렌치(40)와 벌브형트렌치(38)의 내부에는 층간절연막(41)이 갭필되어 있다.
활성필라(36A) 각각의 측벽을 에워싸는 수직게이트(43)가 형성되고, 활성필라(36A)와 수직게이트(43) 사이에는 게이트절연막(43)이 개재된다. 활성필라(36A)는 넥프리(Neck free) 구조를 갖는 일자 형태이다.
상술한 실시예의 평면도인 도 2a를 참조하면, 매립형비트라인(39A, 39B)은 활성필라(36A)의 양쪽에 형성되는 것이 아니라, 활성필라(36A)의 어느 한쪽에 형성되어 있음을 알 수 있다. 이와 같이 매립형비트라인(39A, 39B)을 활성필라(36A)의 한쪽에 형성하면 3F2 구조를 용이하게 형성할 수 있어 집적도에 유리하다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 넥프리수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(31) 상에 패드산화막(32)을 형성한 후, 패드산화막(32) 상에 하드마스크막(33)을 형성한다. 하드마스크막(33)은 질화막, 산화막 또는 비정질카본층 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 하드마스크막(33)은 다층 구조도 가능한데, 예를 들어, 질화막, 산화막 및 비정질카본층을 적층하여 형성할 수 있다. 하드마스크막(33)은 식각장벽(Etch barrier)으로 사용하기 위한 막이다.
하드마스크막(33) 상에 반사방지막(ARC, 34)을 형성한 후, 제1감광막패턴(35)을 형성한다. 제1감광막패턴(35)은 라인-스페이스 형태(Line-Space type)로 패터닝되어 있다. 그리고, 제1감광막패턴(35)은 제1간격(S1)을 갖는 두 개의 라인이 한 쌍(One pair, 도면부호 '1P')을 이루고, 각 라인쌍 사이의 제2간격(S2)은 제1간격(S1)보다 더 좁게 패터닝되어 있다.
제1감광막패턴(35)을 식각장벽으로 하여 반사방지막(34)을 식각하고, 연속해서 하드마스크막(33)과 패드산화막(32)을 식각한다. 여기서, 하드마스크막(33)과 패드산화막(32)은 제1감광막패턴(35)의 형태가 전사되므로, 라인-스페이스 형태로 패터닝된다.
도 3b에 도시된 바와 같이, 감광막스트립 공정을 통해 제1감광막패턴(35)과 반사방지막(34)을 제거한다.
하드마스크막(33)을 식각장벽으로 하여 실리콘기판(31)을 일정 깊이 식각한다. 이를 '1차 필라식각'이라고 약칭하며, 1차 필라식각에 의해 활성영역으로 기능하는 예비활성필라(Active Pillar, 36)가 복수개 형성된다. 1차 필라 식각후에 잔류하는 하드마스크막(33A)은 일부 소모된 두께를 갖는다.
예비활성필라(36)또한 제1감광막패턴의 형태가 전사된 하드마스크막(33A)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 즉, 평면상으로 볼 때, 예비활 성필라(36)는 제1간격(S11)을 갖는 두 개의 라인이 한 쌍(One pair; 도면부호 '1P')을 이루고, 각 라인쌍 사이의 제2간격(S12)은 제1간격(S11)보다 더 좁다.
1차 필라식각은 비등방성식각(Anisotropic)을 이용한다. 실리콘기판(31)을 식각하므로, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
1차 필라식각후에 기판(31) 상에는 복수개의 예비활성필라(36)가 구축되고, 예비활성필라(36) 상부에는 패드산화막(32)과 하드마스크막(33A)이 잔류한다.
도 3c에 도시된 바와 같이, 실리콘기판(31)의 전면에 스페이서막(37)을 증착한다. 스페이서막(37) 증착시 예비활성필라(36) 사이에서 제1간격(S11)은 모두 갭필되지 않으나, 제1간격(S11)보다 좁은 제2간격(S12)은 모두 갭필되도록 한다.
이어서, 스페이서막(37)을 에치백하여 예비활성필라(36) 사이의 실리콘기판(31) 표면을 노출시킨다. 이때, 제2간격에 갭필된 스페이서막은 식각되지 않고 여전히 잔류하게 되어 제2간격 아래의 실리콘기판(31)의 표면은 노출되지 않는다.
도 3d에 도시된 바와 같이, 스페이서막(37)의 에치백에 의해 노출된 실리콘기판(31)을 식각하여 벌브형 트렌치(Bulb type trench, 38)를 형성한다. 벌브형 트렌치(38)는 비등방성식각 및 등방성식각을 순차적으로 진행하여 형성한다.
이와 같은 식각공정시에 스페이서막(37)에 의해 예비활성필라(36)가 보호된다.
도 3e에 도시된 바와 같이, 벌브형트렌치(38)를 포함한 전면에 도전막(39)을 증착한다. 이때, 도전막(39)은 적어도 벌브형 트렌치(38)를 갭필하는 두께로 증착한다. 여기서, 도전막(39)은 금속막 또는 금속질화막을 포함하는데, 바람직하게 텅스텐막 또는 티타늄질화막(TiN)을 포함할 수 있다.
도 3f에 도시된 바와 같이, 도전막(39)을 에치백하여 벌브형 트렌치(38)의 측벽에 매립되어 서로 분리되는 매립형비트라인(39A, 39B)을 형성한다. 이와 같이 매립형비트라인(39A, 39B)으로서 금속막 또는 금속질화막을 이용하여 형성하면 이온주입에 의한 것보다 저항 측면에서 유리하여 고속 동작을 구현하기가 용이하다.
이어서, 도 3g에 도시된 바와 같이, 트렌치식각을 진행하여 매립형비트라인(39A, 39B)간을 더 분리시킨다. 이웃하는 매립형비트라인은 트렌치(40)에 의해 전기적으로 더 분리된다.
도 3h에 도시된 바와 같이, 스페이서막을 제거한 후에 벌브형트렌치(38)를 매립하는 층간절연막(41)을 전면에 증착한다.
이어서, 예비활성필라(36)와 수직으로 교차하는 방향으로 패터닝된 제2감광막패턴(도 4a 참조)을 식각장벽으로 하여 층간절연막(41)과 예비활성필라(36)를 2차 필라식각하여 활성필라(36A)를 형성한다. 도 4a는 제2감광막패턴(PR)이 형성된 후의 평면도로서, 제2감광막패턴(PR)은 매립형비트라인(39A, 39B) 및 예비활성필라(36)와 수직으로 교차하는 방향으로 패터닝된 라인-스페이스 패턴이다. 이러한 제2감광막패턴을 식각장벽으로 하여 예비활성필라(36)를 식각하면 매트릭스 형태로 배열되는 복수개의 활성필라(36A)가 형성된다. 활성필라(36A)는 넥이 없는 넥프리(Neck free) 구조의 일자형 구조로서, 안정적인 구조를 갖는다. 활성필라(36A)의 평면 모양은 식각이 진행되면서 원형으로 형성될 수 있다.
이어서, 전면에 게이트절연막(42)을 형성한 후에 활성필라(36A)의 측벽을 에워싸는 수직게이트(43)를 형성한다. 수직게이트(43)는 게이트절연막(42)이 형성된 구조의 전면에 게이트도전막을 증착한 후 에치백하여 형성한다. 여기서, 게이트도전막은 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다. 또한, 불순물이 도핑된 폴리실리콘막과 금속성막이 적층될 수도 있고, 금속성막을 단독으로 사용할 수도 있다.
도 4b는 수직게이트가 형성된 후의 평면도로서, 활성필라(36A) 각각의 측벽을 게이트절연막(42)과 수직게이트(43)가 에워싸고 있음을 알 수 있다. 그리고, 활성필라(36A)는 제1간격(S11)을 갖고 배열된 복수개의 활성필라로 이루어진 활성필라배열(Active pillar array)이 한 쌍(도면부호 '1P')을 이루고, 각 활성필라배열쌍 사이의 제2간격(S12)은 제1간격(S11)보다 더 좁다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 넥프리 수직게이트를 구비한 반도체장치의 구조를 도시한 평면도.
도 1b는 도 1a의 A-A'선에 따른 단면도.
도 2a는 본 발명의 실시예에 따른 넥프리 수직게이트를 구비한 반도체장치를 도시한 평면도.
도 2b는 도 2a의 B-B'선에 따른 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 넥프리수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
도 4b는 제2감광막패턴이 형성된 후의 평면도.
도 4b는 수직게이트가 형성된 후의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 33A : 하드마스크막
36A : 활성필라 38 : 벌브형트렌치
39A, 39B : 매립형비트라인 40 : 트렌치
43 : 수직게이트

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 복수의 활성필라;
    상기 활성필라 사이의 기판 내에 형성된 벌브형트렌치;
    상기 벌브형트렌치의 측벽에 매립된 매립형비트라인; 및
    상기 활성필라의 측벽을 에워싸는 수직게이트
    를 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 복수의 활성필라는,
    제1간격과 상기 제1간격보다 좁은 제2간격이 혼재되어 배열되는 반도체장치.
  3. 제2항에 있어서,
    상기 복수의 활성필라는,
    상기 제1간격을 갖고 배열된 복수의 활성필라가 한 쌍의 활성필라배열을 이루고, 상기 활성필라배열쌍 사이의 간격은 상기 제1간격보다 더 좁은 상기 제2간격을 갖는 반도체장치.
  4. 제3항에 있어서,
    상기 벌브형트렌치는 상기 제1간격 아래의 기판 내에 형성되는 반도체장치.
  5. 제1항에 있어서,
    상기 벌브형트렌치 아래의 트렌치를 더 포함하는 반도체장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 활성필라는 넥프리(Neck free) 구조를 갖는 일자 형태인 반도체장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 매립형비트라인은 금속막 또는 금속질화막을 포함하는 반도체장치.
  8. 제7항에 있어서,
    상기 매립형비트라인은 텅스텐막(W) 또는 티타늄질화막(TiN)을 포함하는 반도체장치.
  9. 기판을 식각하여 제1간격과 상기 제1간격보다 좁은 제2간격이 혼재되어 배열된 복수의 예비활성필라를 형성하는 단계;
    상기 제1간격 아래의 기판을 식각하여 벌브형트렌치를 형성하는 단계;
    상기 벌브형트렌치의 측벽에 매립되는 매립형비트라인을 형성하는 단계;
    상기 예비활성필라를 식각하여 복수의 활성필라를 형성하는 단계; 및
    상기 활성필라의 측벽을 에워싸는 수직게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 벌브형트렌치를 형성하는 단계는,
    상기 예비활성필라 사이의 제2간격을 갭필하는 스페이서막을 형성하는 단계;
    상기 스페이서막을 에치백하는 단계; 및
    상기 스페이서막을 식각장벽으로 상기 기판을 식각하여 상기 벌브형트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 스페이서막은, 상기 제2간격은 갭필하고 상기 제1간격을 두고 이웃하는 예비활성필라의 측벽과 상부를 덮는 형태를 갖는 반도체장치 제조 방법.
  12. 제10항에 있어서,
    상기 스페이서막은 산화막을 포함하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 매립형비트라인을 형성하는 단계는,
    상기 벌브형트렌치를 갭필하는 도전막을 전면에 증착하는 단계; 및
    상기 도전막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 도전막은 금속막 또는 금속질화막을 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 도전막은 텅스텐막(W) 또는 티타늄질화막(TiN)을 포함하는 반도체장치 제조 방법.
  16. 제9항에 있어서,
    상기 복수의 예비활성필라는,
    하드마스크막을 식각장벽으로 이용하여 라인-스페이스 형태(Line type)로 형성하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 하드마스크막은 질화막, 산화막 및 비정질카본층의 순서로 적층되는 반도체장치 제조방법.
  18. 제9항에 있어서,
    상기 매립형비트라인을 형성하는 단계후에,
    상기 벌브형트렌치의 바닥을 더 식각하여 트렌치를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  19. 제9항 내지 제18항 중 어느 한 항에 있어서,
    상기 예비활성필라를 라인형태로 형성하고, 상기 예비활성필라와 수직교차하는 형태의 라인형 감광막패턴을 이용한 식각을 통해 상기 활성필라를 형성하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 활성필라는 넥프리구조를 갖는 일자 형태로 형성하는 반도체장치 제조 방법.
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