JP5176180B2 - 縦型のｕ字形トランジスタを有するｄｒａｍセル - Google Patents

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Description

本発明は、半導体構造、メモリ素子の構成及び半導体構造の形成方法に関する。
（関連出願について）
この出願は、２００４年５月２６日に出願された、「半導体構造、メモリ素子の構成及び半導体構造の形成方法」というタイトルの米国特許出願番号１０／８５５、４２９に関連する。
集積回路の設計者は、個々の素子のサイズを小さくすることによって、また、隣り合う素子間の間隔を小さくすることによって、集積回路内の集積度又は素子の密度を高くすることを望んでいる。一般的な集積回路素子の１例には、メモリ回路、プロセッサなどの多くのデバイスに見られるトランジスタがある。通常の集積回路トランジスタは、基板の表面に形成されたソース、ドレイン及びゲートを備えている。
比較的一般的な半導体デバイスはメモリ素子であり、代表的なメモリ素子であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを備えている。ＤＲＡＭセルは、トランジスタ及びメモリストレージ構造で構成され、キャパシタである通常のメモリ記憶構造を備えている。半導体デバイスに関する最近のアプリケーションでは、膨大な数のＤＲＡＭユニットセルが利用される。
したがって、半導体デバイスを製造するための新しい方法を開発することが望ましい。また、ＤＲＡＭ構造などの半導体アプリケーションで利用することができる新しい半導体デバイス構造を開発することも望ましい。
１つの実施の形態では、本発明は半導体構造を形成する方法を含んでいる。横型(horizontal)のセグメント及び縦型(vertical)のセグメントを有する格子が、シリコンウエハ又はバルクシリコンの一部などの半導体基板にエッチングにより形成される。さらに別の実施の形態では、エピタキシャル層が、格子を形成する前に、半導体基板上に形成される。半導体基板内に、エッチングにより格子を形成すると、格子のセグメントによって相互に区切られた、シリコンの繰り返し領域(repeating region)が形成される。その繰り返し領域によって、第１の軸に沿った第１のピッチ及び第２の軸に沿った第２のピッチを有するシリコンピラーのアレイが形成される。第２の軸は、第１の軸に対して実質的に直交している。この第２のピッチは、第１のピッチの約２倍の大きさである。また、シリコンピラー対によって、Ｕ字形トランジスタが形成される。
横型の格子セグメントである第１の部分は、第１の深さにエッチされ、横型の格子セグメントである第２の部分は、第２の深さにエッチされる。第１の深さは第２の深さより浅い。第１の深さを有する横型の格子セグメントは、第２の深さを有する横型の格子セグメントと交互に形成されている。１つの実施の形態では、横型の格子セグメントの第１の部分は、第１の物質で埋められ、横型の格子セグメントの第２の部分は、第２の物質で埋められている。Ｕ字形トランジスタ内のそれぞれのピラーは、Ｕ字形トランジスタ内のもう片方のピラーと第１の物質によって分離され、１つのＵ字形トランジスタは、第２の物質によって別のＵ字形トランジスタと分離されている。第１の物質及び第２の物質は、酸化物含有物質であることが好ましい。別の実施の形態では、第１の物質は窒化物含有物質であり、第２の物質は酸化物含有物質である。
縦型の格子セグメントは、第３の深さにエッチされる。第３の深さは、第１の深さより深く、第２の深さより浅いことが好ましい。１つの実施の形態では、縦型の格子セグメントは、トランジスタ及びＤＲＡＭトランジスタのゲートを形成する導電体で埋められる。
１つの実施の形態では、本発明は半導体構造を含んでいる。その構造は、半導体基板及びその半導体基板に形成されたゲートライン格子を含んでいる。その格子は、格子のセグメントによって相互に分離された、非ゲートライン領域のアレイを画定する。そのアレイは、第１の軸に沿った第１のピッチ、及び第１の軸と実質的に直交する第２の軸に沿った第２のピッチを有している。第２のピッチは第１のピッチの約２倍の大きさである。非ゲートライン領域は、縦方向に延びるソース／ドレイン領域を構成する。
別の実施の形態では、本発明はメモリ素子構造を含んでいる。その構造は、半導体基板、及びエッチングによって半導体基板に形成されたゲートラインを含んでいる。さらに、その構造は、縦方向に延びる第１のソース／ドレイン領域及び縦方向に延びる第２のソース／ドレイン領域を含み、２つの領域は基板から形成され、ゲートラインによって少なくとも部分的に囲まれている。それらのソース／ドレイン領域は、ゲートラインを介して相互にゲート的(gatedly)に接続されている。メモリストレージデバイスが、第１ソース／ドレイン領域に電気的に接続されている。また、ディジットラインが、第２ソース／ドレイン領域に電気的に接続されている。
本発明に係る１つの態様は、集積回路用トランジスタの形成方法であり、その方法は、半導体基板のエッチングを行うことにより、Ｕ字形シリコンピラー対を形成し、Ｕ字形シリコンピラー対を囲むエッチされた領域を形成することを含み、シリコンピラーは、第１ピラー及び第２ピラーで構成される。さらに、その方法は、第１ピラー内に第１ソース／ドレイン領域を形成すること、及び第２ピラー内に第２ソース／ドレイン領域を形成することを含んでいる。その方法は、さらに、エッチされた領域の少なくとも一部にゲートラインを形成することを含み、ゲートラインは、第１及び第２ピラーを少なくとも部分的に囲み、第１ソース／ドレイン領域、第２ソース／ドレイン領域及びゲートラインの少なくとも一部によって、Ｕ字形トランジスタが形成される。
別の態様では、半導体デバイスを形成する方法が、半導体基板内に、第１の深さまで第１セットのトレンチをエッチングすることを含んでいる。その方法は、さらに、半導体基板内に、第２の深さまで第２セットのトレンチをエッチングすることを含み、第１セットのトレンチは、第２セットのトレンチに実質的に平行であり、第１セットのトレンチと第２セットのトレンチとは、半導体基板内で相互に間隔を隔てて位置している。その方法は、さらに、半導体基板内に、第３の深さまで第３セットのトレンチをエッチングすることを含み、第３セットのトレンチは、第１セットのトレンチ及び第２セットのトレンチに対して、実質的に直交している。第１、第２及び第３セットのトレンチは、縦方向に延びるピラーのアレイを画定し、縦方向に延びるピラーのアレイは、縦型のソース／ドレイン領域を構成する。ゲートラインは、少なくとも第３セットのトレンチの一部に形成され、ゲートライン及び縦型のソース／ドレイン領域により複数のトランジスタが形成され、ソース／ドレイン領域の対は、トランジスタのチャンネルを介して相互に接続されている。
別の態様では、メモリアレイの形成方法が、半導体基板上に第１ラインと第１ギャップとが交互する第１パターンを形成するためのデバイスマスクを、半導体基板に適用することを含んでいる。さらに、その方法は、第１セットのトレンチを形成するために半導体基板を処理することを含み、第１セットのトレンチが、半導体基板内における、第１ギャップによって画定された領域の少なくとも一部に形成される。その方法は、さらに、第１セットのトレンチの形成後、半導体デバイスに周辺部マスクを適用することを含み、周辺部マスクは、アレイ領域に隣接する周辺部を保護する。その方法は、さらに、第１セットのトレンチに実質的に平行な第２セットのトレンチを形成するために半導体基板を処理することを含み、第２セットのトレンチが、半導体基板内における、アレイ領域の少なくとも一部に形成される。その方法は、さらに、第２セットのトレンチの形成後、半導体基板上に、第２ラインと第２ギャップとが交互する第２パターンを形成するために、半導体デバイスにワードラインマスクを適用することを含み、第２ライン及び第２ギャップは、第１ライン及び第１ギャップと交差する。また、第３セットのトレンチを形成するために、半導体基板を処理することを含み、第３セットのトレンチは、半導体基板内における、第２ギャップによって画定された領域の少なくとも一部に形成され、保護される周辺部には形成されない。
別の態様では、半導体構造に複数のＵ字形トランジスタを形成する方法が、複数の第１トレンチよってそれぞれのＵ字形トランジスタの第１ピラーと第２ピラーとを分離すること、及び半導体基板内に、第１トレンチより深く延びる複数の第２トレンチによって、隣接するＵ字形トランジスタからそれぞれのＵ字形トランジスタを分離することを含んでいる。
別の態様では、集積回路が、半導体基板及び半導体基板内に形成された第１及び第２Ｕ字形トンジスタを含んでいる。第１及び第２Ｕ字形トランジスタは、第１及び第２Ｕ字形トランジスタより、半導体基板内に深く延びる第１トレンチによって分離されている。半導体構造は、さらに、第３及び第４Ｕ字形トランジスタから第１及び第２Ｕ字形トランジスタを分離する第２トレンチを備え、第２トレンチは、半導体基板内に延び、第１トレンチより深さが浅い。
別の態様では、メモリセルが、半導体基板及び半導体基板内に形成されたＵ字形トランジスタを備えている。Ｕ字形トランジスタは、第１及び第２ピラーを備えており、第１及び第２ピラーは、半導体基板内に延びるトレンチによって分離されている。さらに、半導体構造は、第１ピラーに接続されたメモリストレージデバイス及び第２ピラーに接続されたディジットラインを備えている。
別の態様では、半導体構造が複数のカラム状突起を備えている。それぞれの突起は、ソース、ドレイン及びチャネルを含んでいる。その半導体構造は、さらに、カラムを相互に分離する複数のワードラインギャップを備えている。その構造は、さらに、ワードラインギャップの一部内に形成された複数のゲートラインを備えている。それぞれのゲートラインは、少なくともカラムの１つを部分的に囲んでいる。
別の態様では、電子デバイスが、端部壁(end-wall)によって接続された反対側(opposite side)に、第１Ｕ字形面及び第２Ｕ字形面を有する、少なくとも１つのＵ字形半導体構造を備えている。第１Ｕ字形面と第２Ｕ字形面とは、実質的に平行である。Ｕ字形半導体構造は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備えている。電子デバイスは、さらに、第１Ｕ字形面に沿って形成された第１チャネル、及び第２Ｕ字形面に沿って形成された第２チャネルを備えている。さらに、電子デバイスは、両方のＵ字形面に面するゲートライン、及びそれぞれの端部壁に直接隣接するフィールド分離素子を備えている。
別の態様では、メモリセルを形成する方法が、第１Ｕ字形面及び第２Ｕ字形面を有する少なくとも１つのＵ字形トランジスタを形成するために、半導体基板のエッチングを行うことを含んでいる。第１Ｕ字形面と第２Ｕ字形面とは、実質的に平行である。Ｕ字形トランジスタは、第１ソース／ドレイン領域、第２ソースドレイン領域及びゲートラインを備え、第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、半導体基板内に形成される。その方法は、さらに、第１Ｕ字形面に沿って半導体基板内に第１チャネルを形成すること、及び第２Ｕ字形面に沿って半導体基板内に第２チャネルを形成することを含んでいる。さらに、その方法は、第１及び第２チャネルのそれぞれに面するゲートラインを形成することを含んでいる。
別の態様では、半導体構造を形成する方法が、半導体基板内に１セットのワードライントレンチをエッチングにより形成すること、及び半導体構造内に１セットのディープトレンチをエッチングにより形成することを含んでいる。第２セットのトレンチは、第２セットのワードライントレンチとクロスしてグリッドを形成し、そのセットのワードライントレンチ及びそのセットのディープトレンチによって、半導体基板内に、複数の突起が画定される。その方法は、さらに、それぞれの突起内に高濃度にドープされた領域及び低濃度にドープされた領域を画定すること、そのセットのワードライントレンチにゲート物質を形成すること、及びゲート物質のスペーサエッチングを行うことにより、突起の側壁にゲート電極を画定することを含んでいる。
別の態様では、半導体構造が、半導体基板、及び半導体基板のエッチングにより形成された１セットのワードライントレンチ及び１セットのディープトレンチで囲まれたＵ字形突起を備えている。そのＵ字形突起は、第１ピラー及び第２ピラーを備えている。第１及び第２ピラーは、半導体基板内に延びる１セットのシャロートレンチのうちの１つのシャロートレンチによって分離され、第１及び第２ピラーは、サラウンディングトレンチ上に延びるリッジによって接続されている。さらに、その構造は、第１ピラーのトップ部に形成された第１ソース／ドレイン領域、第２ピラーのトップ部に形成された第２ソース／ドレイン領域及びワードライントレンチのセットに形成されたゲート構造を備えている。リッジと第１及び第２ピラーの下部とによって、Ｕ字形突起が対向する側(opposite side)にＵ字形チャネルが画定される。このＵ字形チャネルは、ワードライントレンチのセット内に形成されたゲート構造に面している。
基板上に構成された格子及びアレイ半導体構造は、「半導体構造、メモリ素子構成及び半導体構造の形成方法」("Semiconductor Structures, Memory Device Constructions, and Methods for Forming Semiconductor Structures")というタイトルで、Werner Juenglingによって、Attorney Docket No.MI22-2456で、２００４年５月２６日に出願された米国特許出願番号１０／８５５，４２９に開示されている。
本発明を要約するために、本発明のある態様、利点及び新規な特徴をここに説明した。本発明のうちのいずれかの特定な実施の形態によって、そのような利点のすべてが達成される必要はないことが理解されるべきである。したがって、本発明は、ここで教示又は示唆される以外の利点が達成される必要なく、ここで教示されるような１つの利点又は一群の利点を達成又は最適化する態様で、実施又は実行されればよい。
本発明の様々な特長を実現する一般的なアーキテクチャを、図面を参照して以下に説明する。なお、図面及びそれに関連する説明は、本発明の実施の形態を説明するために提供されるものであり、本発明の技術的範囲を限定するものではない。図面全体を通じて、参照符号は、参照された要素間の対応を示すために再利用される。
デバイスは、メモリアレイ、ワードライン、トランジスタ又はその他の構造など、半導体構造での使用に関して開示される。
図１は、トランジスタを形成することができる、製造過程の半導体デバイス１００を示す斜視図である。１つの実施の形態では、デバイス１００はメモリアレイを構成する。デバイス１００は、半導体基板１１０を備え、様々な適切な物質のうちのいずれかで構成することができる。半導体基板１１０には、半導体構造及び／又はその上に形成されるその他の層、又はその技術分野で通常用いられるいずれかの元素がドープされたシリコンプラットフォームが含まれる。図示された半導体基板１１０は、本質的にはドープされた単結晶シリコンウエハで構成されるが、当業者であれば、他のアレンジメントの半導体基板１１０は、半導体デバイスとしてのその他のアクティブ部又は動作可能部を含む別の形態の半導体層で構成可能なことを理解できるであろう。
オプションの実施の形態では、エピタキシャル層１０４が基板１１０上に形成される。エピタキシャル層１０４は、ウエハの結晶構造を拡大するために、エピタキシャル成長法によって基板１１０上に形成された半導体層（例えば、シリコン）である。１つの実施の形態では、エピタキシャル層１０４の厚さは、約２μｍ〜約６μｍの範囲が好ましく、より好ましい範囲は約３μｍ〜約５μｍである。エピタキシャル層１０４が、以下に説明されるエッチングステップの前に基板１１０上に形成される場合には、エピタキシャル層１０４は、基板１１０の一部と考えるものとする。以下に示す図２６の説明から理解されるように、エピタキシャル層１０４は、形成されるトランジスタのアクティブ領域として機能するバックグラウンド基板とは反対の導電型であり、高濃度にドープされる。
以下に説明する製造プロセスの様々なステージにおいて、Ａ−Ａ線に沿ってデバイス１００をスライスすることによって形成される面で得られる図は、半導体デバイス１００の第１断面を示し、Ｂ−Ｂ線に沿ってデバイス１００をスライスすることによって形成される面で得られる図は、半導体デバイス１００の第２断面を示す。
図２は、デバイス１００の第１断面を示す図である。図２に示したように、半導体デバイス１００は、さらに、基板１１０上に形成された物質２１０の層及び必要に応じて設けられるエピタキシャル層１０４を備えている。
物質２１０は、基板１１０（シリコン）及びシリコン窒化物に対して選択的にエッチすることができるものであり、基板１１０及びシリコン窒化物は、物質２１０に対して、それぞれ選択的にエッチすることができるものであることが好ましい。
１つの実施の形態では、物質２１０は、例えばシリコン酸化物などの酸化物であり、厚さは、約１，０００Å〜約５，０００Åの範囲であることが好ましく、より好ましい範囲は約２，０００Å〜約３，０００Åである。また、物質２１０は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
半導体デバイス１００は、さらに、酸化物層２１０上に形成された物質２１２の層を備え、その物質は、本発明の実施の形態の場合には、ハードマスクとして用いるのに適切なものである。好ましい実施の形態では、ハードマスク用の物質２１２には、アモルファスカーボンが含まれる。別の実施の形態では、ハードマスク用の物質２１２には、テトラエチルオルソシリケート（ＴＥＯＳ）、多結晶質シリコン、Ｓｉ３Ｎ４、ＳｉＯ３Ｎ４、ＳｉＣ又はその他のハードマスクに適した物質が含まれる。物質２１２は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いて形成することができる。別の実施の形態では、物質２１２は、フォトリソグラフィ法で用いられるフォトレジストである。
図３は、ハードマスク層２１２をパターニングするために、デバイス１００に適用されるフォトマスク３００の一部を示す図である。フォトマスク３００の斜線部(shaded portion)は、フォトリソグラフィ及びエッチング処理が適用された後、ハードマスク層２１２として残る領域を表している。また、非斜線部(unshaded portion)は、ハードマスク層２１２のうち除去される領域を表している。マスク３００は、ギャップ３０４によって相互に分離され、間隔を隔てたライン３０２のパターンを形成する。ライン３０２及びギャップ３０４は、横方向(horizontal direction)に沿って延びている。
１つの実施の形態では、ライン３０２の幅は約１，１００Å〜約１，３００Å、ギャップ３０４の幅は約７００Å〜約９００Åである。
マスク３００は、さらに、ギャップ３０４より幅が広く、横方向に延びるコンタクトギャップ３０６を備えていることが好ましい。１つの実施の形態では、コンタクトギャップ３０６は、デバイス１００上に、例えば、ワードラインコンタクトなどのコンタクトを配置するための領域を備えており、この点は、後に示す図３０の説明により、より理解されるであろう。
図４は、第１断面と同じ方向から見た断面の図であり、フォトマスク３００（図３）を適用し、ハードマスク２１２をパターニングした後のデバイス１００を示している。図４に示したように、基板１１０の領域上に残っているハードマスク２１２の部分は、マスク３００（図３）によりライン３０２が形成された部分である。基板１１０上の領域からハードマスク２１２が除去された部分は、マスク３００によりギャップ３０４が形成された部分である。
ハードマスク２１２は、周知のフォトリソグラフィ法及びエッチング処理法を用いることによってパターニングすることができる。例えば、いくつかの実施の形態では、デバイス１００上にブランケット層としてフォトレジストを形成し、レティクルを介して放射(radiation)露光する。この露光に続いて、フォトレジスト膜を現像することにより、ハードマスク２１２面にフォトレジストマスク３００（図３）を形成する。さらに、ギャップ３０４に位置するデバイス１１０上の酸化物２１０を露出させるために、マスク３００を用いてハードマスク２１２のエッチングを行う。説明した実施の形態では、ハードマスク２１２又はその上のフォトマスク３００のフィーチャ(feature)は、アイソトープエッチングによって縮小され、フィーチャ間のギャップが広くなる。
図５は、第１断面と同じ方向から見た断面の図であり、酸化物２１０のエッチングを行い、ハードマスク２１２を除去した後の図４に示したデバイス１００を示している。
いくつかの実施の形態では、酸化物２１０は、例えば、イオンミリング、反応性イオンエッチング（ＲＩＥ）又は化学エッチングなどのプロセスを用いることによってエッチされる。化学エッチング液を含むエッチングプロセス（ＲＩＥを含む）が選択されると、例えば、ＣＦ４などの様々な周知のエッチング液を使用することができる。
図５に示したように、エッチングプロセスにより、マスク３００（図３）及びハードマスク２１２（図４）によってギャップ３０４が形成された領域である基板１１０上の領域に位置する酸化物２１０がエッチされ、その部分の基板１１０が露出する。酸化物２１０は基板１１０の領域上に残り、その領域は、マスク３００（図３）及びハードマスク２１２（図４）によってライン３０２が形成された部分である。
図６は、第１断面と同じ方向から見た断面の図であり、酸化物２１０上に物質６０２のスペーサ層を形成した後の図５に示したデバイス１００を示している。スペーサ物質６０２によって、ギャップ３０４の約１／２０〜１／３が埋められることが好ましい。また、スペーサ物質６０２は、基板１１０（シリコン）及び酸化物２１０に対して選択的にエッチされ、基板１１０（シリコン）及び酸化物２１０は、スペーサ物質６０２に対して、それぞれ選択的にエッチされることが好ましい。１つの実施の形態では、スペーサ物質６０２の層は、例えば、シリコン窒化物などの窒化物を含む物質で構成され、その厚さは約１５０Å〜約２５０Åの範囲が好ましく、より好ましい範囲は約１８０Å〜約２２０Åである。また、物質６０２は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
図７は、第１断面と同じ方向から見た断面の図であり、窒化物スペーサ７０２を形成した後の図６に示したデバイス１００を示している。１つの実施の形態では、異方性エッチングにより、水平面が選択的に除去され、周知のスペーサエッチングプロセスによって、窒化物層６０２がスペーサ７０２にパターニングされる。スペーサ７０２は、ギャップ３０４内に形成され、それによってギャップ３０４の幅が狭くなる。スペーサ７０２は、ギャップ３０４の側部の内周に沿って横方向(horizontal direction)に長く延びており、その幅は、約１５０Å〜約２５０Åの範囲が好ましく、より好ましい範囲は約１８０Å〜約２２０Åである。
図８は、第１断面と同じ方向から見た断面の図であり、シリコン基板１１０に、複数の第１トレンチ、すなわちシャロートレンチ８００をエッチングにより形成した後の図７に示したデバイス１００を示している。第１トレンチ８００は、例えば、イオンミリング、反応性イオンエッチング（ＲＩＥ）又は化学エッチングなどのプロセスを用いることによって、ギャップ３０４に位置するシリコン基板１１０のエッチングにより形成される。化学エッチング液を含むエッチングプロセス（ＲＩＥを含む）が選択された場合には、例えば、Ｃｌ２などの様々な周知のエッチング剤を用いることができる。
第１トレンチ、すなわちシャロートレンチ８００の深さは、約２７００Å〜約３３００Åの範囲が好ましく、より好ましい範囲は約２８５０Å〜約３１５０Åである。第１トレンチ８００の幅は、約１７０Å〜約４３０Åの範囲が好ましく、より好ましい範囲は約２００Å〜約４００Åである。また、トレンチ８００は、デバイス１００の横方向に長く延びている。図３参照。
図９は、第１断面と同じ方向から見た断面の図であり、第１トレンチ８００を埋めるために物質９００の層を形成した後の図８に示したデバイス１００を示している。物質９００は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。物質９００は、基板１１０（シリコン）及び窒化物７０２に対して選択的にエッチされるものであることが好ましい。１つの実施の形態では、物質９００は、例えば、シリコン酸化物などの酸化物である。
第２の実施の形態では、物質９００は、基板１１０（シリコン）及び酸化物２１０に対して選択的にエッチされ、基板１１０（シリコン）及び酸化物２１０は、物質９００に対して、それぞれ選択的にエッチされることが好ましい。また、第２の実施の形態では、物質９００は、例えば、シリコン窒化物などの窒化物である。第２の実施の形態に関する理解については、図３２〜３５及びその説明を参照のこと。
図１０は、図９に示したデバイス１００に適用されるフォトマスク１０００を示す図である。前述のように、通常のマスキングプロセスが用いられる。１つの実施の形態では、デバイス１００にハードマスク物質の層を形成した後、従来のフォトリソグラフィ法及びエッチング法がハードマスクのエッチングに適用される。フォトマスク１０００の斜線部は、従来のフォトリソグラフィ法及びエッチング法が適用された後、ハードマスク層が残る領域を表している。残っているハードマスク層は、その後の処理の際、デバイス１００の周辺部を保護する。
フォトマスク１０００の非斜線部は、従来のフォトリソグラフィ及びエッチングによってハードマスク層が除去される領域を表している。マスク１０００の非斜線部によって示された領域内のデバイス１００の表面からハードマスク層が除去され、マスク１０００の非斜線部によって画定された領域内に対応するデバイス１００の部分がさらに処理される。
マスク３００（図３）の幅は、マスク１０００の開口部の幅より狭く、マスク３００（図３）の長さは、マスク１０００の開口部の長さより短いことが好ましい。
図１１は、第１断面と同じ方向から見た断面の図であり、酸化物２１０を除去した後の図９に示したデバイス１００を示している。酸化物２１０の除去により、第１トレンチ８００間にギャップ１１００が形成される。酸化物２１０は、例えば、反応性イオンエッチング（ＲＩＥ）法などのプロセスを用いることによって、基板１１０の表面までエッチされる。ＲＩＥは、物理的な要素と化学的な要素の両方の性質を有する方向性のある異方性エッチングである。ＲＩＥに利用される物理的なエッチングプロセスの例には、スパッタエッチングがある。
図１１に示したように、酸化物の除去によって形成されたギャップ１１００内の窒化物スペーサ７０２の側面に、第２スペーサ１１０２が形成されることが好ましい。１つの実施の形態では、スペーサ１１０２は、例えば、シリコン窒化物などの窒化物含有物質で構成され、その厚さは、約３６０Å〜約４４０Åの範囲が好ましく、より好ましい範囲は約３８０Å〜約４２０Åである。
１つの実施の形態では、異方性エッチングなどのプロセスにより、デバイス１００の表面に形成された窒化物含有物質の層からスペーサ１１０２を形成する。このプロセスは、前述のように、スペーサ７０２の形成に用いられたプロセスと同様である。スペーサ１１０２は、ギャップ１１００内のスペーサ７０２の側面に形成され、それによってギャップ１１００の幅が狭くなる。スペーサ１１０２は、ギャップ１１００の約１／２０〜２／３を埋めることが好ましく、ギャップ１１００の幅を、好ましくは約３６０Å〜約４４０Åの範囲、より好ましくは約３８０Å〜約４２０Åの範囲まで狭くする。スペーサ１１０２は、ギャップ１１００の側部の内周に沿って、横方向(horizontal direction)に長く延びている。
図１２は、第１断面と同じ方向から見た断面の図であり、複数の第２トレンチ、すなわち「ディープ」トレンチ１２００をエッチングにより形成した後の図１１に示したデバイス１００を示している。第２トレンチ１２００は、シリコン基板１１０を選択的にエッチし、酸化物及び窒化物をエッチしない方法、好ましくは、例えばイオンミリング法、反応性イオンエッチング（ＲＩＥ）法などの方向性プロセスを利用して、ギャップ１１００に位置するシリコン基板１１０のエッチングを行うことにより形成される。
第２トレンチ、すなわちディープトレンチ１２００の深さは、約４，５００Å〜約５，５００Åの範囲が好ましく、より好ましい範囲は約４，７５０Å〜約５，２５０Åである。第２トレンチ１２００の幅は、約１７０Å〜約４３０Åの範囲が好ましく、より好ましい範囲は約２００Å〜約４００Åである。また、第２トレンチ１２００は、デバイス１００の横方向に長く延びている。
図示されているように、第２トレンチ１２００は、第１トレンチ８００より深いことが好ましい。
図１３は、第１断面と同じ方向から見た断面の図であり、物質１３００で第２トレンチ１２００を埋めた後の図１２に示したデバイス１００を示している。物質１３００は、基板１１０（シリコン）及びシリコン窒化物に対して選択的にエッチされ、基板１１０及びシリコン窒化物は、物質１３００に対して、それぞれ選択的にエッチされることが好ましい。１つの実施の形態では、物質１３００は、例えば二酸化シリコンなどの酸化物である。物質１３００は、例えば、ＣＶＤなどの適切な成膜法によって形成することができるが、スピンオングラス（ＳＯＧ）法で形成することが好ましい。物質１３００は、以下の説明に見られるように、最終的な構造において、フィールド分離素子として機能する。
また、図１３には、コンタクトギャップ３０６を処理することによって形成されたコンタクトトレンチ１３０２が示されている。コンタクトトレンチ１３０２に関しては、前述の第２トレンチ１２００を形成するためのプロセスの間に、エッチング及び埋込が行われることが好ましい。
コンタクトトレンチ１３０２の深さは、約４，５００Å〜約５，５００Åの範囲が好ましく、より好ましい範囲は約４，７５０Å〜約５，２５０Ａである。コンタクトトレンチ１３０２の幅は、約４Ｆ〜約６Ｆの範囲が好ましく、又はＵ字形デバイスの約２〜３レングス（２−３lengths）である。また、コンタクトトレンチ１３０２は、デバイス１００の横方向に長く延びている。
図１４は、第１断面と同じ方向から見た断面の図であり、デバイス１００の表面を平坦化した後の図１３に示したデバイス１００を示している。適切な平坦化プロセスとしては、例えば、化学的機械的平坦化（化学的機械的研磨：ＣＭＰ）などを用いることができる。
図１４に示したように、デバイス１００は、対の「バルク」シリコンピラー１４００を備えている。それぞれの第２トレンチ、すなわちディープトレンチ１２００は、図示した実施の形態では酸化物１３００で埋め込まれており、１対の「バルク」シリコンピラー１４００と、隣の対の「バルク」シリコンピラー１４００とを分離している。深さがより浅い第１トレンチ８００は、図示した実施の形態では酸化物又は窒化物９００で埋められており、それぞれのシリコンピラー１４００における第１シリコンピラー１４０２と第２シリコンピラー１４０４とを分離している。
図１５は、図１４に示したデバイスの斜視図である。第１トレンチすなわちシャロートレンチ８００、第２トレンチすなわちディープトレンチ１２００、コンタクトトレンチ１３０２及びシリコンピラー１４００は、デバイス１００の横方向に長く延びている。
図３を参照して説明したように、フォトマスク３００を用いることによって、デバイス１００にエッチされたライン３０２及びギャップ３０４が画定される。上述の処理ステップを実施することにより、フォトマスク３００のラインフィーチャ３０２及びギャップフィーチャ３０４によって、トレンチ８００、１２００及びピラー１４０２、１４０４が形成される。エッチング処理の間にシリコン基板１１０を保護するスペーサが形成されるため、デバイス１００は、マスク３００のライン及びギャップフォトフィーチャ３０２、３０４の１つ１つに対して、近似した(approximately)２つのピラー１４０２、１４０４を備えている。フォトマスク３００における同じで、隣接するフィーチャ間の距離は、シリコンピラー１４０２、１４０４間の距離の約２倍であり、さらに密にパックされたピラーは、リソグラフィ法で画定される臨界ディメンジョンに対して、「ダブルピッチ(double pitched)」又は「マルチピッチ(pitch multiplied)」と呼ばれている。
図１６は、図１５に示したデバイス１００に適用される第３のフォトマスク１６００の一部を示す図である。マスク１６００には、開口部内に分離したライン１６０２のパターンが形成されている。ライン１６０２は、ギャップ１６０４によって相互に分離されている。ライン１６０２及びギャップ１６０４は、縦方向に沿って延びている。また、第３マスク１６００は、離隔したライン１６０２及びギャップ１６０４のパターンと、アレイバウンディング(array-bounding)第２マスク１０００との間に、１つの領域を形成する。
図７に示したように、スペーサ７０２は、ライン３０２に残っている酸化物２１０の列の側部及び端部に沿って形成され、酸化物２１０のそれぞれの列の端部の周りでループを形成する。さらに、図１１に示したように、スペーサ１１０２が、スペーサ７０２の側部及び端部に沿って形成され、シャロートレンチ８００の周りにループを形成する。以下に説明するエッチングプロセスの間に、間隔を隔てたライン１６０２及びギャップ１６０４のパターンを囲む第３マスクの領域により、シャロートレンチ８００の周りにおけるスペーサ７０２及び１１０２のループがエッチされて除去される。このように、スペーサ７０２、１１０２は、ギャップ１１００の側部内周に沿って横方向に長く延びており、ラインを形成し、デバイス１００の周辺部にループを形成しない。
図１７は、フォトマスク１６００のパターンが、その下部に位置するハードマスク物質１７００に転写された後の図１６に示したデバイスを示す図である。図１７は、Ｂ−Ｂ線に沿ってデバイス１００をスライスすることによって形成された面、すなわち第１断面と直交する第２断面から見たデバイス１００を示す図である。
１つの実施の形態では、ラインの幅をＦよりさらに狭くするために、カーボンシュリンクプロセスを用いることによって、ライン１６０２の幅が０．５Ｆ（Ｆは、フォトマスクのフィーチャに関する最小の印刷可能なサイズ）、ギャップ１６０４の幅が１．５Ｆとなる。カーボンシュリンクプロセスは、マスク１６００のピッチを変化させない。フォトマスク１６００の斜線部、すなわちライン１６０２は、フォトリソグラフィ及びエッチング処理後に、ハードマスク層として残る領域を表している。また、非斜線部、すなわちギャップ１６０４及び縁(border)１６０６（図１６）は、ハードマスク層が除去される領域を表している。
上記のように、通常のマスキングプロセスが使用される。ハードマスク用物質１７００の層を成膜後、ハードマスク１７００が、周知のフォトリソグラフィ及びエッチングを利用することによってパターニングされる。例えば、ある実施の形態では、フォトレジストが、デバイス１００上にブランケット層として形成され、フォトマスク１６００を介して放射線(radiation)露光される。この露光に続いて、フォトレジスト膜は、ハードマスク１７００の面上にフォトレジストマスクを形成するために現像され、デバイス１００のギャップ領域１６０４及び縁(border)領域１６０６（図１６）における基板１１０を露出するために、ハードマスク１７００がエッチされる。
図１７に示したように、ハードマスク１７００は基板１１０の領域上に残り、第３マスク１６００により、ライン１６０２が形成される。ライン１６０２は、カーボンシュリンクプロセス（例えば、等方性エッチング）を用いて、幅０．５Ｆまで狭くすることが好ましく、その場合、ギャップ１６０４の幅は１．５Ｆになる。なお、Ｆは、フォトマスクのフィーチャの印刷可能な最小サイズである。
図１８は、第２断面と同じ方向から見た断面の図であり、複数の第３トレンチ、すなわちワードライントレンチ１８００の形成後で、ハードマスク１７００の除去後の図１７に示したデバイス１００を示している。
第３トレンチ１８００は、デバイス１００の基板１１０の領域に、エッチングにより形成される。シリコン基板１１０及び酸化物９００、１３００は、酸化物及びバルクシリコンを同じ速度でエッチングするドライエッチングを用いることによってエッチすることができる。別の実施の形態では、第１のエッチングによってシリコン基板１１０のエッチングを行い、第２のエッチングによって酸化物９００、１３００のエッチングを行う。その逆で、第１のエッチングによって酸化物９００、１３００のエッチングを行い、第２のエッチングによってシリコン基板１１０のエッチングを行ってもよい。
第３トレンチ、すなわちワードライントレンチ１８００の深さは、約３，６００Å〜約４，４００Åの範囲が好ましく、さらに好ましい範囲は約３，８００Å〜４２００Åである。また、第３トレンチ１８００の幅は、約１．５Ｆ又は約１４５０Å〜約１７８０Åの範囲が好ましく、より好ましい範囲は約１５４０Å〜約１７００Åである。第３トレンチ１３０２は、水平面に横に延びており、デバイス１００の第１トレンチ８００及び第２トレンチ１２００に対して、実質的に垂直又は直交している。
第３トレンチ１８００は、第１トレンチ８００より深いことが好ましく、それによって、第３トレンチ１８００の側壁に沿ったトランジスタのゲート電極の形成が可能になる。さらに、第３トレンチ１８００は、第２トレンチ１２００と同じ程度には深くないことが好ましく、第２トレンチ１２００によって、ワードラインがイネーブルされる時に、近接したトランジスタ間の分離が提供される。
デバイス１００は、さらに、第３トレンチ１８００間に形成されたシリコンピラー１８０２を備えている。
図１９は、第２断面と同じ方向から見た断面の図であり、デバイス１００上に、絶縁物質１９０２の層を形成し、さらに物質１９０４の層を形成した後の図１８に示したデバイス１００を示している。１つの実施の形態では、絶縁層は、シリコン酸化物で構成されたゲート酸化物である。また、絶縁物質１９０２の厚さは、約５０Å〜約７０Åの範囲が好ましく、より好ましい範囲は約５４Å〜約６６Åである。１つの実施の形態では、絶縁物質１９０２の形成には、半導体基板１１０のウエット酸化又はドライ酸化とそれに続くマスクを介するエッチング、又は絶縁層の成膜法を適用することができる。
１つの実施の形態では、物質１９０４は、例えばポリシリコンなどのゲート電極層を構成するものであり、その厚さは約１／２Ｆである。ポリシリコンの厚さは、約５４０Åであることが好ましく、より好ましい範囲は約４９０Å〜約５１０Åである。ポリシリコン１９０４は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
また、ポリシリコン１９０４は、縁領域１６０６（図１６）のエッチングによって形成されたトレンチ内にも形成される。
図２０は、第２断面と同じ方向から見た断面の図であり、スペーサエッチング後、すなわち、スペーサ２０００を形成するために、ポリシリコン１９０４及び絶縁物質１９０２のエッチング及びリセシング（溝形成）を行った後の図１９に示したデバイス１００を示す図である。また、スペーサエッチングによって、第３トレンチ１８００のボトム部でスペーサ２０００が分離される。
スペーサ２０００を形成するためのポリシリコン１９０４及び絶縁物質１９０２のリセシングによって、シリコンピラー１８０２の上部側面２００２が露出する。リセスは約９００Å〜約１１００Å、すなわちトレンチ１８００の深さの約１／３である。
図２１は、第２断面と同じ方向から見た断面の図であり、デバイス１００を再酸化した後で、ゲート分離スペーサ２１０２を形成した後の図２０に示したデバイス１００を示す図である。
いくつかの実施の形態では、処理の際に、ゲート酸化物１９０２に損傷が生じる。再酸化処理によって、露出したコーナー部、すなわちピラーのトップ部及び第３トレンチ１８００のボトム部におけるコーナー部のゲート酸化物１９０２に生じた損傷の少なくとも一部を修復することができる。再成長したゲート酸化物２１００によって、トランジスタの活性領域が、ゲート電極の高フィールド(high-field)コーナーでスペーサ２０００から分離され、再酸化処理の完了後、特徴的なバーズビーク形が形成される。スペーサ２０００は、ゲート電極、すなわちゲート層２０００である。１つの実施の形態では、再酸化には、基板１１０のウエット酸化又はドライ酸化、又は他の一般的な酸化処理法が適用される。また、１つの実施の形態では、ゲート層１９０４上に形成された再成長ゲート酸化物２１００は、ゲート層１９０４からエッチバックされる。
また、図２１に示したように、スペーサ２１０２が、シリコンピラー１８０２の露出している上部側面２００２に形成される。スペーサ２１０２は、例えば、シリコン窒化物などの窒化物含有物質で構成され、スペーサ７０２の形成に用いられた前述のプロセスと同様なプロセスで形成される。このスペーサ２１０２は、スペーサ２０００より小さく、後に行われるサリサイドプロセスに起因する、漏洩電流を抑制又は防止し、ゲートの高フィールドコーナーでのシールディングを強化することにより、ソース／ドレインへのゲートのショートを防止する。また、スペーサ２１０２を形成するプロセスにより、トレンチ１８００のボトム部におけるポリシリコンスペーサ２０００間のギャップが、窒化物含有物質で埋められる。
図２２は、第２断面と同じ方向から見た断面の図であり、導電層２２００を形成した後の図２１に示したデバイス１００を示す図である。
１つの実施の形態では、ポリシリコンスペーサ２０００は、導電性物質２２００の層を形成するためにサリサイド化される（自己整合シリサイド化）。金属層が全面に形成され、アニール処理によって、シリコンスペーサ２０００のトップ部及び露出面など、金属がシリコンにコンタクトする位置でシリサイド化を起こさせる。１つの実施の形態では、シリサイド物質２２００は、シリコンと、例えば、タングステン、チタニウム、ルテニウム、タンタル、コバルト、ニッケルなどの金属で構成され、その厚さは、約１００Å〜３００Åの間、より好ましくは約１９０Å〜２１０Åの間である。選択的な金属エッチングにより、余剰の金属及びシリコンに接触しない金属を除去する。
金属シリサイドによって、自己整合ストラッピング層２２００が形成され、それによってワードラインに沿う横方向の導電率が向上する。また、金属シリサイドは、以下の図２９の説明により理解されるように、ピラー１８０２のトップ上に形成され、ソース及びドレインコンタクトが提供される。必要に応じて物理的なエッチングを行うことにより、トレンチ１８００の底部においてスペーサ２０００が確実に分離される。
当業者であれば、導電層２２００は、例えば、金、銅、アルミニウムなどの他の金属でも形成可能であり、シリコンと反応する必要がないことを理解できるであろう。また、金属の混合物も導電層２２００を形成するのに適している。金属ストラッピング層２２００をサリサイドプロセスによって形成しない場合には、シリコンの上への選択的な成膜プロセスが好ましい。導電層２２００の別の形成方法には、限定されるものではないが、急熱化学気相成長（ＲＴＣＶＤ）法、低圧化学気相成長（ＬＰＣＶＤ）法及び物理気相成長（ＰＶＤ）法がある。
図２３は、第２断面と同じ方向から見た断面の図であり、絶縁物質２３００で、第３トレンチ１８００の残りの部分を埋めた後の図２２に示したデバイス１００を示す図である。１つの実施の形態では、絶縁物質２３００は、例えば、シリコン酸化物などの酸化物である。絶縁物質２３００は、例えば、ＳＯＤ、ＣＶＤ、ＰＶＤなどの適切な成膜法を用いることによって形成することができる。
また、図２３には、平坦化後のデバイス１００が示されている。例えば、化学的機械的研磨（ＣＭＰ）などの適切な平坦化処理を用いることができる。ＣＭＰスラリーは、ピラートップ部のコンタクトを保護するために、シリサイドに対して選択的であることが好ましい。
第２断面の図に示されているように、デバイス１００は、第３トレンチ１８００を埋めた複数の酸化物によって相互に分離された１列のシリコンピラー１８０２を備えている。シリコンピラー１８０２の幅は、約４１０Å〜５１０Åが好ましく、より好ましくは４４０Å〜４８０Åである。第３トレンチ１８００には、さらにゲート絶縁層１９０２、ゲート層２０００及び導電性ストラッピング層２２００が設けられている。
図２４は、デバイス１００を示す平面図である。デバイス１００は、シリコンピラー１８０２のアレイ、第１トレンチ、すなわちシャロートレンチ８００、酸化物が埋め込まれた第２トレンチ、すなわちディープトレンチ１２００及び酸化物が埋め込まれた第３トレンチ、すなわちワードライントレンチ１８００を備えている。第１トレンチ、すなわちシャロートレンチは、図示した実施の形態では酸化物で埋められているが、別の実施の形態では窒化物で埋められる（図３２〜３４及び関連する説明を参照のこと）。デバイス１００は、さらに、絶縁層１９０２（図示されていない）、ワードライン２０００及び金属ストラッピング層２２００を備えている。シリコンピラー１８０２の側部のみに形成され、シリコンピラー１８０２とワードラインスペーサ２０００とを分離する薄い層である絶縁層１９０２は、図面を明確にするために図示されていない。金属ストラッピング層２２００も、図面を明確にするために図示されていない。
シリコンピラー１８０２のアレイは、第１ピッチ２４０２及び第２ピッチ２４０４を有する。それらのピッチは、アレイにおける繰り返し素子間の距離である。第１ピッチ２４０２は、ｙ方向で測定されるシリコンピラー１８０２の幅と、ｙ方向で測定されるシリコンピラー１８０２間の距離との和である。第２ピッチ２４０４は、ｘ方向で測定されるシリコンピラー１８０２の長さと、ｘ方向で測定されるシリコンピラー１８０２間の距離との和である。１つの実施の形態では、第２ピッチ２４０４は、第１ピッチ２４０２の約２倍の大きさである。
ピラー１８０２の対により、さらに縦型トランジスタの突起２４０６が形成される。縦型トランジスタのそれぞれの突起２４０６は、２つのピラー１８０２を備え、２つのピラー１８０２は、第１トレンチ、すなわちシャロートレンチ８００を埋めた酸化物又は窒化物によって分離され、シャロートレンチ８００の下部に延びるチャネルベースセグメント２４０７によって接続されている。縦型トランジスタ２４０６は、酸化物が埋められた第２トレンチ、すなわちディープトレンチ１２００によって、ｙ方向で相互に分離されている。
ワードラインスペーサ、すなわちワードライン２０００は、酸化物が埋められた第３トレンチ、すなわちワードライントレンチ１８００によって相互に分離されている。
図２５は、デバイス１００のシリコンピラー１８０２を示す斜視図である。なお、ワードライントレンチ１８００に形成された絶縁層１９０２、ワードライン２０００及び金属ストラッピング層２２００は、図を明確に示すために除外されている。また、トレンチ８００、１２００及び１８００も、図を明確に示すために埋められていない。
図２５には、上記の交差するトレンチによって形成された複数のＵ字形突起が示されている。それぞれのＵ字形突起は、チャネルベースセグメント２４０７によって接続された１対のピラー１８０２を備えている。また、それぞれのＵ字形突起２４０６は、縦型トランジスタのソース、ドレイン及びチャネル領域を備えている。特に、対のピラー１８０２のそれぞれのピラー１８０２は、トランジスタのソース又はドレイン領域を形成している。第１トレンチ８００によって、突起２４０６の一方のピラー１８０２と、突起２４０６の他方のピラー１８０２とが分離されている。また、第２トレンチ１２００によって、１つのトランジスタの突起２４０６が、ｙ方向で別のトランジスタの突起２４０６から分離されている。
それぞれのＵ字形ピラー構造は、ワードライントレンチ１８００に面する２つのＵ字形側面を有し、２面(two-sided)サラウンドゲートトランジスタを形成している。それぞれのＵ字形ピラー対は、共通のソース、ドレイン及びゲートを有し、２つの背中合わせ(back-to-back)のＵ字形トランジスタのフローパスを構成している。それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、ソース、ドレイン及びゲートを共有しているので、それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、相互に独立には動作しない。また、それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、１つのトランジスタの突起２４０６の冗長フローパスを形成する。
トランジスタがアクティブである時、電流ｉは、Ｕ字形トランジスタの突起２４０６の左側と右側の面に滞留(stay)する。Ｕ字形トランジスタの突起２４０６の左側及び右側の面は、第３トレンチ、すなわちワードライントレンチ１８００によって画定される。それぞれのパスの電流は、１つの面に滞留する。その電流は、Ｕ字形トランジスタの突起２４０６のコーナーをターンしない。１つの実施の形態では、トランジスタは、完全にデプリート(deplete)されるようになり得る。
ワードライン２０００は、Ｕ字形トランジスタのカラムを囲んでいる。第３トレンチ、すなわちワードライントレンチ１８００によって、１本のワードライン２０００が、ｘ方向で、別のワードライン２０００から分離されている。
１つの実施の形態では、第２トレンチ１２００は第３トレンチ１８００より深く、第３トレンチ１８００は第１トレンチ８００より深い。
１つの実施の形態では、第１トレンチ８００は酸化物含有物質９００で埋められ、第２トレンチ１２００は酸化物含有物質１３００で埋められ、第３トレンチ１８００は酸化物含有物質２３００で埋められる。別の実施の形態では、必要に応じて、第１トレンチ８００は窒化物含有物質で埋められ、第２トレンチ１２００は酸化物含有物質で埋められ、第３トレンチ１８００は酸化物含有物質で埋められる。さらに、以下に図３２〜３５を参照して実施の形態を説明するように、追加処理ステップにより、第１トレンチ８００から窒化物含有物質を除去し、第１トレンチ８００を導電性物質で埋めることができる。
図２６は、第１断面と同じ方向から見た断面のトランジスタに関する１つの実施の形態を示す図であり、ゲートラインスペーサ２０００（図示されていない）によって、トランジスタの突起２４０６のソース／ドレイン領域が、相互にゲート制御可能に接続されている状態を示している。ゲートラインスペーサ２０００は、図面の面に平行であるので、図２６には示されていないが、ゲートラインスペーサ２０００の高さは、破線２４１４、２４１６によって示されている。また、破線２４１６は、第３トレンチ、すなわちワードライントレンチ１８００のボトム部を示している。
トランジスタの突起２４０６は、チャネルベースセグメント２４０７によって接続された第１シリコンピラー２６００及び第２シリコンピラー２６０２を備えている。それぞれのピラー２６００、２６０２は、ピラーの最上部にｎ＋ドープトソース／ドレイン領域を備えており、ピラー２６００の高濃度にドープされた領域は符号２６０４で示され、ピラー２６０２の高濃度にドープされた領域は符号２６０６で示されている。
トランジスタの突起２４０６は、さらに、チャネルベースセグメント２４０７を介して、ｎ＋ドープト領域２６０６からｎ＋ドープト領域２６０４に延びるドープト領域２６０８を備え、そのドープト領域２６０８はｐ−で示されている。このドープト領域２６０８が、トランジスタのＵ字形チャネルを形成している。
第１ピラー２６００のｎ＋ドープトソース／ドレイン領域２６０４は、Ｕ字形チャネル２６０８を介して、第２ピラー２６０２のｎ＋ドープトソース／ドレイン領域２６０６と接続されている。トランジスタのチャネル長は、Ｕ字形チャネル２６０８を介して、ソース／ドレイン領域２６０４からソース／ドレイン領域２６０６に延びる長さである。
また、チャネル長に沿った部分のドーパントの濃度及びタイプを調整することによって、デバイスのチャネルの特性が影響を受ける。さらに、デバイスの特性は、ピラー２６００及び２６０２に使用される物質のタイプによって影響を受ける。また、デバイスの特性は、ゲートラインスペーサ２０００に用いられる物質のタイプ及びゲートラインスペーサ２０００の厚さによって影響を受ける。
前述のエッチングステップの前に、チャネル及びソース／ドレイン領域を形成するために、半導体基板１１０に対するドーピング処理を行うことが好ましい。１つの実施の形態では、半導体デバイス１００の処理を行う前に、エピタキシャル層１０４へのドーピング処理を行うことによって、ソース／ドレイン領域を形成する。別の実施の形態では、前述のエッチングステップの間に処理ステップを追加して、半導体基板１１０に対するドーピング処理を行うことにより、ソース／ドレイン領域を形成する。さらに別の実施の形態では、前述のエッチングステップ後に処理ステップを追加して、半導体基板１１０に対するドーピング処理を行うことにより、ソース／ドレイン領域を形成する。半導体デバイス１００に対しては、例えば、イオン注入又は拡散などの適切なドーピング処理を用いることによって、ドーピング処理を行うことができる。
図２６には、本発明の典型的な実施の形態が示されている。また、本発明には、様々な変更も包まれることが理解されるべきである。例えば、図２６に示されたドーパントのタイプは、図示された態様に対して逆にすることができる。したがって、ｎ型領域は、反対の導電型（すなわち、ｐ型）領域に変更することができる。同様に、ｐ型領域は、反対の導電型（すなわち、ｎ型）領域に変更することができる。
図２７は、従来のアドレス信号２７１４及びデータ信号２７１６によって他の電子回路２７１２とインターフェースで接続されたメモリアレイ２７１０を示す図である。アドレス信号２７１４は、メモリアレイ２７１０内の１つ以上のセルを選択する。一方、データ信号２７１６は、メモリアレイ２７１０に格納されているか、又はメモリアレイ２７１０から取り出されたデータを伝送する。
１つの実施の形態では、メモリアレイ２７１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。別の実施の形態の場合には、メモリアレイ２７１０は、スタティックメモリ、ダイナミックメモリ、イクステンデッドデータアウトメモリ、イクステンデッドデータアウトＤＲＡＭ（ＥＤＯ ＤＲＡＭ）、同期型ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート同期型ＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、同期リンク型ＤＲＡＭ（ＳＬＤＲＡＭ）、ビデオＲＡＭ（ＶＲＡＭ）、ランバス(rambus)ＤＲＡＭ（ＲＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、その他の本技術分野で周知のタイプのメモリなどの様々なメモリ素子である。
また、メモリアレイ２７１０は、異なるタイプの電子回路とインターフェースする。一例として、電子回路２７１２には、限定されるものではないが、コンピュータなどを含むメモリにアクセスするか、メモリに依存（ｒｅｌｙ）するデバイスがある。
コンピュータには、一例として、データ及び命令を表す、プロセッサ、プログラムロジック又はその他の基板の構成物が含まれ、本明細書で説明されるように動作する。他の実施の形態では、プロセッサには、コントローラ回路、プロセッサ回路、プロセッサ、汎用のシングルチップ又はマルチチップのマイクロプロセッサ、ディジタル信号プロセッサ、組込マイクロプロセッサ、マイクロコントローラなどが含まれる。
いくつかの実施の形態では、メモリアレイ２７１０と電子回路２７１２とは、別々に実装(implement)される。他の実施の形態では、メモリアレイ２７１０及び電子回路２７１２が、一体的に集積される。さらに、当業者であれば、メモリアレイ２７１０は、様々なデバイス、製品及びシステムに組み込み可能であることを認識するであろう。
図２８は、複数のメモリセル２８２０を備えたメモリアレイ２７１０を示す図である。これらのメモリセル２８２０は、カラムＣ１−ＣＮ及びローＲ１−ＲＮに編成されている。カラムデコーダ２８２４及びローデコーダ２８２６は、対象のメモリセル２８２０のカラムＣＮ及びローＲＮを特定するために、アドレス信号２７１４を処理する。カラム（図示された構成における）は、一般にワードラインとして知られており、ローは、通常ディジットラインとして知られている。
図２９は、デバイス１００によって形成されたメモリアレイ２７１０の一部を示す図である。１つの実施の形態では、それぞれの縦型のトランジスタのピラー１８０２の１つが、ディジットライン、すなわちビットライン２９１４と接続し、トランジスタの他方のピラー１８０２が、例えば、キャパシタなどのメモリストレージデバイス２９１０（Ｃ）と接続しており、それによって、例えば、ＤＲＡＭなどのメモリ素子の一部を形成している。１つの実施の形態では、メモリストレージデバイス２９１０は、プラグ又はコンタクト２９１２を介して、トランジスタのピラー１８０２の１つと電気的に接続されている。ワードライン２０００は、破線２４１４、２４１６によって示されている。
代表的な実施の形態では、メモリセル２８２０は、Ｕ字形トランジスタの突起２４０６、コンタクト２９１２、メモリストレージデバイス２９１０及びビットライン２９１４を備え、メモリアレイ２７１０において、４Ｆ２のスペースを占める。ここで、Ｆはフォトレジストマスク３００、１６００によって画定される最小の印刷可能なフィーチャである。図１〜２９によって示された実施の形態では、スペーサ７０２、１１０２が、フォトレジストマスクのＦサイズのフィーチャ(F sized features)を減少させる。
図３０は、複数のワードライン２０００を備えるメモリアレイ２７１０の一部を示す図である。ワードライン２０００は、Ｕ字形トランジスタの突起２４０６のカラムを、少なくとも部分的に囲んでいる。デバイス１００におけるＵ字形トランジスタの突起２４０６のカラムに沿ったコンタクトトレンチ１３０６は、上方からのワードラインコンタクトに対して余地を提供する。
図３１は、ワードライン２０００を採用するメモリアレイ２７１０の部分に関する別の実施の形態を示す図である。ワードライン２０００用のコンタクトは、トランジスタのカラムの交互の端部に位置している。この実施の形態では、ワードライン２０００は、メモリアレイ２７１０内でより高度に集積されるようにパターニングされる。
図３２〜３５は、ワードライン３２００を備えたメモリアレイ２７１０の一部に関する別の実施の形態を示す図である。メモリアレイ２７１０は、複数の３面(three-sided)トランジスタ３２０２を備えている。それぞれのトランジスタ３２０２は、図１〜１４を参照してすでに説明したように形成された２つのシリコンピラー１８０２を備えている。第１トレンチ、すなわちシャロートレンチ８００は、シリコン窒化物などの窒化物含有物質で埋められている。また、ワードライントレンチ１８００は、図１６〜１８を参照して説明したように形成されている。
ワードライントレンチ１８００内に、ゲート絶縁層１９０２が形成され、ゲート層１９０４を形成する前に、図１９に示したように、窒化物の選択的なエッチングにより、シャロートレンチ８００から窒化物（図１４参照）が除去される。
選択的な窒化物のエッチングにより、シャロートレンチ８００から窒化物が除去された後、図１９に示したように、ゲート絶縁層１９０２が形成され、ワードライントレンチ１８００にゲート層１９０４が形成される。ゲート絶縁層１９０２も、シャロートレンチ８００内に形成される。さらに、ゲート層１９０４も、シャロートレンチ８００に形成される。シャロートレンチ８００はワードライントレンチ１８００より幅が狭いので、ゲート層１９０４の形成によって、シャロートレンチ８００が埋められる。
図２０に示したように、ゲート層１９０４のスペーサエッチングにより、シャロートレンチ８００内に形成されたゲート層１９０４がリセスされるが、シャロートレンチ８００内のゲート層１９０４は除去されない。
図２１〜２３に示したように処理が続く。デバイス１００が再酸化され、スペーサ２１０２が形成される（図２１）。導電層２２００が形成され（図２２）、デバイス１００は平坦化される（図２３）。
図３２に示したように、上記のプロセスによって形成されたワードライン３２００により、はしご形(ladder-shaped)ポリシリコンゲート層３２００が画定される。トランジスタ３２０２は、はしご形ゲート層３２００によって、３つの側面が囲まれ、それによって、３面サラウンドゲートトランジスタが形成される。
図３３は、図３２に示したＡ−Ａ線によって形成される面から見たＵ字形トランジスタ３２０２の断面を示す図である。デバイス１００は、１対のシリコンピラー１８０２、酸化物で埋められたディープトレンチ１２００、シャロートレンチ８００及び基板１１０を備えている。シャロートレンチ８００は、絶縁層１９０２を備え、ゲート層３２００で埋められている。図面の面に平行なゲート層３２００のセクションは、破線で示されている。ピラー１８０２の対によって、トランジスタ３２０２が形成される。ピラー１８０２の対におけるそれぞれのピラー１８０２は、ポリシリコンで埋められたシャロートレンチ８００によって、ピラー１８０２の対を構成するもう一方のピラー１８０２から分離されている。それぞれのトランジスタ３２０２は、酸化物で埋められたディープトレンチ１２００によって、別のトランジスタ３２０２と分離されている。
図示した実施の形態では、それぞれのピラー１８０２は、ピラーの最上部にｐ＋ドープトソース／ドレイン領域を有している。さらに、トランジスタ３２０２は、１つのピラー１８０２のｐ＋ドープト領域から、もう一方のピラー１８０２のｐ＋ドープト領域に延びるｎ−ドープト領域を備えている。ワードライン３２００は破線によって示されている。
図３４は、図３２に示したＢ−Ｂ線によって形成される面から見た、メモリアレイ２７１０の断面を示す図である。メモリアレイ２７１０は、シリコンピラー１８０２を備えている。シリコンピラー１８０２は、酸化物で埋められた第３トレンチ１８００によって相互に分離されている。シリコンピラー１８０２の幅は、約４１０Å〜５１０Åが好ましく、より好ましくは約４４０Å〜４８０Åである。さらに、メモリアレイ２７１０は、ゲート絶縁層１９０２、ワードライン３２００及び導電性ストラッピング層２２００を備えている。
図３５は、図３２に示したＣ−Ｃ線によって形成される面から見たメモリアレイ２７１０の断面を示す図であり、便宜上導電性ストラッピング層を除いて図示されている。この図面は、はしご形ゲート層３２００の「横木(rung)」を形成する、（部分的に）ポリシリコンで埋められたシャロートレンチ８００を示している。シャロートレンチ８００の底部３５００は、はしご形ゲート層３２００の「横木」の下端を画定する。メモリアレイ２７１０は、シリコンピラー１８０２を備えている。シリコンピラー１８０２は、酸化物で埋められた第３トレンチ１８００によって相互に分離されている。酸化物で埋められた第３トレンチ１８００は、はしご形ゲート層３２００の「サイド」を構成する。メモリアレイ２７１０は、さらに、ゲート絶縁層１９０２及び導電性ストラッピング層２２００備えている。
多数のアプリケーションに、本発明の手順(methodology)を使用することができる。例えば、１つのトランジスタ、１−キャパシタの４Ｆ２−ＤＲＡＭセルの形成に、本発明を利用することができる。特定の実施の形態では、本発明は、縦型のＤＲＡＭセル技術を含むと考えることができる。トランジスタの１つのピラーにより、セルストレージデバイスが基板に接続され、トランジスタのもう一方のピラーにより、ディジットラインが基板に接続される。自己整合横方向(lateral)チャネル領域は、縦型ソース／ドレイン領域のピラーを相互に接続する。Ｕ字形トランジスタの突起２４０６が、共通のソース、ドレイン及びゲートを共有する２つのＵ字形の面を備え、セルが、縦軸問題に冗長性を有することができるので、セルは、低いディジットキャパシタンスと低いワードライン抵抗を有することができる。
本発明に係るいくつかの実施の形態を説明したが、これらの実施の形態は、例としてだけ示したものであり、本発明の技術的範囲を限定することを意図するものではない。実際、本明細書で説明された新規な方法及びシステムは、様々な他の形で実施することができる。すなわち、本明細書で説明された方法及びシステムの形において、様々な省略、置換及び変更を、本発明の技術的範囲を逸脱することなく行うことができる。付記するクレーム及びそれらの均等物は、本発明の技術的範囲及び精神の範囲に入るように、そのような形及び変更をカバーすることを意図している。
トランジスタのアレイを形成することができる、実施の形態に係る半導体デバイスを示す斜視図である。なお、Ａ−Ａ線に沿って得られる図面は、半導体デバイスの第１断面を示し、Ｂ−Ｂ線に沿って得られる図面は、半導体デバイスの第２断面を示す。 追加の半導体処理層の形成後、実施の形態に係る半導体デバイスに関して、Ａ−Ａ線に沿って得られた断面図である。 図２に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。 図２に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、図３に示したフォトマスクを適用して転写し、ハードマスク層をパターニングした後の状態を示している。 図４に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、酸化物層にパターンを転写し、ハードマスクを取り除いた後の状態を示している。 図５に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、スペーサ物質のブランケット層を形成した後の状態を示している。 図６に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、スペーサエッチングの後状態を示している。 図７に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第１セットのトレンチを形成した後の状態を示している。 図８に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第１セットのトレンチを埋めた後の状態を示している。 図９に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。 図９に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、トップ部の酸化物を除去した後の状態を示している。 図１１に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第２セットのトレンチを形成した後の状態を示している。 図１２に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面を示すとともに、第２セットのトレンチとコンタクトトレンチとを埋めた後のコンタクトトレンチの断面を示す図である。 図１３に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、表面を平坦化した後の状態を示している。 図１４に示した実施の形態に係るデバイスを示す斜視図である。 図１４及び１５に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。 図１５に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、図１６に示したフォトマスクを適用し、ハードマスク層をパターニングした後の状態を示している。 図１７に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、第１及び第２セットのトレンチに直交した第３セットのトレンチを形成した後の状態を示している。 図１８に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、ゲート絶縁層及びゲート電極層を形成した後の状態を示している。 図１９に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、スペーサエッチング、及びゲート電極層、絶縁層のリセシングを行った後の状態を示している。 図２０に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、デバイスの再酸化によってバーズビークを形成し、リセスされたゲート電極層及びゲート絶縁層のトップ部に絶縁スペーサを形成した後の状態を示している。 図２１に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、金属層を形成し、自己整合シリサイド化プロセスを実施した後の状態を示している。 図２２に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、第３セットのトレンチを埋め込み、表面を平坦化した後の状態を示している。 図２３に示した実施の形態に係るデバイスを示す模式的平面図である。 図２３及び２４に示したトランジスタのＵ字形突起及びトレンチを示す斜視図であり、説明のために、埋込物質を除いた状態を示している。 実施の形態に係るＵ字形トランジスタを示す断面図であり、ゲート電極に関するｎ＋ソース／ドレイン領域、ｐ−チャネル及びそれらの相対的位置を示している。 マイクロプロセッサとメモリ素子間の通信(communication)を示す概略図である。 複数のワードライン及びディジットラインを含むメモリアレイを示す回路図である。 メモリアレイの一部を示す模式的断面図である。 メモリアレイの一部を示す模式的平面図であり、好ましい実施の形態で用いられる実施の形態に係るワードラインを示している。 メモリアレイの一部を示す模式的平面図であり、好ましい実施の形態で用いられる別の実施の形態に係るワードラインを示している。 メモリアレイの一部を示す模式的平面図であり、別の実施の形態に係るワードラインを示している。 図３２に示したＡ−Ａ線に沿って得られた断面図であり、３面トランジスタを示している。 図３２に示したＢ−Ｂ線に沿って得られた断面図である。 図３２に示したＣ−Ｃ線に沿って得られた断面図であり、３面トランジスタに関する逆Ｕ字形ゲート層を示している。

Claims (53)

  1. 集積回路用トランジスタの形成方法であって、
    半導体基板をエッチングして、第１ピラー及び第２ピラーを備えたＵ字形シリコンピラー対及び前記Ｕ字形シリコンピラー対を囲むエッチングされた領域を形成するステップと、
    前記第１ピラー中に、第１ソース／ドレイン領域を形成するステップと、
    前記第２ピラー中に、第２ソース／ドレイン領域を形成するステップと、
    前記エッチングされた領域の少なくとも一部内にゲートラインを形成するステップであって、前記ゲートラインの少なくとも一部が、前記第１ピラーと前記第２ピラーとを分離するトレンチに垂直に延びており、かつ、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域、及び前記ゲートラインの前記少なくとも一部が、Ｕ字形トランジスタを形成する、ステップと、
    を含むことを特徴とする集積回路用トランジスタの形成方法。
  2. 前記エッチングされた領域の少なくとも一部内の前記Ｕ字形シリコンピラー対に誘電体層を形成するステップを更に含み、前記誘電体層が、前記第１ピラー及び前記第２ピラーを少なくとも部分的に囲むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
  3. 前記ゲートライン上に金属層を形成するステップと、前記金属層の自己整合サリサイド化処理を行うステップと、を更に含むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
  4. 前記エッチングされた領域の少なくとも一部を、酸化物含有物質で埋めるステップを更に含むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
  5. 半導体基板内に、第１の深さまで第１組のトレンチをエッチングするステップと、
    前記半導体基板に、第２の深さまで第２組のトレンチをエッチングするステップであって、前記第１組のトレンチは前記第２組のトレンチに実質的に平行であり、前記第１組のトレンチと前記第２組のトレンチとが、前記半導体基板内に、相互に間隔を隔てて交互に配置される、ステップと、
    前記半導体基板に、第３の深さまで第３組のトレンチをエッチングするステップであって、前記第３組のトレンチが、前記第１組のトレンチ及び前記第２組のトレンチに実質的に直交し、前記第１、第２及び第３組のトレンチが、縦方向に延びるピラーのアレイを画定し、縦方向に延びる前記ピラーのアレイが縦方向のソース／ドレイン領域を備える、ステップと、
    前記第３組のトレンチの少なくとも一部内にゲートラインを形成するステップであって、前記ゲートライン及び前記縦方向のソース／ドレイン領域が、複数のトランジスタを形成し、該複数のトランジスタ内では、前記ソース／ドレイン領域の対がトランジスタチャネルを介して相互に接続される、ステップと、
    を含むことを特徴とする半導体素子の形成方法。
  6. 前記第３の深さが、前記第１の深さより深く、前記第２の深さより浅いことを特徴とする請求項５に記載の半導体素子の形成方法。
  7. 前記第１組のトレンチの少なくとも一部を、酸化物含有物質で埋めるステップを更に含むことを特徴とする請求項５に記載の半導体素子の形成方法。
  8. 前記第１組のトレンチの少なくとも一部を、導電性ゲート物質で埋めるステップを更に含むことを特徴とする請求項５に記載の半導体素子の形成方法。
  9. 前記第２組のトレンチの少なくとも一部を、酸化物含有物質で埋めるステップを更に含むことを特徴とする請求項５に記載の半導体素子の形成方法。
  10. 前記ゲートラインが、ゲート電極層及び金属層を備えることを特徴とする請求項５に記載の半導体素子の形成方法。
  11. 前記金属層が、金属シリサイドで構成されることを特徴とする請求項１０に記載の半導体素子の形成方法。
  12. それぞれの前記トランジスタが、ディジットラインに電気的に接続された第１ソース／ドレイン領域及びメモリストレージデバイスに電気的に接続された第２ソース／ドレイン領域を備えることを特徴とする請求項５に記載の半導体素子の形成方法。
  13. 前記第１組のトレンチ及び前記第２組のトレンチは、前記第３組のトレンチをエッチングする前に、エッチングされることを特徴とする請求項５に記載の半導体素子の形成方法。
  14. 半導体基板にデバイスマスクを適用して、半導体基板上に、第１ラインと第１ギャップとが交互する第１パターンを形成するステップと、
    前記半導体基板を処理して、第１組のトレンチを形成するステップであって、前記第１組のトレンチは、前記第１ギャップによって画定された領域の少なくとも一部内の前記半導体基板内に形成される、ステップと、
    前記第１組のトレンチの形成後、アレイ領域に隣接する周辺部を保護する周辺部マスクを前記半導体基板に適用するステップと、
    前記半導体基板を処理して、前記第１組のトレンチに実質的に平行な第２組のトレンチを形成するステップであって、前記第２組のトレンチは、前記アレイ領域の少なくとも一部内の前記半導体基板内に形成される、ステップと、
    前記第２組のトレンチの形成後、前記半導体基板にワードラインマスクを適用して、前記半導体基板上に、第２ラインと第２ギャップとが交互する第２パターンを形成するステップであって、前記第２ライン及び前記第２ギャップが、前記第１ライン及び前記第１ギャップと交差する、ステップと、
    前記半導体基板を処理して、第３組のトレンチを形成するステップであって、前記第３組のトレンチは、前記第２ギャップにより画定された領域の少なくとも一部内の前記半導体基板内に形成され、かつ、保護された前記周辺部内には形成されない、ステップと、
    前記第３組のトレンチ内に延びるゲートラインを形成するステップと、
    を含むことを特徴とするメモリアレイの形成方法。
  15. 前記デバイスマスクを適用する前に、前記半導体基板上にエピタキシャルシリコン層を形成するステップを更に含むことを特徴とする請求項１４に記載のメモリアレイの形成方法。
  16. 前記第２ラインによって画定された領域の少なくとも一部内の前記半導体基板内に、ピラーのアレイを形成するステップを更に含むことを特徴とする請求項１４に記載のメモリアレイの形成方法。
  17. 前記ピラーが、縦方向のソース／ドレイン領域を備えることを特徴とする請求項１６に記載のメモリアレイの形成方法。
  18. ピラー対がＵ字形トランジスタを形成し、前記ピラー対のそれぞれのピラーが、前記第１組のトレンチの１つのトレンチによって分離され、それぞれの前記Ｕ字形トランジスタが、前記第２組のトレンチの１つによって、隣接するＵ字形トランジスタから分離されていることを特徴とする請求項１４に記載のメモリアレイの形成方法。
  19. それぞれの前記トランジスタが、前記ピラー対のトップ部に、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備えることを特徴とする請求項１８に記載のメモリアレイの形成方法。
  20. 前記第１ソース／ドレイン領域にディジットラインを電気的に接続するステップと、
    前記第２ソース／ドレイン領域にメモリストレージデバイスを電気的に接続するステップと、
    を更に含むことを特徴とする請求項１９に記載のメモリアレイの形成方法。
  21. 前記第３組のトレンチのトレンチ内で、いずれかの側がゲートラインによって囲まれたＵ字形トランジスタのカラムが、ワードラインを形成することを特徴とする請求項１８に記載のメモリアレイの形成方法。
  22. 前記メモリストレージデバイスが、キャパシタであることを特徴とする請求項２０に記載のメモリアレイの形成方法。
  23. 半導体構造における複数のＵ字形トランジスタの形成方法であって、
    複数の第１トレンチによって、それぞれの前記Ｕ字形トランジスタの第１ピラーと第２ピラーとを分離するステップと、
    前記第１トレンチに平行に走る複数の第２トレンチによって、それぞれの前記Ｕ字形トランジスタを、隣接する前記Ｕ字形トランジスタから分離するステップであって、前記第２トレンチは前記第１トレンチよりも半導体基板内に深く延びる、ステップと、
    前記第１及び第２トレンチに実質的に垂直に走る複数の第３トレンチによってＵ字形トランジスタのカラムを分離するステップであって、前記第３トレンチは、前記第１トレンチよりも前記半導体基板内に深く延びるが、前記第２トレンチほどには前記半導体基板内に深く延びない、ステップと、
    前記第３トレンチ内に延びるゲートを形成するステップと、
    を含むことを特徴とする複数のＵ字形トランジスタの形成方法。
  24. 前記第１トレンチを第１絶縁物質で埋めるステップを更に含むことを特徴とする請求項２３に記載の複数のＵ字形トランジスタの形成方法。
  25. 前記第２トレンチを第２絶縁物質で埋めるステップを更に含むことを特徴とする請求項２４に記載の複数のＵ字形トランジスタの形成方法。
  26. 前記第１ピラーと前記第２ピラーとを分離するステップの前に、前記半導体基板上にエピタキシャルシリコン層を形成するステップを更に含むことを特徴とする請求項２３に記載の複数のＵ字形トランジスタの形成方法。
  27. 半導体基板と、
    前記半導体基板内に形成された第１及び第２Ｕ字形トランジスタであって、前記第１及び第２Ｕ字形トランジスタよりも半導体基板内に深く延びる第１トレンチによって分離された前記第１及び第２Ｕ字形トランジスタと、
    前記第１及び第２Ｕ字形トランジスタを第３及び第４Ｕ字形トランジスタから分離する第２トレンチと、
    を備え、
    前記第２トレンチは、前記半導体基板内に延びて、ゲートラインを備え、かつ、前記第１トレンチよりも浅く、
    前記Ｕ字形トランジスタは、前記第２トレンチに垂直な浅いトレンチによって分離された第１ピラー及び第２ピラーを備えていることを特徴とする集積回路。
  28. 前記第２トレンチが、ワードライントレンチであることを特徴とする請求項２７に記載の集積回路。
  29. 前記第１トレンチが、酸化物含有物質で埋められていることを特徴とする請求項２７に記載の集積回路。
  30. 前記半導体基板が、エピタキシャルシリコン層を備えていることを特徴とする請求項２７に記載の集積回路。
  31. 半導体基板と、
    前記半導体基板内に形成されたＵ字形トランジスタであって、該Ｕ字形トランジスタは第１ピラー及び第２ピラーを備え、該第１ピラー及び第２ピラーは、前記半導体基板内に延びるトレンチによって分離されている、Ｕ字形トランジスタと、
    前記Ｕ字形トランジスタの互いに反対側の側面に沿って形成されたゲートラインであって、前記トレンチに実質的に垂直なゲートラインと、
    前記第１ピラーに接続されたメモリストレージデバイスと、
    前記第２ピラーに接続されたディジットラインと、
    を備えることを特徴とするメモリセル。
  32. 前記ディジットラインが、前記半導体基板上に位置することを特徴とする請求項３１に記載のメモリセル。
  33. 前記メモリストレージデバイスが、前記第１ピラー上に位置することを特徴とする請求項３１に記載のメモリセル。
  34. 前記ストレージデバイスが、キャパシタであることを特徴とする請求項３３に記載のメモリセル。
  35. 前記メモリセルと通信するプロセッサを更に備えることを特徴とする請求項３１に記載のメモリセル。
  36. 絶縁物質が前記トレンチを実質的に埋めていることを特徴とする請求項３１に記載のメモリセル。
  37. 導電性ゲート物質が、前記トレンチを実質的に埋め、かつ、前記ゲートラインと電気的に接続されていることを特徴とする請求項３１に記載のメモリセル。
  38. それぞれの突起が、第１Ｕ字形面、該第１Ｕ字形面とは反対側の第２Ｕ字形面、ソース、ドレイン及びチャンネルを含む、複数の突起のカラムと、
    前記カラムを相互に分離する複数のワードラインギャップであって、前記第１及び第２Ｕ字形面に対して実質的に平行である複数のワードラインギャプと、
    前記第１及び第２Ｕ字形面に面する複数のゲートラインと、
    を備えることを特徴とする半導体構造。
  39. それぞれの前記突起が、前記複数の突起を支持する半導体基板内の深いトレンチによって、前記カラムの１つ内の隣接する突起から分離されていることを特徴とする請求項３８に記載の半導体構造。
  40. それぞれの前記突起が、第１ピラー及び第２ピラーを有するＵ字形構造を備え、前記第１ピラーが浅いトレンチによって前記第２ピラーから分離され、前記第１ピラーが、前記半導体基板から延びるチャネルベースセグメントによって、前記第２ピラーに接続されていることを特徴とする請求項３９に記載の半導体構造。
  41. 前記第１ピラーが、第１ソース／ドレイン領域を備え、前記第２ピラーが、第２ソース／ドレイン領域を備えていることを特徴とする請求項４０に記載の半導体構造。
  42. 互いに反対側にあって且つ端部壁によって接続された第１Ｕ字形面及び第２Ｕ字形面を有する、少なくとも１つのＵ字形半導体構造であって、前記第１及び第２Ｕ字形面が実質的に平行であり、前記Ｕ字形半導体構造が第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備える、Ｕ字形半導体構造と、
    前記第１Ｕ字形面に沿って形成された第１チャネルと、
    前記第２Ｕ字形面に沿って形成された第２チャネルと、
    両方のＵ字形面に面するゲートラインと、
    それぞれの前記端部壁に直接隣接するフィールド分離素子と、
    を備えることを特徴とする電子デバイス。
  43. 前記第１ソース／ドレイン領域に電気的に接続されたメモリストレージデバイスと、
    前記第２ソース／ドレイン領域に電気的に接続されたディジットラインと、
    を更に備えることを特徴とする請求項４２に記載の電子デバイス。
  44. 半導体基板をエッチングして、第１Ｕ字形面及び第２Ｕ字形面を有する少なくとも１つのＵ字形トランジスタを形成するステップであって、前記第１Ｕ字形面と前記第２Ｕ字形面とが実質的に平行であり、前記Ｕ字形トランジスタが、第１ソース／ドレイン領域、第２ソース／ドレイン領域及びゲートラインを備え、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域が前記半導体基板内に形成される、ステップと、
    前記第１Ｕ字形面に沿って、前記半導体基板内に第１チャネルを形成するステップと、
    前記第２Ｕ字形面に沿って、前記半導体基板内に第２チャンネルを形成するステップと、
    前記第１チャネル及び前記第２チャネルのそれぞれに面するゲートラインを形成するステップと、
    を含むことを特徴とするメモリセルの形成方法。
  45. 前記第１ソース／ドレイン領域に、メモリストレージデバイスを電気的に接続するステップと、
    前記第２ソース／ドレイン領域に、ディジットラインを電気的に接続するステップと、
    を更に含むことを特徴とする請求項４４に記載のメモリセルの形成方法。
  46. 前記Ｕ字形トランジスタが、ＤＲＡＭの一部を構成することを特徴とする請求項４４に記載のメモリセルの形成方法。
  47. 半導体基板内に一組のワードライントレンチをエッチングするステップと、
    前記半導体基板内に一組の深いトレンチをエッチングするステップであって、前記一組の深いトレンチが、前記一組のワードライントレンチと交差し、かつ、前記一組のワードライントレンチと共にグリッドを形成し、前記一組のワードライントレンチ及び前記一組の深いトレンチが前記半導体基板内に複数の突起を画定する、ステップと、
    それぞれの前記突起内に浅いトレンチをエッチングして、第１ピラー、第２ピラー、及びベースを備えるＵ字形突起を形成するステップであって、前記浅いトレンチは前記一組の深いトレンチに対して実質的に平行である、ステップと、
    それぞれの前記突起内に高濃度ドープト領域及び低濃度ドープト領域を画定するステップと、
    前記一組のワードライントレンチ内にゲート物質を堆積するステップと、
    前記ゲート物質をスペーサエッチングして、前記突起の側壁にゲート電極を画定するステップと、
    を含むことを特徴とする半導体構造の形成方法。
  48. 前記ゲート電極は、前記突起の互いに反対側の側壁のみに形成されることを特徴とする請求項４７に記載の半導体構造の形成方法。
  49. 前記高濃度ドープト領域が、前記ピラーのトップ部にソース／ドレイン領域を形成し、前記低濃度ドープト領域が、前記ピラーの下部から前記ベースを横切って延びるＵ字形チャネルを形成することを特徴とする請求項４７に記載の半導体構造の形成方法。
  50. 前記高濃度ドープト領域及び前記低濃度ドープト領域を画定するステップが、前記一組のワードライントレンチをエッチングするステップの前に、前記半導体基板にドーピングするステップを含むことを特徴とする請求項４７に記載の半導体構造の形成方法。
  51. 半導体基板と、
    前記半導体基板内にエッチングされた一組のワードライントレンチ及び一組の深いトレンチによって囲まれたＵ字形突起であって、前記Ｕ字形突起が、第１ピラー及び第２ピラーを備え、前記第１ピラー及び前記第２ピラーが、前記半導体基板内に延びる一組の浅いトレンチのうちの１つの浅いトレンチによって分離され、前記第１ピラーと前記第２ピラーとが、前記囲んでいるトレンチ上に延びるリッジによって接続された、Ｕ字形突起と、
    前記第１ピラーのトップ部に形成された第１ソース／ドレイン領域と、
    前記第２ピラーのトップ部に形成された第２ソース／ドレイン領域と、
    前記一組のワードライントレンチ内に形成されたゲート構造と、
    を備え、
    前記リッジと前記第１ピラー及び前記第２ピラーの下部とが、前記Ｕ字形突起の互いに反対側にＵ字形チャネルを画定し、前記Ｕ字形チャネルが、前記一組のワードライントレンチ内に形成されたゲート構造に面していることを特徴とする半導体構造。
  52. 前記浅いトレンチが絶縁物質で埋められることで、２面Ｕ字形トランジスタが形成されていることを特徴とする請求項５１に記載の半導体構造。
  53. 前記浅いトレンチがゲート電極物質で埋められることで、３面Ｕ字形トランジスタが形成されていることを特徴とする請求項５１に記載の半導体構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887845B2 (en) 2017-07-19 2024-01-30 Globalwafers Japan Co., Ltd. Method for producing three-dimensional structure, method for producing vertical transistor, vertical transistor wafer, and vertical transistor substrate

Families Citing this family (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7316952B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a memory device with a recessed gate
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7867851B2 (en) * 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7459390B2 (en) * 2006-03-20 2008-12-02 Texas Instruments Incorporated Method for forming ultra thin low leakage multi gate devices
US8501581B2 (en) * 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
WO2008048985A2 (en) * 2006-10-17 2008-04-24 Texas Instruments Incorporated Method of manufacturing integrated deep and shallow trench isolation structures
DE102006048960B4 (de) * 2006-10-17 2016-12-15 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von Isolationsstrukturen mit integrierten tiefen und flachen Gräben
KR100843713B1 (ko) 2006-10-23 2008-07-04 삼성전자주식회사 미세 콘택홀을 갖는 반도체소자의 제조방법
US7521348B2 (en) * 2006-10-23 2009-04-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having fine contact holes
KR100834440B1 (ko) 2006-11-10 2008-06-04 삼성전자주식회사 반도체 소자의 형성방법
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7859050B2 (en) * 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
US20080277738A1 (en) * 2007-05-08 2008-11-13 Venkat Ananthan Memory cells, memory banks, memory arrays, and electronic systems
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8143156B2 (en) * 2007-06-20 2012-03-27 Sandisk Technologies Inc. Methods of forming high density semiconductor devices using recursive spacer technique
KR100886004B1 (ko) * 2007-07-02 2009-03-03 삼성전자주식회사 반도체 소자 제조 방법
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7902057B2 (en) * 2007-07-31 2011-03-08 Micron Technology, Inc. Methods of fabricating dual fin structures
TW200910533A (en) * 2007-08-22 2009-03-01 Promos Technologies Inc Method for preparing flash memory
JP5614915B2 (ja) * 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム
US20090087993A1 (en) * 2007-09-28 2009-04-02 Steven Maxwell Methods and apparatus for cost-effectively increasing feature density using a mask shrinking process with double patterning
US7737039B2 (en) * 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7846812B2 (en) * 2007-12-18 2010-12-07 Micron Technology, Inc. Methods of forming trench isolation and methods of forming floating gate transistors
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US9190494B2 (en) * 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8546876B2 (en) * 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7808042B2 (en) * 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7969776B2 (en) * 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8026571B2 (en) * 2008-05-29 2011-09-27 United Microelectronics Corp. Semiconductor-device isolation structure
US7824983B2 (en) 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
KR100955164B1 (ko) 2008-07-04 2010-04-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
JP2010161137A (ja) * 2009-01-07 2010-07-22 Hitachi Ltd 半導体記憶装置の製造方法
KR101528817B1 (ko) * 2009-01-09 2015-06-16 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR101528823B1 (ko) * 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8551855B2 (en) * 2009-10-23 2013-10-08 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8481396B2 (en) * 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8872247B2 (en) * 2009-11-04 2014-10-28 Micron Technology, Inc. Memory cells having a folded digit line architecture
US8003482B2 (en) 2009-11-19 2011-08-23 Micron Technology, Inc. Methods of processing semiconductor substrates in forming scribe line alignment marks
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
US8389375B2 (en) * 2010-02-11 2013-03-05 Sandisk 3D Llc Memory cell formed using a recess and methods for forming the same
US8237146B2 (en) * 2010-02-24 2012-08-07 Sandisk 3D Llc Memory cell with silicon-containing carbon switching layer and methods for forming the same
US20110210306A1 (en) * 2010-02-26 2011-09-01 Yubao Li Memory cell that includes a carbon-based memory element and methods of forming the same
US8039340B2 (en) * 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US9202921B2 (en) * 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
US8471360B2 (en) 2010-04-14 2013-06-25 Sandisk 3D Llc Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same
US8816409B2 (en) * 2010-07-15 2014-08-26 United Microelectronics Corp. Metal-oxide semiconductor transistor
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8435859B2 (en) 2011-02-16 2013-05-07 Micron Technology, Inc. Methods of forming electrical contacts
US8178418B1 (en) * 2011-04-25 2012-05-15 Nanya Technology Corporation Method for fabricating intra-device isolation structure
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR101902486B1 (ko) * 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8946050B2 (en) * 2012-10-30 2015-02-03 Globalfoundries Inc. Double trench well formation in SRAM cells
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US20150340368A1 (en) * 2012-12-27 2015-11-26 Ps4 Luxco S.A.R.L. Semiconductor device manufacturing method
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US9379010B2 (en) * 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
US9281211B2 (en) * 2014-02-10 2016-03-08 International Business Machines Corporation Nanoscale interconnect structure
WO2015152904A1 (en) * 2014-04-01 2015-10-08 Empire Technology Development Llc Vertical transistor with flashover protection
US9293343B2 (en) * 2014-07-02 2016-03-22 Samsung Electronics Co., Ltd. Method of forming patterns of semiconductor device
US9406750B2 (en) 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
US9627378B2 (en) 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
CN106711213B (zh) * 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9524974B1 (en) * 2015-07-22 2016-12-20 Sandisk Technologies Llc Alternating sidewall assisted patterning
US9627478B1 (en) 2015-12-10 2017-04-18 International Business Machines Corporation Integrated vertical nanowire memory
US10002962B2 (en) 2016-04-27 2018-06-19 International Business Machines Corporation Vertical FET structure
US9847337B1 (en) 2016-12-27 2017-12-19 Micron Technology, Inc. Memory arrays comprising ferroelectric capacitors
US9773728B1 (en) * 2016-12-27 2017-09-26 Micron Technology, Inc. Memory arrays
CN107170744B (zh) * 2017-04-28 2019-10-29 中国科学院微电子研究所 一种闪存单元器件及闪存
WO2018208285A1 (en) * 2017-05-09 2018-11-15 Intel Corporation Transistor arrangements with uneven gate-drain surfaces
US10164008B1 (en) * 2017-06-03 2018-12-25 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US10269805B2 (en) * 2017-06-26 2019-04-23 Micron Technology, Inc. Apparatuses having body connection lines coupled with access devices
CN107833889A (zh) * 2017-11-24 2018-03-23 长江存储科技有限责任公司 3d nand闪存的台阶接触孔的构建方法
US20190172920A1 (en) * 2017-12-06 2019-06-06 Nanya Technology Corporation Junctionless transistor device and method for preparing the same
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
CN110349906B (zh) * 2018-04-03 2021-11-09 长鑫存储技术有限公司 一种自对准沟槽的形成方法
CN108520876B (zh) * 2018-06-26 2023-07-11 长鑫存储技术有限公司 集成电路存储器及其制备方法、半导体器件
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US10658481B1 (en) 2018-10-29 2020-05-19 International Business Machines Corporation Self-aligned gate cut in direct stacked vertical transport field effect transistor (VTFET)
US10892188B2 (en) * 2019-06-13 2021-01-12 Semiconductor Components Industries, Llc Self-aligned trench MOSFET contacts having widths less than minimum lithography limits
US11257766B1 (en) 2020-08-21 2022-02-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN113506737B (zh) * 2021-04-20 2023-07-14 芯盟科技有限公司 柱形晶体管及其制造方法、半导体器件及其制造方法
US11749744B2 (en) 2021-06-08 2023-09-05 International Business Machines Corporation Fin structure for vertical transport field effect transistor
CN113611665A (zh) * 2021-07-02 2021-11-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN116133391A (zh) * 2021-09-07 2023-05-16 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US673030A (en) * 1900-08-30 1901-04-30 Andrew C Rowe Barrel-roller.
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4984039A (en) * 1985-05-03 1991-01-08 Texas Instruments Incorporated Tapered trench structure and process
JPS6245058A (ja) 1985-08-22 1987-02-27 Nec Corp 半導体装置およびその製造方法
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) * 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
FR2633101B1 (fr) * 1988-06-16 1992-02-07 Commissariat Energie Atomique Photodiode et matrice de photodiodes sur hgcdte et leurs procedes de fabrication
US5012306A (en) 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
JPH03155165A (ja) 1989-11-14 1991-07-03 Toshiba Corp 半導体装置およびその製造方法
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5139753A (en) * 1991-04-08 1992-08-18 Ari Technologies, Inc. Continuous process for mass transfer of a liquid reagent with two different gases
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH0677480A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 半導体装置
JPH06112481A (ja) 1992-09-28 1994-04-22 Yokogawa Electric Corp Ｍｏｓトランジスタの製造方法
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
KR970009054B1 (ko) 1993-12-29 1997-06-03 현대전자산업 주식회사 평면구조 모스 트랜지스터 및 그 제조방법
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
JP2692639B2 (ja) 1995-03-10 1997-12-17 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US5874760A (en) 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US6214727B1 (en) 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US5973356A (en) 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
JPH11261056A (ja) 1998-03-12 1999-09-24 Toshiba Corp 半導体装置及びその製造方法
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6319782B1 (en) 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6271141B2 (en) 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
DE19928781C1 (de) * 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2001036081A (ja) 1999-07-26 2001-02-09 Fuji Electric Co Ltd 半導体装置
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
JP2003533050A (ja) 2000-05-10 2003-11-05 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス
KR100370129B1 (ko) * 2000-08-01 2003-01-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6391720B1 (en) * 2000-09-27 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Process flow for a performance enhanced MOSFET with self-aligned, recessed channel
US6340614B1 (en) 2000-10-03 2002-01-22 Vanguard International Semiconductor Corporation Method of forming a DRAM cell
US6483154B1 (en) 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
JP2002203913A (ja) 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6597203B2 (en) 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6709929B2 (en) 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US6737333B2 (en) 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003031686A (ja) 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
JP4865166B2 (ja) 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
JP4870288B2 (ja) * 2001-09-11 2012-02-08 シャープ株式会社 半導体装置およびその製造方法と集積回路と半導体システム
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003168749A (ja) 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
JP2003309192A (ja) 2002-04-17 2003-10-31 Fujitsu Ltd 不揮発性半導体メモリおよびその製造方法
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6932870B2 (en) * 2002-05-03 2005-08-23 Kimberly-Clark Worldwide, Inc. System and process for dispensing an adhesive onto a core during the formation of rolled products
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6777725B2 (en) * 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US20030235076A1 (en) * 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6734063B2 (en) 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6888187B2 (en) * 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
WO2004073044A2 (en) 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
DE10306281B4 (de) * 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
KR100521381B1 (ko) * 2003-06-25 2005-10-12 삼성전자주식회사 모오스 전계 효과 트랜지스터의 제조 방법
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
DE10361695B3 (de) 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
DE102004036461A1 (de) 2004-07-28 2006-02-16 Infineon Technologies Ag Elektronische Datenspeichervorrichtung für hohen Lesestrom
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887845B2 (en) 2017-07-19 2024-01-30 Globalwafers Japan Co., Ltd. Method for producing three-dimensional structure, method for producing vertical transistor, vertical transistor wafer, and vertical transistor substrate

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