JPH03155165A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係わり、
特にＦＥＴにおいて、基板上に凸部、あるいは基板内に
凹部を形成することでなる一対の段差部を有し、この断
差部の対向面にゲート電極を形成することによって平面
方向の集積度の向上を図ったＦＥＴおよびその製造方法
に関する。

（従来の技術） 近年、半導体集積回路の高集積化に伴い、素子の微細化
技術の確立が要望されている。

ところで、現在の一般的なＭＯＳ型半導体装置は、第７
図（ａ）ないし第７図（Ｃ）に示すような工程で製造さ
れている。

第７図（ａ）ないし第７図（Ｃ）について説明すると、
まず、第７図（ａ）に示すように、半導体基板７０１０
表面にフィールド絶縁膜７０２を形成して素子分離を行
なう。

次いで、第７図（ｂ）に示すように、基板７０１が露出
している素子領域領域上にゲート絶縁膜となる熱酸化膜
７０３を形成し、この上部にゲート電極となるポリシリ
コン層７０４を形成する。

次いで、第７図（Ｃ）に示すように、ポリシリコン層７
０４および熱酸化膜７０３をパターニングし、第１のＭ
ＯＳＦＥＴＱＩのゲート電極７０４ａおよびゲート絶縁
膜７０３ａを形成する。

これと同時に、第２のＭＯＳＦＥＴＱ２のゲート電極７
０４ｂおよびゲート絶縁膜７０３ｂを形成する。次いで
、これらのゲート電極７０４ａおよび７０４ｂと、フィ
ールド絶縁膜７０２とをマスクとしてソース／ドレイン
拡散層形成用の不純物をイオン注入し、活性化させるこ
とによりソース／ドレイン拡散層７０５　（７０５，〜
７０５３）を形成する。このソース／ドレイン拡散層７
０５、〜７０５３のうち、７０５□は、ＭＯＳＦＥＴＱ
Ｉと、ＭＯＳＦＥＴＱ２とで共通の拡散層となっている
。

以上のような工程で、現在の一般的なＭＯＳ型半導体装
置が製造されている。

第７図（Ｃ）に示すＭＯＳ型半導体装置では、第１のＭ
ＯＳＦＥＴＱＩと、第２のＭＯＳＦＥＴＱ２とが形成さ
れ、互いのゲート長がおのおの異なった構造となってい
る。

このような、ＭＯＳ型半導体装置の用途としては、まず
、共通の一拡散層７０５□を、共通ソースとして、ＭＯ
ＳＦＥＴＱＩと、ＭＯＳＦＥＴＱ２とを、それぞれ別個
に駆動させる、スイッチング回路、また、ＭＯＳＦＥＴ
ＱＩのゲート長Ｌｌと、ＭＯＳＦＥＴＱ２のゲート長Ｌ
２との長さの違い、すなわち抵抗値の違いを利用し、任
意な信号遅延のタイミングを生じさせる信号遅延回路等
がある。

また、スイッチング回路に用いられるときには、ＭＯＳ
ＦＥＴＱＩと、Ｑ２とは、それぞれゲート長が異なって
いるので、例えばしきい値等のトランジスタ特性等が種
々変更可能となり、回路設計時の自由度が大きい。

しかしながら、上述した構造のＭＯＳ型半導体装置では
、ゲート電極７０４ａおよび７０４ｂがそれぞれ基板７
０１の同一平面上に形成されている。

したがって、ソース／ドレイン拡散層７０５、〜７０５
３相互間に形成されるチャネル領域が基板平面上に存在
し、ＭＯＳＦＥＴＱＩ、Ｑ２の占有面積が大きくなって
おり、集積度の向上、つまりＭＯＳ型半導体装置の微細
化に際し、障害となっている。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、ゲ
ート長がそれぞれ異なっているＦＥＴを有する半導体装
置において、上記ＦＥＴの平面方向の占有面積を縮小さ
せることにより、集積度向上を図れる半導体装置および
その製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明による半導体装置によれば、 半導体基板を有し、 この基板は、基板の少なくとも一表面側に形成された第
１の上面と、基板厚方向に、第１の上面と異なる高さに
形成された第２の上面との少なくとも２つの上面と、 上記第１の上面と、第２の上面とを互いに継ぐ側面とを
有し、 前記側面にそれぞれ互いに離れて形成された第１、第２
の少なくとも２つのゲート電極と、少なくとも２つの上
記第１、第２の上面に、それぞれ形成された第１、第２
の少なくとも２つの第２導電型の領域とを備える半導体
装置において、上記第１、第２のゲート電極は、基板厚
方向に互いに長さが異なることを特徴とする。

また、その製造方法は、 第１導電型の半導体基板に、基板厚方向に高さがそれぞ
れ異なる第１、第２の上面を、これらを互いに継ぐ側面
を有して形成する工程と、上記側面上に、ゲート電極と
なる第１、第２の導体膜をそれぞれ互いに分離して形成
する工程と、第１の導体膜上をエツチング障壁膜で覆う
工程と、 エツチング障壁膜をマスクに、第２の導体膜を所定量エ
ッチバックする工程と、 エラチン、グ陣壁膜を除去する工程と、第１、第２の導
体膜をマスクに、第２導電型の不純物を上記第１、第２
の上面の一部、および第２の導体膜を所定量エッチバッ
クすることで露出した側面に対して導入する工程と、 導入された不純物を活性化し、ソース／ドレイン拡散層
を形成する工程と、 を具備することを特徴とする。

（作用） 上記のような半導体装置にあっては、 基板が、第１の上面と、この第１の上面と基板厚方向に
異なる高さの位置°に形成される第２の上面との少なく
とも２つの上面を持ち、これらの第１、第２の上面を互
いに継ぐ側面を持っている。

そして、この側面上に、互いに分離され、かつおのおの
ゲート長の異なったゲート電極を有し、この側面に沿っ
てチャネル領域を持つＦＥＴを形成するから、上記ＦＥ
Ｔの平面方向の占有面積が縮小される。

また、その製造方法にあっては、 上記のような少なくとも２つの上面と、これらを互いに
継ぐ側面とを有する基板の、上記側面上に、ゲート電極
となる第１、第２の導体膜をそれぞれ互いに分離して形
成し、 次いで、一方の第１の導体膜上を、例えばホトレジスト
のようなエツチングの障壁となり得る膜で覆い、 次いで、上記膜をマスクにして、第２の導体膜を所定量
エッチバックするから、上記側面上に、互いに分離され
、かつおのおのゲート長の異なったゲート電極を有する
ＦＥＴを形成できる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置およびその製造方法について説明する。

第１図（ａ）ないし第１図（ｅ）は、この発明の第１の
実施例に係わるＭＯ５型半導体装置を、製造工程順に示
した断面図である。

では、第１の実施例に係わるＭＯ５型半導体装置を、そ
の製造工程とともに説明する。

まず、第１図（ａ）に示すように、例えば結晶方位（１
００）のｐ型シリコン基板１０１の表面に、例えばＬＯ
ＣＯ８法によりフィールド絶縁膜１０２を形成して素子
分離を行なう。次いで、基板１０１が露出している素子
領域上に５ＥＧ（Ｓｅｌｅｃｔｌｖｅ　Ｅｐｉｔａｘｉ
ａｌ　Ｇｒｏｗｔｈ　；選択的気相成長法）法により、
基板主面より突出したｐ型口部領域１０３を形成する。

次に、第１図（ｂ）に示すように、例えば熱酸化法によ
り、ゲート絶縁膜となる熱酸化膜１０４を形成する。次
いで、例えばＣＶＤ法により、ゲート電極となるリンが
ドープされたポリシリコン層１０５を形成する。

次に、第１図（Ｃ）に示すように、ポリシリコン層１０
５を、例えばＲＩＥ法によってポリシリコン層１０５の
膜厚程度エッチバックすることにより、ｐ型口部領域１
０３の側壁に残存させる。ここで、側壁に残存したポリ
シリコン層を１０５ａ、１０５ｂとして図示する。

次に、第１図（ｄ）に示すように、全面に、ホトレジス
ト１０６を塗布し、次いで、写真蝕刻法により、ホトレ
ジスト１０６がｐ型口部領域１０３側壁の片側のみを覆
う形状にパターニングする。

同図では、ポリシリコン層１０５ａが存在する一方側の
側壁がホトレジスト１０６によって覆われている。そし
て、他方側の側壁に存在しているポリシリコン層１０５
’　ｂが露出している。次いで、ホトレジスト１０６を
マスクにして、例えばＲＩＥ法により、ポリシリコン層
１０５ｂの一部を、所定量エツチングする。

この結果、ポリシリコン層１０５ａと、ポリシリコン層
１０５ｂとの側壁に沿った長さは、それぞれ異なったも
のとなる。よって、これらのポリシリコン層１０５ａと
、１０５ｂとを、それぞれゲート電極どして形成される
２つのＭＯＳＦＥＴは、それぞれゲート長が異なったも
のとなる。

次いで、第１図（ｅ）に示すように、ホトレジスト１０
６を除去した後、ポリシリコン層１０５ａ、１０５ｂ、
およびフィールド絶縁膜１０２をマスクとして、露出し
ている熱酸化膜１０４を除去する。このとき、ポリシリ
コン層１０５ａ、１０５ｂの下部にそれぞれ残った熱酸
化膜１０４は、それぞれ第１のＭＯＳＦＥＴＱｌのゲー
ト絶縁膜１０４ａと、第２のＭＯ５ＦＥＴＱ２のゲート
絶縁膜１０４ｂとになる。ポリシリコン層１０５ａ、１
０５ｂ、およびフィールド絶縁膜１０２をマスクとして
、ｎ型不純物である、例えばヒ素を加速電圧４０　Ｋｅ
Ｖ、ドーズ量３Ｘ　１０　”ｃｏ＋−２の条件でイオン
注入する。次いで、例えば温度９００℃の窒素雰囲気中
にて熱処理を行ない、注入されたヒ素イオンを活性化さ
せることにより、ｎ＋型ソース／ドレイン拡散層１０７
（１０７□〜１０７４）を形成する。この時、ｐ全白部
領域１０３内に形成されるｎ＋型ソース／ドレイン拡散
層１０７□と、１０７４とは一体化されて形成されるよ
うにする。

また、ソース／ドレイン拡散層１０７４形成用のヒ素の
イオン注入は、ゲート電極１０５ｂ側の側壁に対して斜
めにイオンビームが照射されるように、あるいはイオン
ビームを回転させることによって行なう。こうすれば、
ｐ全凸部領域１０３の側壁に、ヒ素を精度良く注入する
ことが可能になる。

また、ｐ全凸部領域１０３の側壁に、ソース／ドレイン
拡散層１０７４を形成することによって、例えばＦＥＴ
のオフセットが防止され、信頼性の高いＦＥＴを形成す
ることができる。

この後、図示しないが、全面に層間絶縁膜を形成し、こ
の層間絶縁膜に対して、装置の所定の拡散層、あるいは
ゲート電極に通じるコンタクト孔を開孔する。そして、
コンタクト孔内も含み全面に、配線となる、例えばアル
ミニウムを蒸着し、この蒸着されたアルミニウムを所定
の配線パターンにバターニングし、全面に表面保護膜を
形成することにより、この発明の第１の実施例に係わる
ＭＯＳ型半導体装置が製造される。

このような第１の実施例に係わるＭＯＳ型半導体装置で
あると、基板主面より突出しているｐ全凸部領域１０３
の側壁に、第１のＭＯＳＦＥＴＱｌのゲート電極１０５
ａと、第２のＭＯＳＦＥＴＱ２のゲート電極１０５ｂと
が形成される。

したがって、ｐ全凸部領域１０３の側壁に沿ったチャネ
ル領域を持つＦＥＴが形成されるので、これらのＭＯＳ
ＦＥＴＱｌ、Ｑ２の平面方向の占有面積は縮小される。

さらに、この発明に係わる半導体装置によれば、ＭＯＳ
ＦＥＴＱＩのゲート長Ｌ１と、ＭＯ８ＦＥＴＱ２のゲー
ト長Ｌ２とがそれぞれ異なっている。

このことから、第１の実施例に係わるＭＯＳ型半導体装
置は、例えばＭＯＳＦＥＴＱＩと、ＭＯ８ＦＥＴＱ２と
のゲート長の違い、すなわち抵抗値の違いを利用した信
号遅延回路に使用できるものである。

また、ＭＯＳＦＥＴＱＩと、ＭＯ５ＦＥＴＱ２とで共通
の拡散層１０７□および１０７４を、例えば共通ソース
として、トランジスタ特性がそれぞれ異なるＭＯＳＦＥ
ＴＱｌと、Ｑ２とで構成されるようなスイッチング回路
等にも使用できるものである。

次に、第２図（ａ）ないし第２図（ｅ）を参照して、こ
の発明の第２の実施例に係わるＭＯＳ型半導体装置を、
その製造方法とともに説明する。

第２図（ａ）ないし第２図（ｅ）は、この発明の第２の
実施例に係わるＭＯＳ型半導体装置を、製造工程順に示
した断面図である。

まず、第２図（ａ）に示１すように、例えば結晶方位（
１００）のｐ型シリコン基板２０１の表面に、例えばＬ
ＯＣＯＳ法によりフィールド絶縁膜２０２を形成して素
子分離を行なう。次いで、基板１０１が露出している素
子領域内に、例えばホトレジストを用いた写真蝕刻法に
より、基板主面より陥没した凹部領域２０３を形成する
。

次に、第２図（ｂ）に示すように、例えば熱酸化法によ
り、ゲート絶縁膜となる熱酸化膜２０４を形成する。次
いで、例えばＣＶＤ法により、ゲート電極となるリンが
ドープされたポリシリコン層２０５を形成する。

次に、第２図（Ｃ）に示すように、ポリシリコン層２０
５を、例えばＲＩＥ法によってポリシリコン層２０５の
膜厚程度エッチバックすることにより、凹部領域２０３
の側壁に残存させる。ここで、側壁に残存したポリシリ
コン層を２０５ａｓ２０５ｂとして図示する。

次に、第２図（ｄ）に示すように、全面に、ホトレジス
ト２０６を塗布し、次いで、写真蝕刻法により、ホトレ
ジスト２０６が凹部領域２０３側壁の片側のみを覆う形
状にパターニングする。同図では、ポリシリコン層２０
５ａがホトレジスト２０６によって覆われ、ポリシリコ
ン層２０５ｂが露出している。次いで、ホトレジスト２
０６をマスクにして、例えばＲＩＥ法により、ポリシリ
コン層２０５ｂを一部エッチングする。

この結果、ポリシリコン層２０５ａと、ポリシリコン層
２０５ｂとの側壁に沿った長さは、それぞれ異なったも
のとなる。よって、第１の実施例同様、この側壁にチャ
ネル領域を有して形成される２つのＭＯｌＳＦＥＴは、
それぞれゲート長が異なったものとなる。

次いで、第２図（ｅ）に示すように、第１の実施例同様
、ホトレジスト２０６を除去した後、ポリシリコン層２
０５ａ、２０５ｂ、およびフィールド絶縁膜２０２をマ
スクとして、熱酸化膜２０４を除去する。ポリシリコン
層２０５ａ。

２０５ｂ、およびフィールド絶縁膜２０２をマスクとし
て、ｎ型不純物である、例えばヒ素を加速電圧５０　Ｋ
ｅＶ　、ドーズ量Ｉ　Ｘ　１０　”ｃｉ−２の条件でイ
オン注入する。次いで、第１の実施例同様、例えば温度
９００℃の窒素雰囲気中にて熱処理を行ない、注入され
たヒ素イオンを活性化させることにより、ｎ１型ソ一ス
／ドレイン拡散層２０７（２０７，〜２０７４）を形成
する。

また、拡散層２０７４形成用のヒ素のイオン注入は、第
１の実施例で説明した方法で行なえば、凹部領域２０３
の側壁に、ヒ素を精度良く注入できる。

また、凹部領域２０３の側壁に、拡散層２０７４を形成
することで、第１の実施例同様、オフセットが防止でき
、信頼性の高いＦＥＴを形成できる。

この後、図示しないが、第１の実施例と同様に、層間絶
縁膜、コンタクト孔開孔、配線パターニングを行ない、
表面保護膜を形成することにより、第２の実施例に係わ
るＭＯＳ型半導体装置が製造される。

このような第２の実施例にかかるＭＯＳ型半導体装置で
も、第１の実施例同様、ＭＯＳＦＥＴＱｌ、Ｑ２の平面
方向の占有面積縮小効果をもって、抵抗値の違いを利用
した信号遅延回路、あるいはトランジスタ特性がそれぞ
れ異なるＭＯＳＦＥＴＱｌと、Ｑ２とで構成されるスイ
ッチング回路等に使用できるＭＯＳ型半導体装置となる
。

次に、第３図（ａ）ないし第３図（ｄ）を参照して、第
３の実施例に係わるＭＯＳ型半導体装置を、その製造方
法とともに説明する。

第３図（ａ）ないし第３図（ｄ）は、第３の実施例に係
わるＭＯＳ型半導体装置を、製造工程順に示した断面図
である。

まず、第３図（ａ）に示すように、例えば結晶方位（１
００）のｐ型シリコン基板３０１の表面に、例えばＬＯ
ＣＯＳ法によりフィールド絶縁膜３０２を形成して素子
分離を行なう。次いで、全面に、例えばＣＶＤ法により
、ＣＶＤ酸化膜３０３を形成する。次いで、このＣＶＤ
酸化膜３０３に対して、ホトレジストを用いた写真蝕刻
法により、第１の開孔部３０４工を開孔し、この第１の
開孔部３０４１内に、Ｓ　Ｅ　Ｇ　（Ｓｅｌｅｃｔｉｖ
ｅＥｐｉｔａｘｉａｌ　Ｇｒｏｖｔｈ　；選択的気相成
長法）法により、第１のｐ全白部領域３０５＋を選択的
に形成する。

このとき、第１のｐ全白部領域３０５Ｉの形成に際し、
所定の高さ分を全て形成しないでおく。こうすることで
、次の工程で形成される第２のｐ全白部領域と、それぞ
れの高さを異ならせて形成することができる。

次に、第３図（ｂ）に示すように、ＣＶＤ酸化膜３０３
に対して、ホトレジストを用いた写真蝕刻法により、第
２の開孔部３０４□を新たに開孔し、この第２の開孔部
３０４□内および第１の開孔部３０４１内に、Ｓ　Ｅ　
Ｇ　（ＳｅｌｅｃｔｉｖｅＥｐｉｔａｘｉａｌ　Ｇｒｏ
ｗｔｈ　；選択的気相成長法）法により、第２のｐ全白
部領域３０５□および第１のｐ全白部領域３０５□を選
択的に複数形成する。この時、第１のｐ全白部領域３０
５□と、第２のｐ全白部領域３０５□とでは、上述の工
程で、第１のｐ全白部領域３０５１を一部先立って形成
したことから、高さが異なって形成される。

次に、第３図（ｃ）に示すように、ＣＶＤ酸化膜３０３
を除去する。次いで、例えば熱酸化法により、ゲート絶
縁膜となる熱酸化膜３０６を形成する。次いで、例えば
ＣＶＤ法により、ゲート電極となるポリシリコン層３０
７を形成する。

次に、第３図（ｄ）に示すように、ポリシリコン層３０
７を、例えばＲＩＥ法によってポリシリコン層３０７の
膜厚程度エッチバックすることにより、第１のｐ全白部
領域３０５．の側壁および第２のｐ全白部領域３０５□
の側壁に残存させる。

この時、第１のｐ全白部領域３０５．側壁に残存したポ
リシリコン層を３０７ａとして、一方、第２のｐ全白部
領域３０５□側壁に残存したポリシリコン層を３０７ｂ
として図示する。次いで、ゲート電極（ポリシリコン層
）３０７ａ、３０７ｂ。

およびフィールド絶縁膜３０２をマスクとして、熱酸化
膜３０６を除去する。この時、図示するように、熱酸化
膜３０６は、第１のＭＯＳＦＥＴＱＩのゲート絶縁膜３
０６ａと、第２のＭＯ５ＦＥＴＱ２のゲート絶縁膜３０
６ｂとに、それぞれ分離される。次いで、ゲート電極（
ポリシリコン層）３０７ａ、３０７ｂ、およびフィール
ド絶縁膜３０２をマスクとして、ｎ型不純物である、例
えばヒ素を加速電圧５０　ＫｅＶ　、　ドーズ量ｌＸｌ
０”ｃｌｌ−２の条件でイオン注入する。次いで、例え
ば第１、第２の実施例と同様な熱処理を行ない、注入さ
れたヒ素イオンを活性化させることにより、ｎ”型ソー
ス／ドレイン拡散層３０８　（３０８１〜３０８５）を
形成する。

この後、図示しないが、第１、第２の実施例同様、層間
絶縁膜形成、コンタクト孔開孔、配線バターニングを行
ない、表面保護膜を形成して、第３の実施例に係わるＭ
ＯＳ型半導体装置が製造される。

このような第３の実施例に係わるＭＯＳ型半導体装置で
あると、−素子領域内に形成された基板面より突出して
いる第１、第２のｐ全白部領域３０５、および３０５□
の側壁に、それぞれ第１のＭＯＳＦＥＴＱＩのゲート電
極３０７ａと、第２のＭＯ８ＦＥＴＱ２のゲート電極３
０７ｂとを形成する。

さらに、ＭＯＳＦＥＴＱＩが形成される第１のｐ全白部
領域３０５．の基板主面からの高さと、ＭＯＳＦＥＴＱ
２が形成される第２のｐ全白部領域３０５□の基板主面
からの高さとが、それぞれ異なっている。

よって、第３の実施例に係わるＭＯＳ型半導体装置でも
、ＭＯＳＦＥＴＱＩのゲート長Ｌｌと、ＭＯＳＦＥＴＱ
２のゲート長Ｌ２とを、それぞれ異なったものにして形
成される。

したがって、第３の実施例でも、第１、第２の実施例同
様、ＭＯＳＦＥＴＱＩ、Ｑ２の平面方向の占有面積縮小
効果をもって、抵抗値の違いを利用した信号遅延回路、
あるいはトランジスタ特性がそれぞれ異なるＭＯＳＦＥ
ＴＱＩと、Ｑ２とで構成されるようなスイッチング回路
に使用できるものである。

尚、第３の実施例において、ＭＯ８ＦＥＴＱＩはｐ明白
部領域３０５．に、また、ＭＯＳＦＥＴＱ２はｐ明白部
領域３０５２にそれぞれ形成されているが、例えばｐ明
白部領域３０５８、およびｐ明白部領域３０５□の側壁
において、それぞれ形成されているゲート電極３０７８
％あるいは３０７ｂを分離し、それぞれのｐ明白部領域
３０５で別個のＦＥＴとして駆動させても良い。

さらにこの場合、少なくとも１つのｐ明白部領域３０５
において、第１の実施例で説明した方法で、それぞれゲ
ート長を変えてもよい。

次に、第４図（ａ）ないし第４図（ｄ）を参照して、第
４の実施例に係わるＭＯ８型半導体装置を、その製造工
程とともに説明する。

第４図（ａ）ないし第４図（ｄ）は、第４の実施例に係
わるＭＯ８型半導体装置を製造工程順に示した断面図で
ある。

まず、第４図（ａ）に示すように、例えば結晶方位（１
００）のｐ型シリコン基板４０１の表面に、例えばＬＯ
ＣＯＳ法によりフィールド絶縁膜４０２を形成して素子
分離を行なう。次いで、全面に、第１のホトレジスト４
０３を塗布し、写真蝕刻法により、この第１のホトレジ
スト４０３に対して所定の開孔部を形成する。次いで、
第１のホトレジスト４０３をマスクにして、エツチング
することにより、基板４０１内に第１の四部領域４０４
１と、第２の四部領域４０４□を形成する。

次に、第４図（ｂ）に示すように、全面に、第２のホト
レジスト４０５を塗布し、写真蝕刻法により、この第２
のホトレジストに対して所定の開孔部を形成する。この
とき、図示するように、形成された開孔部によって第１
の凹部領域４０４１は露出するように、また、第２の凹
部領域４０４゜は、ホトレジスト４０５で覆われるよう
する。次いで、第２のホトレジスト４０５をマスクにし
て、エツチングすることにより、第１の凹部領域４０４
、の基板面からの深さと、第２の凹部領域４０４□の基
板面からの深さとがそれぞれ異なるようにする。

次に、第４図（ｃ）に示すように、第１、第２のホトレ
ジスト４０３および４０５を除去する。

次いで、例えば熱酸化法により、ゲート絶縁膜となる熱
酸化膜４０６を形成する。次いで、例えばＣＶＤ法によ
り、ゲート電極となるポリシリコン層４０７を形成する
。

次に、第４図（ｄ）示すように、ポリシリコン層４０７
を、例えばＲＩＥ法によってポリシリコン層４０７の膜
厚程度エッチバックすることにより、第１の凹部領域４
０４．の側壁および第２の凹部領域４０４□の側壁に残
存させる。ここで、第１の凹部領域４０４１側壁に残存
したポリシリコン層を４０７８として、一方、第２の凹
部領域４０４２側壁に残存したポリシリコン層を４０７
ｂとして図示する。次いで、ゲート電極（ポリシリコン
層）４０７ａ、４０７ｂ、およびフィールド絶縁膜４０
２をマスクとして、熱酸化膜４０６を除去する。この時
、熱酸化膜４０６は、同図に図示するように、第１のＭ
ＯＳＦＥＴＱＩのゲート絶縁膜４０６ａと、第２のＭＯ
ＳＦＥＴＱ２（７）ゲート絶縁膜４０６ｂとに、それぞ
れ分離される。

次いで、ポリシリコン層４０７ａ、４０７ｂ、およびフ
ィールド絶縁膜４０２をマスクとして、ｎ型不純物であ
る、例えばヒ素を加速電圧５０　ＫｅＶ　。

ドーズ量Ｉ　Ｘ　１０　”ａｍ−２の条件でイオン注入
する。

次いで、第１〜第３の実施例と同様な熱処理を行ない、
注入されたヒ素イオンを活性化させることにより、ｎ＋
型ソース／ドレイン拡散層４０８（４０８，〜４０８ｓ
）を形成する。

この後、図示しないが、全面に層間絶縁膜を形成し、第
１〜第３の実施例同様、層間絶縁膜形成、コンタクト孔
開孔、配線パターニングを行ない、表面保護膜を形成し
て、第４の実施例に係わるＭＯ５型半導体装置が製造さ
れる。

このような第４の実施例に係わるＭＯ３型半導体装置で
も、第１〜第３の実施例と同様な効果をもって、ＭＯＳ
ＦＥＴＱＩ、Ｑ２のゲート抵抗値の違いを利用した信号
遅延回路、あるいはトランジスタ特性がそれぞれ異なる
ＭＯＳＦＥＴＱＩと、Ｑ２とで構成されるようなスイッ
チング回路に使用できるものとなる。

尚、第４の実施例において、ＭＯＳＦＥＴＱＩは四部領
域４０４１に、また、ＭＯＳＦＥＴＱ２は凹部領域４０
４２にそれぞれ形成されているが、例えば凹部領域４０
４１　および凹部領域４０４２において、それぞれ形成
されているゲート電極４０７ａ、あるいは４０７ｂを分
離し、それぞれの凹部領域４０４で別個のＦＥＴとして
駆動させても良い。

さらにこの場合、少なくとも１つの凹部領域４０４にお
いて、第２の実施例で説明した方法で、それぞれゲート
長を変えてもよい。

以上、単一導電型のＦＥＴにてなるＭＯ８型半導体装置
に、本発明を適用した例を述べてきた。

ところで実際の半導体装置には、ｎチャネル型ＭＯＳＦ
ＥＴと、ｐチャネル型ＭＯＳＦＥＴとを混載したＣＭＯ
Ｓ型半導体装置というのもよく知られている。

このＣＭＯＳ型半導体装置には、−膜内にｎチャネル型
ＭＯＳＦＥＴのゲート長に比較して、ｐチャネル型ＭＯ
ＳＦＥＴのゲート長は、長めに設定される特徴がある。

これは、主にｐ型チャネル型ＭＯ５ＦＥＴのソース／ド
レイン拡散層形成に用いられるボロンが、拡散しやすい
点に起因している。

では、以下、ＣＭＯＳ型半導体装置に本発明を適用した
実施例について説明する。

第５図（ａ）ないし第５図（ｉ）を参照して、第５の実
施例に係わるＣＭＯＳ型半導体装置を、その製造工程と
ともに説明する。

第５図（ａ）ないし第５図（ｉ）は、第５の実施例に係
わるＣＭＯＳ型半導体装置を製造工程順に示した断面図
である。

まず、第５図（ａ）に示すように、例えば結晶方位（１
００）のｐ型シリコン基板５０１内に、公知のウェル領
域形成方法によって、ｎ型ウェル領域５０２を形成する
。次いで、基板５０１の表面に、例えばＬＯＣＯＳ法に
よりフィールド絶縁膜５０３を形成して素子分離を行な
う。次いで、全面に、例えばＣＶＤ法により、ＣＶＤ酸
化膜５０４を形成する。

次に、第５図（ｂ）に示すように、ＣＶＤ酸化膜５０４
に対して、図示しないホトレジストを用いた写真蝕刻法
により、第１の開孔部５０５１をｐ型基板５０１上に位
置するように開孔し、一方、第２の開孔部５０５２をｎ
型ウェル領域５０２上に位置するように開孔する。

次に、第５図（ｃ）に示すように、図示しないホトレジ
ストにより、第２の開孔部５０５２上を覆い、第１の開
孔部５０５□内に、５ＥＧ（Ｓｅｌｅｃｔｉｖｅ　Ｅｐ
ｌｔａｘｉａｌ　Ｇｒｏｗｔｈ；選択的気相成長法）法
により、ｐ明白部領域５０６．を選択的に形成する。次
いで、図示しないホトレジストにより、今度は、第１の
開孔部５０５．上を覆い、第２の開孔部５０５２内に、
Ｓ　Ｅ　Ｇ　（ｓｅ＋ｅｃｔｔｖｅＥｐｉｔａｘｉａｌ
　Ｇｒｏｗｔｈ　；選択的気相成長法）法により、ｎ型
凸部領域５０６１を選択的に形成する。

次に、第５図（ｄ）に示すように、全面に、第１のホト
レジスト５０７を塗布し、写真蝕刻法により、ｐ明白部
領域５０６．およびｎ型凸部領域５０６□に跨がってホ
トレジスト５０７が残存するようにパターニングする。

次いで、残存したホトレジスト５０７をマスクにして、
露出しているＣＶＤ酸化膜５０４をエツチングする。こ
の時、ｐ明白部領域５０６Ｉと、ｎ型凸部領域５０６□
との間に存在するＣＶＤ酸化膜５０４は、ホトレジスト
５０７がマスクとなるため、エツチングされず残存する
。この残存したＣＶＤ酸化膜５０４は、そのままｐ型領
域（基板５０１）と、ｎ型領域（ウェル領域５０２）と
を互いに分離する素子分離領域となる。

次に、第５図（ｅ）に示すように、ホトレジスト５０７
を除去し、次いで、例えば熱酸化法により、ゲート絶縁
膜となる熱酸化膜５０８を形成する。次いで、例えばＣ
ＶＤ法により、ゲート電極となるポリシリコン層５０９
を形成する。

次に、第５図（ｆ）に示すように、ポリシリコン層５０
９を、例えばＲＩＥ法によってポリシリコン層５０９の
膜厚程度エッチバックすることにより、ｐ明白部領域５
０６．の露出している側壁と、ｎ型凸部領域５０６□の
露出している側壁とに残存させる。ここで、ｐ明白部領
域５０６□の側壁に残存したポリシリコン層を５０９　
ａ　％一方、ｎ型凸部領域５０６□の側壁に残存したポ
リシリコン層を５０９ｂとして図示する。

次に、第５図（ｇ）に示すように、全面に、第２のホト
レジスト５１０を塗布し、次いで、写真蝕刻法により、
ホトレジスト５１０がｎ型凸部領域５０６□上を覆う形
状にバターニングする。

同図では、ポリシリコン層５０９ｂ側がホトレジスト１
０６によって覆われ、ポリシリコン層１０５ａが露出し
ている。次いで、ホトレジスト５１０をマスクにして、
例えばＲＩＥ法により、ポリシリコン層５０９ａの一部
をエツチングする。

この結果、ポリシリコン層５０９ａと、ポリシリコン層
５０９ｂとの側壁に沿った長さは、それぞれ異なったも
のとなる。よって、第１、第２の実施例のように、この
側壁にチャネル領域を有して形成される２つのＦＥＴは
、それぞれゲート長が異なったものとなる。

次に、第５図（ｈ）に示すように、第２のホトレジスト
５１０を除去した後、ゲート電極（ポリシリコン層）５
０９ａと、フィールド絶縁膜５０３とをマスクにして、
熱酸化膜５０８を除去する。この時、熱酸化膜５０８は
、同図に図示するように、ｎチャネル型ＭＯＳＦＥＴＱ
Ｉのゲート絶縁膜５０８ａと、ｐチャネル型ＭＯ５ＦＥ
ＴＱ２のゲート絶縁膜５０８ｂとに、それぞれ分離され
る。次いで、第３のホトレジスト５１１を塗布し、写真
蝕刻法により、ホトレジスト５１１がｎ型ウェル領域５
０２を覆う形状にバターニングする。次いで、ホトレジ
スト５１１と、ポリシリコン層５０９ａと、フィールド
絶縁膜５０３とをマスクにして、ｎ型不純物である、例
えばヒ素を加速電圧５０　ＫｅＶ　、　　ドーズｊ１１
　Ｘ　１０　”ｃｍ−２の条件でイオン注入する。次い
で、熱処理を行ない、注入されたヒ素イオンを活性化さ
せてｎ＋型ソース／ドレイン拡散層５１２１〜５１２３
を形成する。

また、拡散層５１２．形成用のヒ素イオン注入は、ｔＩ
ｉｌの実施例で説明した方法で行なえば、ｐ明白部領域
５０６１の側壁に、ヒ素を精度良く注入できる。

また、ｐ明白部領域５０６Ｉの側壁に、拡散層５１２、
を形成することで、オフセットを防止でき、信頼性の高
いｎチャネル型ＭＯＳＦＥＴを形成できる。

次に、第５図（ｉ）に示すように、第３のホトレジスト
５１１を除去し、その後、新たに第４のホトレジスト５
１３を塗布し、写真蝕刻法により、今度はホトレジスト
がｐ型基板５０１上を覆う形状にバターニングする。次
いで、ホトレジスト５１３と、ポリシリコン層５０９ｂ
と、フィールド絶縁膜５０３とをマスクにして、ｐ型不
純物である、例えばボロンを加速電圧５０　ＫｅＶ　、
ドーズ量Ｉ　Ｘ　１０　”ｃ＋ａ−”の条件でイオン注
入する。次いで、熱処理を行ない、注入されたボロンイ
オンを活性化させてｐ１型ソース／ドレイン拡散層５１
２４．５１２５を形成する。

この後、図示しないが、第１〜第４の実施例同様、層間
絶縁膜形成、コンタクト孔開孔、配線バターニングを行
ない、表面保護膜を形成して、第５の実施例に係わるＣ
ＭＯＳ型半導体装置が製造される。

このような第５の実施例に係わるＣＭＯＳ型半導体装置
であると、ｐ型頭域（ｐ型基板５０１、ｐ明白部領域５
０６１　）に形成されるｎチャネル型ＭＯＳＦＥＴＱＩ
のゲート長Ｌ１は短く形成される。

一方、ｎ型領域（ｎ型ウェル領域５０２、ｎ型凸部領域
５０６□）に形成されるｐチャネル型ＭＯＳＦＥＴＱ２
のゲート長Ｌ２は長く形成される。

このような第５の実施例に係わるＣＭＯＳ型半導体装置
では、第１〜第４の実施例同様、ＭＯＳＦＥＴＱＩ、Ｑ
２の平面方向の占有面積が縮小効果があることは勿論で
ある。

さらに、この効果に加えて第５の実施例では、上記ＭＯ
ＳＦＥＴＱＩと、Ｑ２とが、それぞれ異なった導電型に
形成されるので、ＣＭＯＳ型半導体装置の平面方向の占
有面積が縮小される。すなわち高集積度のＣＭＯＳ型半
導体装置を提供することができる。

また、その製造方法は、異なつた導電型のＭＯＳＦＥＴ
ＱＩと、Ｑ２との分離を、第５図（ｄ）の工程で説明し
たように、凸部領域５０６の形成に用いられたＣＶＤ酸
化膜５０４を残すだけででき、格別複雑な工程を必要と
しないものである。

次に、第６図（ａ）ないし第６図（ｉ）を参照して、第
６の実施例に係わるＣＭＯ５型半導体装置を、その製造
方法とともに説明する。

第６図（ａ）ないし第６図（ｉ）は、第６の実施例に係
わるＣＭＯ３型半導体装置を製造工程順に示した断面図
である。

まず、第６図（ａ）に示すように、例えば結晶方位（１
００）のｐ型シリコン基板６０１内に、公知のウェル領
域形成方法によって、ｎ型ウェル領域６０２を形成する
。次いで、基板６０１の表面に、例えばＬＯＣＯＳ法に
よりフィールド絶縁膜６０３を形成して素子分離を行な
う。

次に、第６図（ｂ）に示すように、図示しないホトレジ
ストを塗布し、このホトレジストに対して写真蝕刻法に
より、所定の凹部領域パターンを形成する。次いで、こ
のホトレジストをマスクにして、基板５０１およびウェ
ル領域５０２をエツチングすることにより、凸部領域６
０４を形成する。

次に、第６図（ｃ）に示すように、例えば熱酸化法によ
り、ゲート絶縁膜となる熱酸化膜６０５を形成する。次
いで、例えばＣＶＤ法により、ゲート電極となるポリシ
リコン層６０６を形成する。

次に、第６図（ｄ）に示すように、ポリシリコン層６０
６を、例えばＲ２Ｈ法によってポリシリコン層６０６の
膜厚程度エッチバックすることにより、凹部領域６０４
の露出している側壁に残存させる。ここで、凹部領域６
０４のｐ型基板５０１が露出している側壁に残存したポ
リシリコン層を６０６ａ、一方、ｎ型ウェル領域６０２
が露出している側壁に残存したたポリシリコン層を６０
６ｂとして図示する。

次に、第６図（ｅ）に示すように、全面に、第１のホト
レジスト６０７を塗布し、次いで、写真蝕刻法により、
ホトレジスト６０７がｎ型ウェル領域６０２上を覆う形
状にバターニングする。

同図では、ポリシリコン層６０６ｂ側がホトレジスト６
０７によって覆われ、ポリシリコン層６０６ａが露出し
ている。次いで、ホトレジスト６０７をマスクにして、
例えばＲ２Ｈ法により、ポリシリコン層６０６ａの一部
をエツチングする。

この結果、ポリシリコン層６０６ａと、ポリシリコン層
６０６ｂとの側壁に沿った長さは、それぞれ異なったも
のとなる。

次に、第６図（ｆ）に示すように、第１のホトレジスト
６０７を除去した後、ポリシリコン層６０６ａと、フィ
ールド絶縁膜６０３とをマスクにして、熱酸化膜６０５
を除去する。この時、熱酸化膜６０５は、同図に図示す
るように、ｎチャネル型ＭＯ８ＦＥＴＱＩのゲート絶縁
膜６０５ａと、ｐチャネル型ＭＯ８ＦＥＴＱ２のゲート
絶縁膜６０５ｂとに、それぞれ分離される。次いで、第
２のホトレジスト６０８を塗布し、写真蝕刻法により、
ホトレジスト６０８がｎ型ウェル領域６０２を覆う形状
にパターニングする。次いで、ホトレジスト６０８と、
ポリシリコン層６０６ａと、フィールド絶縁膜６０３と
をマスクにして、ｎ型不純物である、例えばヒ素を加速
電圧５０Ｋｅ％Ｉ　、　　ドーズｊｉ　Ｉ　Ｘ　１０　
”ｃｍ−２の条件でイオン注入する。次いで、熱処理を
行ない、注入されたヒ素イオンを活性化させてｎ＋型ソ
ース／ドレイン拡散層６０９□〜６０９３を形成する。

また、拡散層６０９□形成用のヒ素イオン注入は、第１
の実施例で説明した方法で行なえば、凹部領域６０４の
側壁に、ヒ素を精度良く注入できる。

また、凹部領域６０４の側壁に、拡散層６０９２を形成
することで、オフセットを防止でき、信頼性の高いｎチ
ャネル型ＭＯＳＦＥＴを形成できる。

次に、第６図（ｇ）に示すように、第２のホトレジスト
６０８を除去し、その後、新たに第３のホトレジスト６
０９を塗布し、写真蝕刻法により、今度はホトレジスト
６０９がｐ型基板５０１上を覆う形状にバターニングす
る。次いで、ホトレジスト６０９と、ポリシリコン層６
０６　ｂと、フィールド絶縁膜６０３とをマスクにして
、ｐ型不純物である、例えばボロンを加速電圧５０　Ｋ
ｅＶ　、ドーズＩｎ　Ｉ　Ｘ　１０　”ｃｍ−２の条件
でイオン注入する。

次いで、熱処理を行ない、注入されたボロンイオンを活
性化させてｐ＋型ソース／ドレイン拡散層６０９４．６
０９ｓを形成する。

次に、第６図（ｈ）に示すように、第３のホトレジスト
６０９を除去し、再度ホトレジストを塗布しく図示せず
）、このホトレジスト（図示せず）に対して写真蝕刻法
により、凹部領域６０４の底面に、素子分離のために形
成される分離用凹部領域パターンを形成する。次いで、
このホトレジスト（図示せず）をマスクとして、凹部領
域６０４底面に露出しているｐ型基板６０１と、ｎ型ウ
ェル領域６０２とをエツチングすることにより、分離用
凹部領域６１０を形成する。この分離用四部領域６１０
の形成は、なにもホトレジストを用いたマスク合わせに
限ることはなく、例えば全面に所定膜厚のＣＶＤ酸化膜
等を形成し、その膜厚程度をＲＩＥ法によってエッチバ
ックしてゲート電極６０６ａおよび６０６ｂの側壁にＣ
ＶＤ酸化膜を残し、ＣＶＤ酸化膜をマスクにエツチング
する、いわゆる自己整合的な開孔方法で形成しても良い
。

次に、第６図（ｉ）に示すように、全面に層間絶縁膜６
１１を形成して、導体膜相互間の絶縁を行なう。この分
離用溝６１０内に形成された層間絶縁膜６１１は、同時
にＭＯＳＦＥＴＱＩと、Ｑ２との素子分離領域としても
機能する。

この後、図示しないが、第１〜第５の実施例同様、層間
絶縁膜６１１に対するコンタクト孔開孔、配線パターニ
ングを行ない、表面保護膜を形成して第６の実施例に係
わるＣＭＯＳ型半導体装置が製造される。

このような第６の実施例にかかるＣＭＯＳ型半導体装置
でも、第１〜第４の実施例と同様な効果あることに加え
て、さらに、第５の実施例同様な高集積度のＣＭＯＳ型
半導体装置を提供できる効果がある。

また、その製造方法は、異なった導電型のＭＯＳＦＥＴ
ＱＩと、Ｑ２との分離を、第６図（ｉ）の工程で説明し
たように、分離用四部６１０内を、層間絶縁膜６１１で
埋め込むだけででき、第５の実施例同様、格別複雑な工
程を必要としないものである。

以上、第１ないし第６の実施例を、ＭＯＳ型、あるいは
ＣＭＯＳ型半導体装置を例にとって説明したが、この発
明は、ＭＯＳ型の半導体装置に限られることはなく、各
種ＦＥＴに適用できるものである。

例えばこの発明は、ＧａＡｓ基板を用いて形成されるＭ
ＥＳ型半導体装置等にも、その発明の効果を阻害される
ことなく適用できることは勿論である。

［発明の効果］ 以上説明したように、この発明によれば、ゲート長がそ
れぞれ異なったＦＥＴを有する半導体装置において、上
記ＦＥＴの平面方向の占有面積が縮小され、集積度の向
上を図ることが可能となる半導体装置およびその製造方
法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｅ）はこの発明の第１の実
施例に係わる半導体装置を製造工程順に示した断面図、
第２図（ａ）ないし第２図（ｅ）はこの発明の第２の実
施例に係わる半導体装置を製造工程順に示した断面図、
第３図（ａ）ないし第３図（ｄ）はこの発明の第３の実
施例に係わる半導体装置を製造工程順に示した断面図、
第４図（ａ）ないし第４図（ｄ）はこの発明の第４の実
施例に係わる半導体装置を製造工程順に示した断面図、
第５図（ａ）ないし第５図（ｉ）はこの発明の第５の実
施例に係わる半導体装置を製造工程順に示した断面図、
第６図（ａ）ないし第６図（ｉ）はこの発明の第６の実
施例に係わる半導体装置を製造工程順に示した断面図、
第７図（ａ）ないし第７図（Ｃ）は従来の半導体装置を
製造工程順に示した断面図である。 １０１・・・ｐ型半導体基板、１０３・・・ｐ型凸部領
域、１０５　（１０５ａ　、　１０５　ｂ　）　−ポリ
シリコン層（ゲート電極）　　１０６・・・ホトレジス
ト、１０７、〜１０７４・・・ｎ＋型ソース／ドレイン
拡散層、２０１・・・ｐ型半導体基板、２０３・・・凹
部領域、２０５　（２０５ａ　、　２０５　ｂ　）−・
・ポリシリコン層（ゲート電極）　　２０６・・・ホト
レジスト、２０７、〜２０７４・・・ｎ＋型ソース／ド
レイン拡散層、３０１・・・ｐ型半導体基板、３０５１
゜３０５□・・・ｐ明白部領域、３０７　（３０７ａ。 ３０７ｂ）・・・ポリシリコン層（ゲート電極）、３０
８、〜３０８．・・・ｎ＋型ソース／ドレイン拡散層、
４０１・・・ｐ型半導体基板、４０４□。 ４０４□・・・凸部領域、４０７　（４０７ａ。 ４０７ｂ）・・・ポリシリコン層（ゲート電極）、４０
８Ｉ〜４０８５・・・ｎ＋型ソース／ドレイン拡散層、
５０１・・・ｐ型半導体基板、５０２・・・ｎ型ウェル
領域、５０４−ＣＶ　Ｄ酸化膜、５０６＋　。 ５０６２・・・凸部領域、５０９　（５０９ａ。 ５０９ｂ）・・・ポリシリコン層（ゲート電極）、５１
０・・・ホトレジスト、５１２．〜５１２．・・・ソー
ス／ドレイン拡散層、６０１・・・ｐ型半導体基板、６
０２・・・ｎ型ウェル領域、６０４・・・凹部領域、６
０６　（６０６ａ　、　６０６　ｂ　）　−ポリシリコ
ン層（ゲート電極）　６０８・・・ホトレジスト、６０
９、〜６０９．・・・ソース／ドレイン拡散層、６１０
・・・分離用四部領域、６１１・・・層間絶縁膜。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板を有し、 この基板は、基板の少なくとも一表面側に形成された第
   １の上面と、基板厚方向に、第１の上面と異なる高さに
   形成された第２の上面との少なくとも２つの上面と、 上記第１の上面と、第２の上面とを互いに継ぐ側面とを
   有し、 前記側面にそれぞれ互いに離れて形成された第１、第２
   の少なくとも２つのゲート電極と、少なくとも２つの上
   記第１、第２の上面に、それぞれ形成された第１、第２
   の少なくとも２つの第２導電型の領域とを備える半導体
   装置において、上記第１、第２のゲート電極は、基板厚
   方向に互いに長さが異なることを特徴とする半導体装置
   。
2. （２）第１導電型の半導体基板に、基板厚方向に高さが
   それぞれ異なる第１、第２の上面を、これらを互いに継
   ぐ側面を有して形成する工程と、上記側面上に、ゲート
   電極となる第１、第２の導体膜をそれぞれ互いに分離し
   て形成する工程と、第１の導体膜上をエッチング障壁膜
   で覆う工程と、 エッチング障壁膜をマスクに、第２の導体膜を所定量エ
   ッチバックする工程と、 エッチング障壁膜を除去する工程と、 第１、第２の導体膜をマスクに、第２導電型の不純物を
   上記第１、第２の上面の一部、および第２の導体膜を所
   定量エッチバックすることで露出した側面に対して導入
   する工程と、 導入された不純物を活性化し、ソース／ドレイン拡散層
   を形成する工程と、 を具備することを特徴とするＭＯＳ型半導体装置の製造
   方法。