JP2008502139A - 半導体構造、メモリ素子構造、及び半導体構造の形成方法 - Google Patents

半導体構造、メモリ素子構造、及び半導体構造の形成方法 Download PDF

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Abstract

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。

Description

本発明は、半導体構造、メモリ素子構造、および半導体構造の形成方法に関する。
半導体素子適用の継続的な目標は、デバイス集積化のレベルを高めること、あるいは別の言い方をすれば支持基板全面上のデバイスの密度を増大させることである。密度を増大させる方法は個々のデバイスのサイズを減少させること、および／またはデバイスのパッキング密度を増大させる（つまり、隣接するデバイス間のスペースの量を減少させる）ことを含みうる。より高いレベルの集積化を開発するために、半導体アプリケーションで利用することができる新しい素子構造を開発し、かつ半導体素子構造を製造する新しい方法を開発することが望まれる。
比較的一般的な半導体素子はメモリ素子であり、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルはその一例である。ＤＲＡＭセルはトランジスターおよびメモリストレージ構造を含み、典型的なメモリストレージ構造はコンデンサである。半導体素子の現代の適用は、莫大な数のＤＲＡＭ単位セルを利用することができる。したがって、ＤＲＡＭ構造の利用に適用可能な新しい半導体素子構造を開発することが望ましいであろう。また、ＤＲＡＭ構造を製作する新しい方法を開発することも望ましいであろう。
本発明は、ＤＲＡＭ構造およびそのような構造の形成方法を改善する観点から動機づけられたが、本発明はそのような側面には制限されない。もっと正確に言えば、本発明は、明細書及び図面を解釈的にまたは他の制限的に参照することなく、均等論に従って、文字通りに言葉で表された添付特許請求の範囲によってのみ制限される。
一側面では、本発明は、半導体構造を形成する方法を包含する。半導体基板は提供され、その上に、第１および第２の材料が形成される。前記第１および第２の材料は、互いに関して選択的にエッチングされることができる。前記第１の材料は格子となるように形成され、また、前記第２の材料は前記格子のセグメントによって互いに一定間隔で分離された繰り返し領域となるように形成される。この繰り返し領域はアレイを形成する。前記アレイは、第１軸に沿って定義された第１のピッチ、および第１軸に対して実質的に直角な第２軸に沿って定義された第２のピッチを有する。前記第２のピッチは前記第１のピッチの約２倍の大きさを有する。前記第１材料の格子のうち少なくとも一部は、ゲート線の１つ以上の導電体によって置換される。また、前記第２の材料のうち少なくとも一部は、垂直に延伸するソース／ドレイン領域を形成するためにドープされた半導体材料によって置換される。
一側面では、本発明は半導体構造を包含し、前記構造は半導体基板およびその基板上のゲート線格子を含む。前記格子は、格子のセグメントによって互いに隔離された非ゲート線領域のアレイを定義する。前記アレイは、第１軸に沿って定義された第１のピッチ、および第１軸に対して実質的に直角な第２軸に沿って定義された第２のピッチを有する。前記第２のピッチは前記第１のピッチのおよそ２倍の大きさである。前記非ゲート線領域は縦に延伸するソース／ドレイン領域を含む。
一側面では、本発明はメモリ素子構造を包含する。その構造は半導体基板および該基板上のゲート線を含む。その構造はさらに、基板上の、ゲート線によって少なくとも部分的に囲まれた垂直に延伸するソース／ドレイン領域のペアを含む。前記ソース／ドレイン領域のうちの１つは第１ソース／ドレイン領域で、導電的にドープされたエピタキシーャルシリコンから本質的に成る。また、もう一つのソース／ドレイン領域は、第２ソース／ドレイン領域で、導電的にドープされた非エピタキシーャルのシリコンから本質的になる。前記ソース／ドレイン領域は、ゲート線を通じて互いにゲート的に接続される。メモリストレージ素子は、前記第１ソース／ドレイン領域あるいは第２ソース／ドレイン領域のいずれかに電気的に接続される。ディジットラインは、第１および第２ソース／ドレイン領域のうち、メモリストレージ素子に電気的に接続されていないどちらか一方に電気的に接続される。
本発明は、複数のソース／ドレイン領域を囲むゲート線格子を含むように半導体構造を形成する方法を含む。本発明のある側面では、そのような構造は、一部のソース／ドレイン領域の上に該一部の領域と電気的に接続するディジットラインを形成し、さらに、一部のソース／ドレイン領域と電気的に接続する複数のキャパシタ構造を形成することにより、ＤＲＡＭアレイに組み込まれることができる。
本発明の例示的な側面は図１〜図１２３を参照して説明される。始めに、図１〜図３においては、予備処理段階での半導体構造１０が示されている。構造１０は基板１２を含む。基板１２は適切にドープされた単結晶シリコンを含み、本質的に適切にドープされた単結晶シリコンからなり、あるいは適切にドープされた単結晶シリコンから成ることが可能である。添付の特許請求の範囲の解釈を補助するために、用語「半導体の基板」および「半導体基板」は、半導体ウェーハ（単独、あるいは別の材料をその上に含んだアセンブリーのいずれか）のようなバルク半導体の材料、および半導体の材料の層（単独、あるいは別の材料を含んだアセンブリーのいずれか）を含む（ただし必ずしもこれらに限定されない）半導体の材料を含む任意の構造をも意味すると定義される。用語「基板」は、上に説明された半導体の基板を含む（ただし必ずしもこれに限定されない）任意の支持構造を指す。
構造１０は、さらに基板１２上の材料１４を含む。特定の側面では、材料１４は二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンからなることが可能であり、例えば約３０００Åの厚さに形成されることができる。
層１６は材料１４上にある。層１６は例えば多結晶シリコンのようなシリコンを含み、基本的にそれからなり、或いはそれからなることが可能であり、例えば約１０００Åの厚さに形成されることができる。（以下で説明される）特定の側面では、層１６はパターン化されてハードマスクとして利用されることができる。従って、層１６は、本発明のいくつかの側面では「ハードマスク層」と呼ぶことができる。
本発明の特定の側面においては、構造１０の構造１２、１４および１６はそれぞれ、第１の半導体材料、酸化物含有材料、およびシリコン含有ハードマスクと呼ばれることができる。そのような側面では、当然のことながら、材料１４は二酸化シリコンおよび／又は他の任意の適切な酸化物を含み、材料１６は多結晶シリコンあるいは他の任意の適切な形態のシリコンを含むことができる。さらに、当然のことながら、（以下で議論される）別の半導体材料はあくまでも構造１０上に形成され、従って、材料１２は、後にその上に形成される半導体材料と区別するために第１の半導体材料と呼ばれることができる。
次に、図４〜図６に示すように、パターン化されたマスキング材料１８が、層１６上に形成される。マスキング材料１８は、例えば、フォトレジストを含み、基本的にフォトレジストから成り、或いはフォトレジストから成ることができ、また、図示された構成にフォトリソグラフ的にパターン化されることができる。パターン化された材料１８は、ギャップ２２によって互いに一定間隔で隔離されている複数のライン２０として形成される。ギャップ２２およびライン１８を合わせた距離はラインおよびギャップのピッチ１９を定義する。ライン２０は定義されたある水平方向に沿って延伸すると考えることができる。
次に、図７〜図９に示すように、パターン化されたマスキング材料１８（図４〜図６を参照）のパターンはハードマスク層１６に転写される。特に、ギャップ２２はハードマスク層を介して転写されて、ハードマスク層１６の一定間隔で隔離されたライン２６を材料１４上に残す。続いて、マスキング材料１８（図４〜図６を参照）は除去される。ライン２６は、ライン２０（図４〜図６を参照）と同じく定義された水平方向に沿って延伸すると考えることができる。
次に、図１０〜図１２に示すように、材料２８の薄膜はギャップを狭くするようにライン２６上およびギャップ２２内に形成される。材料２８は、例えば窒化シリコンのような窒化物を含有する材料を含み、基本的にそのような材料からなり、あるいはそのような材料のみからなることができる。材料２８は、例えば約１６０Åの厚さに形成されることができる。図１０において、ライン２６は破線で表示されて、ライン自体が材料２８の下にあることを示している。
次に、図１３〜図１５に示すように、材料２８は、異方性エッチングでスペーサー３０にパターン化される。スペーサー３０の形成後、狭くなったギャップ２２は、材料１４の上面まで及ぶ。
次に、図１６〜図１８に示すように、狭くなったギャップ２２は、材料１４を貫通するまで延伸される。図１６〜図１８の処理段階でのギャップ２２は、基板１２の上面まで及ぶ開口に相当する。ギャップは、パターン化されたマスク１８（図４〜図６を参照）のライン２０の水平に定義された方向に沿って縦に延びたトレンチとして形作られる。
次に、図１９〜図２１に示すように、開口２２内にスペーサー３２を形成して開口を狭くする。スペーサー３２は、例えば窒化シリコンのような窒化物を含有する材料を含み、基本的にそのような材料からなり、あるいはそのような材料のみから成ることができる。スペーサー３２は、ライン２６上および開口２２内に（例えば、厚さが約８０Åの窒化シリコンの膜のような）窒化物含有材料の薄層を提供し、続いて異方性エッチングを利用して膜を図示されたスペーサー３２に変換することにより形成されることができる。
スペーサー３２および２８はともにスペーサー構造３４を形成する。ある側面では、スペーサー３２および２８は組成において互いに同一であり得、このため、スペーサー構造３４において融合する。スペーサー構造３４は開口２２を狭くし、図１９から分かるように、開口２２に対応するトレンチの内部側面の周囲に沿った水平方向において縦に延伸するストリップを形成する。
次に、図２２〜図２４に示すように、開口２２は適切なエッチングで基板１２へ延伸される。基板１２がバルクシリコンを含む場合、エッチングはドライエッチングであり得る。そのようなエッチングは開口２２を基板１２の中へ約２０００Å延伸させることができる。
マスキング層１６（図１９〜図２１を参照）は図２２〜図２４の処理段階で除去される。そのような除去は、開口２２が基板１２へ延伸される前、延伸された後、又は延伸されている間に、発生することができる。典型的には、開口２２を基板１２へ延伸させるのに利用されるエッチングは、層１６の材料に対して非選択的である。これにより、層１６は開口２２が基板１２へ延伸されている間に除去される。
ハードマスク材料１６の除去は、材料１４上に、つまりスペーサー３４間にギャップ３６を残す。従って、スペーサー３４は開口２２の両サイドにペアとなるラインを形成する、あるいは代替的にギャップ３６の両サイドにペアとなるラインを形成すると考えることができる。例えば、図２３は、３３、３５および３７とラベル表示されている３つのスペーサー３４を示している。スペーサー３３および３５は、スペーサー間に延伸するギャップ２２の対向する両側上にペアのラインを形成すると考えることができる。代替的に、スペーサー３５および３７は、スペーサー間に延伸するギャップ３６の対向する両側上にペアのラインを形成すると考えることができる。
開口２２が基板１２へ延伸された後、開口は、半導体基板１２内に延伸する第１部分３８、および第１部分上の第２部分４０を含むと考えることができる。
次に、図２５〜図２７に示すように、誘電体４２は開口２２の第１部分３８内に提供されて第１部分を埋め込み、他方では開口の第２の部分４０を埋め込まずに残す。誘電体４２は例えば、二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンからなることができる。基板１２が単結晶シリコンを含む場合、誘電体４２は基板１２を酸化させることにより形成されることができる。典型的な適切な酸化条件は、開口２２の下部を埋め込むのに十分となりえる約１００Åの厚さの酸化物４２を形成する条件である。
次に、図２８〜図３０に示すように、材料４４はギャップ２２および３６内に提供される。その材料はギャップ２２を埋め込み、ギャップ３６を狭くする。材料４４は例えば、窒化シリコンのような窒化物を含有する材料を含み、基本的にそのような材料からなり、あるいはそのような材料からなることができる。材料４４は例えば、１６０Åの厚さに形成されることができる。
図２８において、構造３４は破線で表示されて、構造自体が材料４４の下にあることを示している。
次に、図３１〜図３３に示すように、材料４４は適切なエッチングにさらされて、一定間隔で互いに分離されたピラー４６を形成する。ピラー４６は材料１４上に延伸する。ギャップ４８は一定間隔で配置されたピラー間にあり、ピラーを互いから分離させる。ギャップ４８は酸化材料１４上に位置し、酸化材料１４の水平に延伸するラインに沿って水平に直線的に延伸する。ギャップ４８を、既に議論されたギャップ２２と区別するために第２のギャップと呼ぶことができる。
図３４は、図３２の処理段階での構造１０を示しているが、互いに同じ組成からなる複数の構成部分が単一の構成部分に融合していることを示している。特に、材料２８、３２および４４が典型的にはすべて、基本的に（例えば窒化シリコンのような）互いに同じ組成から成るため、ピラー４６は均質的に単一の材料を含むことになる。よって、図３４は、ラベル４７で示された同じ均質の材料を含むピラー４６を示している。図３４の表現は、図面を単純化するために後続の図面の中でも使用されるが、当然のことながら、図３４によって表される側面は本発明のたった１つの側面に過ぎず、本発明は、材料２８、３２および４４が必ずしも互いに同じ組成を有しない別の側面をも包含する。
次に、図３５〜図３７に示すように、ギャップ４８は適切なエッチングで材料１４を貫通するように延伸される。典型的な側面では、材料１４は、基本的に二酸化シリコンからなり、また、材料４７は基本的に窒化シリコンから成ることができる。したがって、エッチングは、窒化シリコンに関する二酸化シリコンの選択的なドライエッチングであることができる。本発明のある側面では、ここに説明された処理はＤＲＡＭアレイを形成するために利用される。そのような側面では、基板１２まで開口４８を延伸させるために利用されるエッチングの間に、フォトレジストあるいは別の適切な保護材料でアレイの周辺領域を保護することが望ましい。
次に、図３８〜図４０に示すように、構造１０は、（例えば化学機械研磨のような）平坦化にさらされて、構造の上面を平坦化する。そのような平坦化は材料１４の上から材料４７を除去し、平坦化された上面５１を含む結果物のピラー５０を生成する。各ピラーは、１ペアの材料１４のライン間にはさまれた単独の材料４７のラインを含む。図３８から分かるように、ラインは水平方向に沿って延伸する。ピラー５０はギャップ４８によって互いに隔離される。
上面５１は材料１４の元の上面とほぼ同じ高さの位置に示されているが、当然のことながら、本発明のある側面では平坦化は材料１４の一部を除去して表面５１が材料１４の元の表面より下にあるようにすることができる。本発明のある側面では化学機械研磨の後に残るピラー５０の高さは、約５５００Åであることができる。
次に、図４１〜図４３に示すように、材料５２を、ギャップ４８内およびピラー５０（水平方向において縦に延伸するという点で、ピラーがラインと呼ばれることもできる）上に形成する。材料５２は例えば、窒化シリコンのような窒化物を含有する材料を含み、基本的にそのような材料からなり、或いはそのような材料からなることができる。本発明の特定の側面では、材料５２は、約２００Åの厚さに形成され、それはギャップ４８を完全に埋め込むのに十分である。図４１において、層１４および４７は破線で表示されており、これらの層が材料５２の下にあることを示す。
本発明の特定の側面では、材料５２および４７は互いに同じ組成を含み、よって、単一の構造に融合する。そのような側面は、単一の材料５３が材料５２および４７の組合せを表している図４４の中で示されている。材料５３は例えば、窒化シリコンを含み、基本的に窒化シリコンからなり、あるいは窒化シリコンから成ることができる。図面を単純化するために、図４４の側面は図４４に続く図面の中で利用される。従って、以降の図面においては、組成４７および５２（図４２）の代りに組成５３を利用する。しかし、当然のことながら、本発明は、組成４７および５２が互いに異なる側面をも包含する。図４４において、ペデスタル（pedestal）１４およびペデスタル間のギャップ内の材料５３を含む繰り返しパターンが示されており、このようなパターンは、１つのギャップと１つのペデスタル１４の距離を含むピッチ５５を定義する。
次に、図４５〜図４７に示すように、パターン化されたマスキング材料５４が、材料５３上に提供される。マスキング材料５４は例えば、フォトレジストを含むことができ、従って、フォトリソグラフィ処理によってパターン化されることができる。パターン化された材料５４は、ギャップ５８によって互いに一定間隔で分離された複数の垂直に延伸するライン５６を含む。
ライン５６及び空間５８は、１つのギャップ５８及び１つのライン５６の距離として定義されたピッチ５９を有する繰り返しパターンを形成する。本発明の特定の側面では、ピッチ５９およびピッチ１９（図５を参照）は互いにほぼ同じである。また、ピッチ５５（図４４を参照）はおおよそピッチ１９および５９の半分である。
つぎに、図４８〜図５０に示すように、ギャップ５８は材料５３および１４を貫通するまで延伸され、続いてマスキング層５４（図４５〜図４７を参照）は除去される。そのようにして材料１４および５３から垂直に延伸するライン６０を形成する。そのようなラインは、開口５８に対応する垂直に延伸するトレンチによって互いに分離されていると考えることができる。
次に、図５１〜図５３に示すように、材料６２がライン６０上およびギャップ５８内に提供される。材料６２は例えば、窒化シリコンを含み、基本的に窒化シリコンからなり、あるいは窒化シリコンからなり、約３７５Åの厚さに形成されることができる。材料６２は、ギャップを狭くするために部分的にギャップ５８を埋め込む。図５１の中でライン６０は破線で表示されて、ラインが材料６２の下にあることを示している。
次に、図５４〜図５６に示すように、材料６２は異方性エッチングされて、スペーサー６４を形成する。スペーサー６４の形成後、ギャップ５８はスペーサー間から基板１２の上面まで延伸される。
次に、図５７〜図５９に示すように、開口５８は基板１２に拡張され、続いて、誘電体６６は開口内に形成される。開口は、基板１２中へ、例えば、約２０００Åの深さまで延伸されることができる。誘電体６６は、例えば、二酸化シリコンを含むことができ、基板１２が単結晶シリコンを含む適用では、シリコンを酸化させることにより形成されることができる。開口５８は、誘電体６６で埋め込まれた下部６８および埋め込みされていない上部７０を含むと考えることができる。
次に、図６０〜図６２に示すように、材料７２がライン６０上およびギャップ５８内に形成される。材料７２は、例えば二酸化シリコンのような酸化物を含有する材料を含み、基本的にそのような材料からなり、或いはそのような材料から成ることができる。典型的な側面では、材料７２は約３５０Åの厚さに形成される。図６０の中で材料５３および６２は破線で表示されて、そのような材料が材料７２の下にあることを示している。
次に、図６３〜図６５に示すように、構造１０の上面は平坦化にさらされて、平坦化された上面７５を形成する。平坦化は、材料１４の上面の上から材料７２および５３を除去する。平坦化はさらに、材料１４の一部をも除去して、平坦化された表面７５を、材料１４の上面の最初の高さレベルの下にさせることができる。平坦化は例えば化学機械研磨によって達成されることができ、典型的な実施の形態では基板１２の最上面より上面７５を約５５００Åの高さで残すように行われることができる。平坦化後、図６３の平面図に示されるように、交互並ぶ層５３と１４が垂直方向に沿って延伸し、交互並ぶ層１４、６２および７２が水平方向に沿って延伸する。
特定の側面では、材料５３は窒化シリコンであり（つまり、から成り）、材料１４は二酸化シリコンであり、材料６２は窒化シリコンであり、また、材料７２は二酸化シリコンである。従って、図６４の平坦化された表面７５は、交互に位置する窒化シリコンと酸化シリコンの層を横切って延伸する；また、同様に、図６５の平坦化された上面７５も、交互並ぶ二酸化シリコンと窒化シリコンの表面を横切って延伸する。この概念は、図６３の処理段階の単純化された平面図である図６６において、典型的に互いに同じ組成を有する層が融合して示されている。特に、層５３および６２は、典型的には互いに同じ組成を含み、特別の側面では、窒化シリコンを含み、基本的に窒化シリコンからなり、あるいは窒化シリコンから成ることができる。図６６において、それらの層は、融合して単一の構造７６を形成することが示されている。材料１４および７２は構造７６を通って延伸するのが示されている。特定の側面では、材料１４および７２は互いに同じ組成を含み、例えば、二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンから成ることができる。
材料７６および１４は、ある側面では、互いに関して選択的にエッチングされることができる材料でありえる。そのような側面では、材料７６は格子状に形成される第１の材料と考えることができ、また、材料１４は、格子のセグメントによって分離された繰り返し領域に形成される第２の材料であると考えることができる。繰り返し領域１４はアレイを形成し、該アレイは、アレイの第１軸に沿った第１のピッチ８０（ピッチ８０は図示されたアレイの垂直に伸びる軸に沿って示されている）、及び第１軸と実質的に直角の第２軸に沿った第２のピッチ８２（図示された第２のピッチがアレイの水平に延伸する軸に沿っている）を有する。第２のピッチはほぼ第１のピッチの２倍である。
本発明は第１の材料７６が窒化シリコンであり、第２の材料１４が二酸化シリコンであることをもって説明されているが、当然のことながら、それらの材料は、本発明の別の側面において逆にされることができる。従って、材料１４は窒化シリコンを含み、基本的に窒化シリコンからなり、あるいは窒化シリコンからなることができる。また、材料７６は二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンからなることができる。
図６６の平面図に関して使用された「水平」及び「垂直」という用語は、それぞれページを横切って左右に、及びページを横切って上下に延伸する軸を指している。当然のことながら、本明細書では用語「垂直」はさらに基板から上方へ延伸する突起を指すように利用されることもできる。従って、用語「垂直」は、例えば図６５の構造に関して利用されて、突起１４、６２および７２が基板１２の上面から「垂直に」延伸することを指すことができる。用語「垂直」を使用して横方向および上方向の両方を指すことにより引き起こされた混乱を回避するために、用語「上方に垂直に延伸した」、及び「上方に延伸した」は、本明細書では、１つの表面から上方へ延伸する（例えば図６５の突起１４、６２および７２のような）突起を指すために使用されることができる。
続く議論を単純化するために、図６６の簡略図は、図６６に後続する図面の中で利用される。しかし、当然のことながら、本発明は、材料５３および６２（図６３を参照）が互いに異なり、単一の共通の構造７６に融合しない側面をも包含する。
次に、図６７〜図６９に示すように、（以下に議論される）後続の処理から領域７２を保護するために、領域７２上にマスキング材料８４を形成する。マスキング材料８４は例えば、フォトレジストを含むことができ、そして、フォトリソグラフィ処理を利用してパターン化されることができる。マスキング材料８４は図６７の平面図において、垂直に延伸するライン（あるいはストリップ）を形成する。図６７において、材料７２は破線で表示されており、材料７２が示された図中でマスキング材料８４の下にあることを示している。図６８及び図６９の横断面は、図６４および図６５のそれとは異なるラベリングを有する。それは、既に図６６に関して説明され、そして図６６に後続する図面に採用されたラベリング慣例と一致するように、ラベル７６が図６４および図６５の材料５３及び６２を指すのに利用されていることである。
次に、図７０〜図７２に示すように、材料１４は、材料７６に対して選択的に除去され、そして続いて、マスキング材料８４（図６７〜６９）は除去される。材料１４の除去は、材料７６を通って基板１２の上面まで延伸する開口８６を形成する。材料１４が二酸化シリコンを含み、材料７６が窒化シリコンを含む場合、材料１４の選択的な除去は、例えばドライ或いはウェット酸化物エッチングを用いて達成されることができる。
次に、図７３〜図７５に示すように、半導体材料８８が開口８６内に形成される。材料８８は、例えば開口８６内及び材料７６上に多結晶シリコンを形成し、続いて、平坦化あるいは別の適切な方法によって材料７６上の多結晶シリコンを除去することにより形成されることができる。代替的に、基板１２が（例えば単結晶シリコンのような）単結晶半導体材料を含む場合、材料８８は、基板１２の上面からエピタキシーによって成長させられることができる。エピタキシーによって成長した半導体は一般に単結晶材料である。しかし、非エピタキシーによって成長した半導体は通常は単結晶材料ではない。もっと正確に言えば、非エピタキシーによって成長した半導体は典型的には非晶質、及び／または多結晶なものである。
最上面が材料７６および７２の最上面より下にある材料８８が示されている。しかし、当然のことながら、材料８８の最上面は材料７６および７２の面と同じ面であってもよく、あるいは示されていない本発明の様々な代替の側面では、材料７６および７２の表面より上にあることもできる。
すべての開口が材料８８で同時に埋め込まれている開口が示されたが、当然のことながら、開口は２つのセットに分割され、１つのセットは１つのタイプの半導体８８で埋め込まれ、別のセットは、別のタイプの半導体８８で埋め込まれることができる。例えば、開口８６内の半導体８８は最終的にはソース／ドレイン領域に対応し、ただし、一部のソース／ドレイン領域が最終的にディジットラインに接続され、別のソース／ドレイン領域が最終的に（例えばキャパシタのような）メモリストレージ素子に接続される。ディジットラインに接続されるソース／ドレイン領域に利用される材料８８は、１つのセットで、メモリストレージ素子に接続されるソース／ドレイン領域に利用される材料８８は別のセットであることができる。したがって、ディジットラインに接続される材料８８は、メモリストレージ素子に接続される材料８８とは異なる半導体材料であり得る。例えば、最終的にディジットラインに接続される半導体８８は、エピタキシーャル材料によって形成され、また、最終的にメモリストレージ素子に接続される材料８８は、多結晶の半導体によって形成されることができる。エピタキシーャルシリコン中のｐｎ接合は、バルクシリコン中のｐｎ接合より漏れる傾向がある。それは本発明の一部側面において有利になり得る。そのような側面は、図１２４〜図１２６に関連して以下でより詳細に議論される。
半導体材料８８は成膜時の条件で導電的にドープされる（つまり、インサイチュで導電的にドープされる）ことができ、及び／または成膜に続き、１つ以上の適切な注入物をもってドープされることができる。さらに、開口８６に隣接する基板１２の領域は、開口内の材料８８の形成に先立って適切に導電的にドープされ、あるいは材料８８の形成後に適切な注入物を注入し、および／または材料８８からのドーパントの外方拡散で適切に導電的にドープされることができる。ある側面では、基板１２は、図１〜図３の処理段階、特に基板上の材料１４の形成に先立った処理段階で提供された適切な導電率を増強するドーパントを有する。代替的なあるいは付加的な側面では、ドーパントは開口８６の形成後に基板に提供され、その結果、ドーパントは開口８６に対して自己整合的となる。本発明の特定の側面における、基板１２および領域８８内に提供され得る特定のドーパントは、以下で図１２４〜図１２６を参照しながら議論される。
本発明の典型的な側面では、材料８８はエピタキシーによって成長したシリコンを含み、基本的にそのようなシリコンからなり、あるいはそのようなシリコンからなることができる。このエピタキシーによって成長したシリコンは、シリコン成長中にインサイチュでドープされ、約１４００Åの厚さ（つまり、図７４および図７５の中の縦の高さ）に成長する。
次に、図７６〜図７８に示すように、材料７６（図７３〜図７５を参照）は開口９０を残すために除去される。開口９０は、材料７２の垂直ライン間、および材料８８のピラーのまわりで広がる。開口９０は、基板１２の上面、および基板１２内に形成された誘電体４２の上面まで及ぶ。
材料７６の除去は、好ましくは材料８８および７２に関して材料７６にとっては選択的である（この用語「選択的」は、材料７６の除去のための条件が、このような条件によって材料８８および７２が除去されるレートより速いレートで７６材料を除去することを指し、このような条件は、材料８８及び７２の除去レートがほぼゼロの側面を含むが、それに限定されるものではない）。材料７６が窒化シリコンから成り、材料８８が導電的にドープされたシリコンから成り、また、材料７２が二酸化シリコンからなる側面では、材料７６の選択的な除去は、窒化シリコンのドライ、及び／又はウェットエッチングを含むことができる。
次に、図７９〜８１に示すように、誘電体層９２は開口９０内に形成され、特に、材料８８および基板１２の露出した表面上に形成される。ペデスタル（Pedestal）８８は図７９において破線で表示されて、そのような図においてペデスタル８８が誘電体９２の下にあることを示す。
材料８８および基板１２がシリコンを含む場合、誘電体９２は二酸化シリコンを含むことができ、基板１２および材料８８の表面の酸化によって形成されることができる。よって、誘電体９２は、二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンからなることができる。図７９〜図８１に示された側面では、誘電体９２、材料４２、材料７２および材料６６は、互いに同じ組成を含み、１つの共通の誘電性構造に融合して示されている。材料９２、４２、７２および６６がすべて典型的には二酸化シリコンを含み、基本的に二酸化シリコンからなり、あるいは二酸化シリコンから成る。材料９２、４２、７２および６６の融合は、図面を単純化し、また、そのような融合は図７９〜図８１に後続する図面の中でも示される。しかし、当然のことながら、本発明は、材料９２、４２、７２および６６のうち１つ以上の材料が、他のものとは異なる組成を有する側面をも包含する。
誘電体９２は、最終的にゲート酸化膜として利用することができ、本発明のそのような側面においては約７０Åの厚さに形成されることができる。
次に、図８２〜図８４に示すように、ゲート線材料９４が開口９０内に形成される。材料９４は図面において均質のものとして示されているが、当然のことながら、ラベル「９４」によって表される構造は複数の異なる層を含むことができる。特定の側面では、材料９４は、金属、合金及び／又は導電的にドープされたシリコンを含み、本質的にこれらの材料からなり、あるいはこれらの材料から成ることができる。本発明のいくつかの側面では、材料９４は導電的にドープされた多結晶シリコンを含み、本質的にその材料からなり、あるいはその材料から成ることが好ましい。材料９４は単に部分的に開口９０を埋め込んでいる場合が示されているが、当然のことながら、本発明は、材料９４が完全に開口を埋め込む別の側面（図示せず）をも包含する。典型的な一側面では、材料９４は、導電的にドープされた多結晶シリコンを含み、初期的に３００Åの厚さに形成される。そのような厚さは、開口の幅が６００Å未満であるため、開口９０を完全に埋め込むのに十分となる。したがって、３００Åの厚さに成長したポリシリコンは、２０００Å以上の高さを有する開口内に垂直のペデスタルを形成することができる。その後、開口９０内のシリコンが約８５０Åの垂直高さレベルまでのみ及ぶように、多結晶シリコンはドライエッチングでエッチバックされる。
ゲート線材料９４は、トランジスター構造を形成するように材料８８のペデスタルペアのソース／ドレイン領域をゲート的に接続する。図８３においては、互いにゲート的に接続し、１つ単一のトランジスター構造に組み込むことができる１つのペデスタルペアは、ラベル８９によって識別されている。
次に、図８５〜図８７に示すように、構造１０は、材料７２および誘電体９２の露出した部分を除去する適切な条件にさらされる。典型的な側面では、材料７２および誘電体９２が両方共に二酸化シリコンから成り、材料７２および誘電体９２の露出した部分を除去するために利用される条件は、約１５０Åの酸化物を除去するウェット酸化物エッチングである。ペデスタル８８上からの誘電体の除去は、ペデスタルの上面を露出させる。
次に、図８８〜図９０に示すように、第２誘電体はゲート線材料９４上及びペデスタル８８の露出した表面上に形成される。特定の側面では、第２の誘電体は第１誘電体９２（図８５〜図８７）と同じ組成を含む。例えば、第１及び第２誘電体は両方とも二酸化シリコンを含み、本質的に二酸化シリコンからなり、あるいは二酸化シリコンから成ることが可能である。図示された第２の誘電体は材料９２と同じ組成を含んでおり、従って、２つの誘電体は融合して単独の誘電体９８を形成する。第２の誘電体が基本的に二酸化シリコンからなり、材料８８がシリコンを含み、また、材料９４もシリコンを含む側面においては、第２の誘電体は材料８８および９４の露出した表面の酸化によって形成されることができる。そのような側面では、第２の誘電体は、約７０Åの厚さに形成された二酸化シリコンから成ることができる。結合した第１および第２の誘電体を含む材料９８は、全面的に約７０Åの厚さを有する二酸化シリコンから成ることができる。
本発明の特定の側面では、ペデスタル８８は垂直に延伸した（特に上方に垂直に延伸した）ソース／ドレイン領域である。また、材料９４はソース／ドレイン領域の周辺で広がるゲート線である。図８８〜図９０の中の誘電体９８およびゲート線材料９４はともに、図６６の第１材料７６を置換し、また、垂直に延伸したソース／ドレイン領域８８は、図６６の第２の材料１４を置換したことが注意されるべきである。従って、図８８〜図９０のゲート線材料９４はここでは、図６６の材料７６によって形成された格子に匹敵する格子を形成する。また、ソース／ドレイン領域８８は、格子のセグメントによって互いに一定間隔で隔離された、繰り返しの領域を有するアレイを形成する。アレイは図６６に関して議論された第１軸に沿った第１ピッチ、および第１軸に対して直角の第２軸に沿った第２のピッチを有し、第２のピッチは第１のピッチの約２倍の大きさである。特定の側面では、第１材料７６が窒化シリコンであり、また、第２の材料１４は非窒化物（例えば二酸化シリコン）である。従って、本発明は、垂直に延伸するソース／ドレイン領域を形成するために、窒化シリコン格子の少なくとも一部をゲート線の１つ以上の導電材料で置換し、格子内の非窒化物領域の少なくとも一部を、ドープされた半導体で置換することを包含する。本発明の別の側面では、格子７６および一定間隔で隔離された領域１４の組成は逆にすることができる。その結果、図６６の格子は二酸化シリコンであり、また、一定間隔で隔離されている領域１４は非酸化物（例えば、窒化シリコン）である。そのような側面では、二酸化シリコン格子の少なくとも一部は、ゲート線の１つ以上の導電材料で置換することができる。また、非酸化物領域１４の少なくとも一部は垂直に延伸するソース／ドレイン領域で置換することができる。
図６６〜図９０の本発明の側面において、格子材料７６がゲート線材料で置換される前に、図６６の一定間隔で隔離されている領域１４はソース／ドレイン材料で置換される。しかし、当然のことながら、本発明は、領域１４がソース／ドレイン材料で置換される前に、格子が１つ以上のゲート線材料で置換される別の側面を包含する。
次に、図９１〜図９３に示すように、電気的に絶縁保護材料１００を、誘電体９８上に形成する。保護材料１００は、任意の適切な電気的に絶縁の材料を含み得、特定の側面では窒化シリコンを含み、本質的に窒化シリコンからなり、あるいは窒化シリコンから成ることができる。そのような窒化シリコンは例えば約２００Åの厚さに形成されることができる。材料７２および８８は図９１において破線で表示されており、そのような材料の領域が示された図中で他の材料の下にあることを示している。
次に、図９４〜図９６に示すように、材料１００はスペーサーエッチングにさらされて、スペーサー１０２およびスペーサー間に延伸する開口１０４を形成する。
次に、図９７〜図９９に示すように、電気的に絶縁の材料１０６は、材料１００のスペーサー１０２上および開口１０４内に形成される。材料１０６は二酸化シリコンを含み、本質的に二酸化シリコンからなり、あるいは二酸化シリコンから成ることが可能であり、例えば約５００Åの厚さに形成されることができる。
次に、図１００〜図１０２に示すように、構造１０の上面は、ペデスタル８８の上面から材料１０６および９８を除去し、それによって、ペデスタル８８の上面を露出させるために平坦化される。材料１０６の平坦化は平面１０７を形成する。平坦化は例えば化学機械研磨によって達成され、基板１２の最上面より約４３００Åの高さまで行われることができる。材料１０６および９８は互いに同一であり得、また、特定の側面では共に二酸化シリコンであることが可能である。
次に、図１０３〜図１０５に示すように、誘電体１１０を平面１０７上に形成し、パターン化されたマスキング材料１１２を誘電体１１０上に形成する。材料１１０は任意の適切な材料を含むことができ、特定の側面では二酸化シリコンを含み、本質的に二酸化シリコンからなり、あるいは二酸化シリコンから成ることができる。材料１１０が二酸化シリコンである場合、そのような材料１１０は約２００Åの典型的な厚さに形成されることができる。パターン化されたマスキング材料１１２は例えば、フォトリソグラフィー処理によって図示のパターンに形成されたフォトレジストであり得る。図１０３及び図１０４において、材料１１２は複数の水平に延伸するストリップ１１４を形成する場合が示されており、そのようなストリップは、ギャップ１１６によって互いから一定間隔で隔離されている。ペデスタル８８は、図１０３の平面図において、破線で表示されており、そのようなペデスタルの上に別の材料があることを示している。
次に、図１０６〜図１０８に示すように、ギャップ１１６は材料１１０を貫通して延長され、続いてマスキング層１１２（図１０３〜図１０５）は除去される。材料１１０が二酸化シリコンを含む側面では、材料１１０を通るエッチングは、少なくとも約３００Åの二酸化シリコンを除去するドライエッチングを含むことができる。そのようなエッチングは、伝導性のペデスタルのうち１つのセットの上面を露出させながら、伝導性のペデスタルの別のセットを材料１１０によってカバーされるように残存させる。図１０６の平面図において、露出したセットおよびカバーされているセットが水平に延伸するラインとして交互に並んでいる。続く議論においてより明らかになるように、ペデスタルのカバーされているセットは最終的にメモリストレージ素子に接続されている一方、ペデスタルの露出したセットは、最終的にディジットラインに接続される。
ギャップ１１６が材料１１０を通って拡張された後の残りの材料１１０は、図１０６の平面図において左右方向に沿って延伸する複数のライン１１８の形をしている。
次に、図１０９〜図１１１に示すように、第１の伝導性のディジットライン材料１２０を、ギャップ１１６内および材料１１０のライン１１８上に形成する。伝導性のディジットライン材料１２０は、ギャップ１１６内の露出されたペデスタルのセットとは接続するが、材料１１０のライン１１８によって保護されたペデスタルのセットとは接続しない。導電体１２０は任意の適切な電気的に導電性の材料を含むことができる。特定の側面では、導電的にドープされたシリコンを含み、本質的に導電的にドープされたシリコンからなり、あるいは導電的にドープされたシリコンから成ることができる。例えば、材料１２０は、約５００Åの厚さに形成された、導電的にドープされた多結晶シリコンであり得る。
第２の伝導性ディジットライン材料１２２は、第１の伝導性ディジットライン材料１２０上に形成される。第２の材料１２２は任意の適切な材料を含み得、特定の側面では金属及び／又は金属化合物を含み、本質的に金属及び／又は金属化合物からなり、あるいは金属及び／又は金属化合物から成ることができる。例えば、材料１２２はタングステンを含み、本質的にタングステンからなり、あるいはタングステンから成ることが可能である。典型的な適用では、材料１２２は約５００Åの厚さに形成されたタングステンであり得る。
電気的に絶縁のキャップ１２４は第２の導電層１２２上に形成される。電気的に絶縁のキャップは任意の適切な材料を含むことができ、特定の側面では窒化物含有の材料であり得る。例えば、キャップ１２４は約１０００Åの厚さに形成された窒化シリコンであり得る。
パターン化されたマスキング材料１２６は、キャップ１２４上に形成される。マスキング材料１２６は例えばフォトリソグラフィー処理によって図示されたパターンに形成されたフォトレジストであり得る。マスク１２６は、ギャップ１３０によって互いから一定間隔で分離されたライン１２８のシリーズに形成される。マスク１２６はディジットラインパターンを定義する。図１０９の平面図において、ライン１２６およびギャップ１３０は水平に延びる方向に延伸するものとして示されている。図１０９において、ペデスタル８８が他の材料の下にあることを示すために、ペデスタル８８は破線で表示されている。
次に、図１１２〜図１１４に示すように、パターンは層１２０、１２２および１２４を通じてパターン化されているマスキング層１２６（図１０９〜図１１１）から転写される。続いて、マスキング層１２６は除去される。層１２０、１２２および１２４を通じたパターンの転写は、それらの層を通じてギャップ１３０を拡張し、層１２０、１２２および１２４を、水平に延伸するディジットラインスタック１３２に対応するパターン化されたスタックに形成する。
材料１２０、１２２および１２４は任意の適切なエッチングあるいはエッチングのコンビネーションを利用してパターン化されることができる。例えば、材料１２４は窒化シリコンであり得、ドライエッチングを利用してパターン化されることができる；材料１２２はタングステンであり得、ドライエッチングを利用してパターン化されることができる；また、材料１２０はポリシリコンであり得、ドライエッチングを利用してパターン化されることができる。
伝導性のディジットライン材料１２０は、ペデスタル８８の第１のセットと接続する。また、ペデスタルの第２セットは開口１３０内に露出される。図１１２において、ペデスタルの第１セットは破線で表示されており、そのようなセットが示された図中で別の材料によってカバーされていることを示している。
次に、図１１５〜図１１７に示すように、絶縁材料スペーサー１３４をスタック１３２に沿って形成する。スペーサー１３４は窒化シリコンを含み、本質的に窒化シリコンからなり、あるいは窒化シリコンから成ることが可能であり、約２００Åの厚さを有する窒化シリコンの層を蒸着することにより形成されることができる。続いて、そのような層を異方性のスペーサーエッチングにさらす。スペーサー１３４は、スタック１３２間の開口１３０を狭くする。
電気的絶縁材料１３６を、開口１３０内およびスタック１３２上にも形成する。電気的絶縁の料１３６は例えば、二酸化シリコンを含み、本質的に二酸化シリコンからなり、あるいは二酸化シリコンから成ることができる。特別の側面では、材料１３６は約３０００Åの厚さに形成された二酸化シリコンである。代替的に、材料１３６は約３０００Åの厚さに形成されたＢＰＳＧであり得る。材料１３６は、材料１３６の表面を横切って例えば化学機械研磨によって形成されることができる、平坦化された上面１３７を有する。特定の側面では、開口１３０のベースから材料１３６の最上面までの材料１３６の残りの厚さが約７０００Åであるように、材料１３６は化学機械的に研磨される。
パターン化されたマスキング材料１３８は、材料１３６上に形成される。材料１３８はフォトリソグラフィー処理によって図示されたパターンに形成されたフォトレジストであり得る。パターン化されたマスク１３８は、ギャップ１４２によって互いから一定間隔で分離されたライン１４０のシリーズに形成される。ラインとギャップは、図１１５の平面図において、水平方向に延伸している。ペデスタル８８は平面図１１５において概略的に示されて、ライン１４０の場所の参照を提供する。
次に、図１１８〜図１２０に示すように、ディジットラインスタック１３２によってカバーされていないペデスタルのセットを露出するために、ギャップ１４２は材料１３６を貫通して延長される。続いて、パターン化されたマスク１３８（図１１５〜図１１７）を除去する。
材料１３６を貫通して延長するために利用されるエッチングは好ましくは、スペーサー１３４の材料と比較して材料１３６にとっては選択的である。従って、スペーサーは、材料１３６の除去の間に伝導性のディジットライン材料１２０および１２２が露出されるのを防止する。特定の側面では、材料１３６は二酸化シリコンであり得る。スペーサー１３４は窒化シリコンであり得る。また、材料１３６を除去するために利用されたエッチングは約４０００Åの二酸化シリコンを除去するドライエッチングであり得る。
次に、図１２１〜図１２３に示すように、導電性材料１４６はギャップ１４２内に形成される。導電性材料１４６は任意の適切な材料を含むことができる。特定の側面では、導電体は導電的にドープされたシリコンを含み、本質的に導電的にドープされたシリコンからなり、あるいは導電的にドープされたシリコンから成ることができる。例えば、材料１４６は約５００Åの厚さに形成された、導電的にドープされた多結晶シリコンであり得る。材料１４６は典型的に、材料１３６上に形成され、次に、平坦化にさらされて材料１３６および１４６を横切って延伸する、図示された平面１４７を形成する。
複数のメモリストレージ素子１４５、１４８、１５０および１５２は、導電体１４６と電気的に接続されているように図式的に示されている。メモリストレージ素子は例えば、キャパシタを含むことができ、材料１４６によって定義された伝導性のペデスタルを通じて、ペデスタル８８内に組み込まれた、下にあるソース／ドレイン領域へ電気的に接続される。
図１２１の平面図は、ペデスタル１４６およびディジットラインスタック１３２が、交互に並ぶ水平に延伸するロー（Row)を形成することを示している。図１２１の中では示されていないが、当然のことながら、通常は伝導性のペデスタル１４６の水平に延伸するローに沿って提供される分離領域がある。その結果、該ローに沿ったソース／ドレイン領域８８の各々は、同じローに沿った別のソース／ドレイン領域が接続されるメモリストレージユニットから電気的に分離されている個別のメモリストレージユニットに電気的に接続される。したがって、ロー内の各ソース／ドレイン領域はシングルビットの情報を格納するために利用されることができる。
伝導性のペデスタル材料１４６に電気的に接続されているソース／ドレイン領域は、ディジットラインスタック１３２に電気的に接続されているソース／ドレイン領域とペアになって、個々のトランジスターを定義する。そのようなペアは、図１２１において、個々のトランジスター内にペアになることができる典型的なソース／ドレイン領域を示すブラケット１６０および１６２によって図式的に示されている。ゲート線材料９４は、ペアになったソース／ドレイン領域を互いにゲート的に接続するトランジスターのゲートを定義する。本発明の典型的な側面で利用されることができる特定のトランジスター構造は、図１２４〜図１２６を参照して説明される。
図１２４に示すように、構造１０の断片は、本発明の典型的な側面による図８２〜図８４の処理段階で、あるいはその処理段階の後の処理段階での断面図に示されている。図１２４の構造に言及する際に、適切なところでは、上記図１〜図１２３について説明するために番号付与を使用したように、同一の番号付与を使用する。従って、図１２４の構造１０は基板１２、ゲート線材料９４、および以前に記述されたゲート誘電体９２を含んで示されている。図１２４の構造はさらに、既に説明されたペデスタル８８の特定の側面である１ペアのペデスタル２００および２０２を含む。ペデスタル２００および２０２はトランジスター構造内にペアになり、従って、上記で図８３に関して議論されたペデスタルペア８９のような、横断面図８３に沿ったペデスタルペアに対応することができる。図１２４のペデスタルとゲート線材料とが基板１２上のほぼ同じ高さにあるのに対して、図１〜図１２３に関して説明された本発明の側面ではそうではないという点において、図１２４のペデスタルおよびゲート線材料は、本願において既に説明されたペデスタル及びゲート線材料とは異なる。図１２４および図１〜図１２３のゲート線／ペデスタル関係は、本明細書で説明された本発明の種々の側面で交互に利用されることができる。
図１２４構造のペデスタル８８のうちの１つは最終的にディジットラインへ電気的に接続するために利用されるソース／ドレイン領域であり得、もう１つは最終的にメモリストレージ素子へ電気的に接続するために利用されるソース／ドレイン領域であり得る。ペデスタルを互いに区別するために、ペデスタルのうちの１つは２００としてラベル付けされ、もう１つは２０２としてラベル付けされる。典型的な側面では、ペデスタル２００はディジットラインへ接続するために利用され、ペデスタル２０２はメモリ素子へ接続するために利用される。しかし、当然のことながら、これらのペデスタルの利用は逆にすることもできる。ペデスタル２００と２０２の間のゲート線材料９４は最終的にトランジスターデバイスのトランジスターゲートとして機能し、そのようなトランジスターゲートは、ペデスタル２０２に関連するソース／ドレイン領域とペデスタル２００に関連するソース／ドレイン領域とをゲート的に接続する。
ペデスタル２００および２０２は、各々の最上部に高濃度にドープされた領域を有し、ペデスタル２００の最上部の高濃度にドープされた領域は２０４として、ペデスタル２０２の最上部の高濃度にドープされた領域は２０６としてラベリングされている。図示された本発明の典型的な側面では、２つの高濃度にドープされた領域はともにｎタイプドープ領域となるようにドープされている。それらの領域は、図１２４構造の他の領域に比べて比較的高濃度にドープされていることを示すためにｎ＋領域として示されている。
ペデスタル２０２は、高濃度にドープされた領域２０６から基板１２の上面まで延伸する低濃度にドープされた領域を含み、該低濃度にドープされた領域はｎ−として示されている。基板１２は拡散領域２１０を内部に含む。また、ペデスタル８８の低濃度にドープされた部分は拡散領域２１０と電気的に接続しているように示されている。本発明の図示された側面では、拡散領域２１０はｎ−レベルにドープされている。
ペデスタル２００は、高濃度にドープされた領域２０４から基板１２の上面まで延伸する中濃度的にドープされた領域を含む。その中濃度的にドープされた領域はｐタイプの領域として示され、「ｐ」としてラベル付けされている。そのようなラベルは、ｐ−或いはｎ−領域であるよりは高濃度にドープされており、ｐ＋或いはｎ＋領域であるよりは低濃度にドープされていることを示す。
基板１２は、ペデスタル２００下の導電的にドープされた拡散領域２１２を含む。また、ペデスタル２００の中濃度的にドープされた領域は導電的にドープされた領域２１２と電気的に接続するように示されている。本発明の図示された側面では、導電的にドープされた領域２１２は、ｐタイプのドーパントによって低濃度にドープされているように示されており、よって、ｐ−領域として示されている。
基板１２は拡散領域２１０および２１２を相互に接続させるｐ−−領域を有する。
ゲート線９４のトランジスターゲートは、導電的にドープされたペデスタル２００および２０２、導電的にドープされた領域２１０および２１２、ならびに基板１２のｐ−−領域を介して高濃度にドープされたソース／ドレイン領域２０４を高濃度にドープされたソース／ドレイン領域２０６とゲート的に接続する。トランジスター素子のチャネル長は、ソース／ドレイン領域２０４からソース／ドレイン領域２０６までの長さである。素子のチャネル特性は、チャネル長に沿ってドーパントの濃度およびタイプを調整することにより影響を受ける場合がある。さらに、素子の特性は、ペデスタル２００および２０２に利用された材料のタイプによって影響を受ける場合がある。例えば、エピタキシーャル材料がペデスタルに利用される場合、そのような材料は他の半導体と比較して比較的に漏れる傾向がある。ある側面では、ディジットラインに関連するソース／ドレイン領域を比較的に漏れるものとし、他方、メモリストレージ素子に関連するソース／ドレイン領域をそれほど漏れないものとすることが有利であり得る。そのような側面では、（エピタキシーャルシリコンのような）導電的にドープされたエピタキシーャル半導体を含み、本質的にそれからなり、あるいはそれから成るようにディジットラインのソース／ドレイン領域に関連するペデスタルを形成し、他方では、例えば、エピタキシーャルでない導電的にドープされたシリコンのようなエピタキシーャルでない導電的にドープされた半導体を含み、本質的にそれからなり、あるいはそれから成るように、メモリストレージ素子のソース／ドレイン領域に関連するペデスタルを形成することが有利であり得る。非エピタキシーャル半導体がシリコンである場合、そのようなシリコンは例えば非晶質シリコンまたは多結晶シリコンの形をすることができる。上記で示されたように、特定の側面では、ペデスタル２００はディジットラインに関連し、また、ペデスタル２０２はメモリストレージ素子に関連する。
本発明の別の側面は図１２５を参照して説明する。図１２５を参照する際に、上記で図１２４について説明するために番号付与を使用したように、同様の番号付与を使用する。図１２５は、ゲート線材料９４、１ペアのペデスタル２００および２０２、基板１２、並びにゲート誘電体９２を含む構造１０を示す。ペデスタル２００および２０２は高濃度にドープされたソース／ドレイン領域２０４および２０６を含むが、図１２５の中のペデスタルが互いに同一であり、両方とも、高濃度にドープされた領域２０４、２０６と基板１２との間に広がる低濃度にドープされた（ｐ−として示されている）領域を含む点において、図１２４の中に説明されたペデスタルとは異なる。基板１２は、ペデスタル２００および２０２を相互に接続させるｐ−−ドーピングを含む。上記で図１２４に関して議論されたように、ペデスタルは両方とも同じ組成を含み、或いは代替的に、ペデスタルのうちの１つはエピタキシーャルで、もう1つはそうではないことが可能である。
図１２６は、本発明の別の側面をさらに示す。上記で図１２４と図１２５を説明するために番号付与を使用したように、同様の番号付与は図１２６を参照する際に使用される。図１２６はゲート線材料９４、ゲート誘電体９２、基板１２、ペデスタル２００および２０２、並びに既に説明された高濃度にドープされたソース／ドレイン領域２０４および２０６を含む。図１２６の構造はいくつかの側面で図１２４および図１２５の構造と異なる。まず、図１２６の構造はペデスタル２０２に隣接するスペーサー２１６および２１８を含む。そのようなスペーサーは、ペデスタル２００に比較してペデスタル２０２を狭くする（つまり、ペデスタル２００の水平方向の横断面の幅に対してペデスタル２０２の水平方向の横断面の幅を縮小する）ことができる。スペーサー２１６は、当業者に認められる方法によって、上記で図１〜図１２３に関して説明した処理ステップ以外の追加的な処理ステップにて提供されることができる。スペーサー２１６および２１８は例えば、窒化シリコンを含むことができる。ペデスタル２００ではなく、ペデスタル２０２に隣接するスペーサー２１６および２１８の利用は、ペデスタル２０２及び２００の電気特性がペデスタルが利用される特定用途に特別に適合されることを可能にし、それは本発明の一部の側面において有利になり得る。ペデスタル幅の制御は、ペデスタル内のドーピングのみを制御することにより得られる制御以上の追加的な制御を可能にすることができる。ペデスタルは互いに異なる幅を有するように示されているが、当然のことながら、ペデスタル２００を狭くするように、２１６と２１８に類似するスペーサーはペデスタル２００に隣接して形成されることもできる。
基板１２は、図１２４に関して既に議論された導電的にドープされた拡散領域２１０および２１２を含んで示されており、ペデスタル２００および２０２は、図１２４に関して議論されたような同じタイプのドーピングを含んで示されている。しかし、当然のことながら、ペデスタルのうちの１つに隣接するスペーサーを利用する本発明のこの側面は、ペデスタル及び基板の任意の適切なドーピングと一緒に使用されることができる。したがって、図１２６の側面は発明の多くの側面のうちのたった１つに過ぎない。
図１２４〜図１２６は、本発明の典型的な側面を例示している。当然のことながら、本発明は、そのような側面の様々な変更をも包含する。例えば、図面において示されているドーパントタイプは、図示された側面に関して逆にされることができる。したがって、すべてのｎタイプ領域は相反する伝導性（つまり、ｐタイプ）の領域に変換されることができる。同様に、全てのｐタイプの領域は相反する伝導性（つまり、ｎタイプ）の領域に変換されることができる。
本発明の方法は多数の適用に用いることができる。例えば、本発明は、２つの垂直のトランジスター、１つのキャパシタの４Ｆ２ＤＲＡＭセルを形成するために利用されることができる。特定の側面では、本発明は垂直ＤＲＡＭセル技術を含むと考えることができる。１つのトランジスターはセルを基板に接続するために利用される。もう１つのトランジスターはディジットラインを基板に接続する。自己整合された横方向トランジスターは、垂直のソース／ドレイン領域ペデスタルを互いに接続する。セルは低いディジットキャパシタンスおよび低いワード線抵抗を有することができ、さらに垂直軸問題に対する冗長性を有することもできる。
本発明の図示された側面では、ゲート線はソース／ドレイン領域の周囲全体に延伸して（広がって）示されているが、当然のことながら、本発明は、ゲート線がソース／ドレイン領域の周囲全体までには延伸していない別の側面（図示せず）を包含する。例えば、ゲート線は、ソース／ドレイン領域の周囲の４分の１、ソース／ドレイン領域の周囲の半分、ソース／ドレイン領域の周囲の４分の３、・・・まで延伸することができる。
当業者は図１〜図１２３の方法が多数の特徴を互いに関して有利に自己整合させていることを認識するであろう。
図１２７は、制限の目的ではなく、一例として、本発明の一側面による実施の形態の計算機システム４００を概論的に示す。計算機システム４００はモニター４０１あるいは他のコミュニケーション出力装置、キーボード４０２あるいは他のコミュニケーション入力デバイス、およびマザーボード４０４を備える。マザーボード４０４はマイクロプロセッサ４０６あるいは別のデータ処理ユニット、また少なくとも１つのメモリ素子４０８を具備する。メモリ素子４０８は、上記で説明された本発明の種々の側面を含むことができる。メモリ素子４０８はメモリセルのアレイを含むことができる。また、そのようなアレイはアレイ中の個々のメモリセルをアクセスするためのアドレッシング回路と結合することができる。さらに、メモリセルアレイはメモリセルからデータを読取るための読取り回路と結合することができる。アドレッシングおよび読取り回路は、メモリ素子４０８とプロセッサ４０６の間の情報を伝達するために利用されることができる。そのような情報伝達は、図１２８の中で示されたマザーボード４０４のブロック図中に示されている。そのブロック図では、アドレッシング回路は４１０として示される。また、読取り回路は、４１２として示される。計算機システム４００の、プロセッサ４０６を含む様々なコンポーネントは、この開示で既に説明された１つ以上の構造を含むことができる。
プロセッサデバイス４０６はプロセッサモジュールに相当する場合がある。また、モジュールと一緒に利用される関連のメモリは、本発明の教示を含むことができる。
メモリ素子４０８はメモリモジュールに相当する場合がある。例えば、シングルインラインメモリモジュール（ＳＩＭＭ）およびデュアルインラインメモリモジュール（ＤＩＭＭ）が、本発明の教示を利用する実施において使用されうる。メモリ素子は、素子のメモリセルに対する読み書きする異なる方法を提供する様々な設計の何れにも組み込まれることができる。１つのそのような方法はページモードオペレーションである。ＤＲＡＭ内のページモードオペレーションは、メモリセルのローにアクセスし、そしてアレイの異なるカラムに任意にアクセスする方法によって定義される。ローおよびカラムの交差点で格納されたデータは、そのカラムがアクセスされている間に読み出され、出力されることができる。
１つの代替タイプの素子は、取り組まれたカラムが閉じられた後、メモリアレイアドレスに格納されたデータが出力として利用可能であることを可能にする拡張データ出力（ＥＤＯ）メモリである。このメモリは、メモリ出力データがメモリーバス上で利用可能な時間を短縮することなく、より短いアクセス信号を可能にすることにより、一部の通信速度を増大させることができる。別の代替タイプの素子は、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭおよびＤｉｒｅｃｔ ＲＤＲＡＭ、並びにＳＲＡＭまたはＦｌａｓｈメモリのような他のものを含む。
メモリ素子４０８は、本発明の１つ以上の側面に従って形成されたメモリを含むことができる。
図１２９は、本発明の典型的な電子システム７００の様々な実施の形態のハイレベル構成を示す簡略ブロック図である。システム７００は、例えば計算機システム、工程管理システム、あるいはプロセッサ及び関連のメモリを使用する任意の別のシステムに相当する場合がある。電子システム７００は、プロセッサか算術／論理演算装置（ＡＬＵ）７０２、制御ユニット７０４、メモリ素子ユニット７０６および入出力（Ｉ／Ｏ）デバイス７０８を含む機能要素を有する。一般に、電子システム７００は、プロセッサ７０２によってデータに対して行われるオペレーション、並びにプロセッサ７０２、メモリ素子ユニット７０６およびＩ／Ｏデバイス７０８の２者間の他のインタラクションを指定する命令の固有セットを有するであろう。制御ユニット７０４は、メモリ素子７０６から命令をフェッチして実行するのを引き起こす一連のオペレーションを連続的に繰り返すことにより、プロセッサ７０２、メモリ素子７０６およびＩ／Ｏデバイス７０８のすべてのオペレーションを協調させる。様々な実施の形態では、メモリ素子７０６は、制限されないが、ランダムアクセスメモリ（ＲＡＭ）素子、読み取り専用メモリ（ＲＯＭ）素子、およびフロッピーディスクドライブ、コンパクトディスクＣＤ−ＲＯＭドライブのような周辺機器を含む。当業者は、この開示を読みそして理解することで、本発明の種々の側面によるメモリ構造を含むように、図示された任意の電気コンポーネントを製作することができることが分かるであろう。
図１３０は、典型的な電子システム８００の様々な実施の形態のハイレベル構成を示す簡略ブロック図である。システム８００は、メモリセルのアレイ８０４、アドレスデコーダ８０６、ローアクセス回路８０８、カラムアクセス回路８１０、オペレーションを制御するための読取り／書込み制御回路８１２、および入出力回路８１４を有するメモリ素子８０２を含む。メモリ素子８０２はさらに電力回路８１６および、メモリセルが低いしきい値の導電状態あるいは高いしきい値の非導電状態にあるかを決める電流センサーのようなセンサー８２０を含む。図示された電力回路８１６は電源回路８８０、基準電圧を提供する回路８８２、第１のワード線にパルスを供給する回路８８４、第２のワード線にパルスを供給する回路８８６、およびビット線にパルスを供給する回路８８８を備える。システム８００はさらにプロセッサ８２２、あるいはメモリアクセスのためのメモリ制御器を含む。
メモリ素子８０２は、配線または金属化されたラインを通じてプロセッサ８２２から制御信号８２４を受信する。メモリ素子８０２はＩ／Ｏラインを経由してアクセスされるデータを格納するために使用される。当業者は、追加回路および制御信号を提供することができること及び、本発明を強調するのを支援するためにメモリ素子８０２が単純化されていることが理解できるであろう。プロセッサ８２２またはメモリ素子８０２の少なくとも１つは、この開示で既に説明されたタイプのメモリ構造を含むことができる。
本開示の様々な図示されたシステムは、本発明の回路及び構造の様々なアプリケーションについての一般的な理解を提供することを目的とし、本発明の多くの側面によるメモリセルを使用した電子システムのすべての要素および特徴の完全な記述として役立つようには意図されていない。当業者は、プロセッサとメモリ素子の間の交信時間を短縮するために、様々な電子システムを、単一パッケージのプロセシングユニット中に、あるいは単一の半導体チップ上にさえ製作することができることが分かるだろう。
メモリセルの応用は、メモリモジュール、デバイスドライバ、パワーモジュール、コミュニケーションモデム、プロセッサモジュール、および応用特有のモジュールに使用される電子システムを含むことができ、また、多層、マルチチップモジュールを含みうる。そのような回路はさらに、クロック、テレビ、携帯電話、パーソナルコンピュータ、自動車、工業制御システム、航空機およびその他のような様々な電子システムのサブコンポーネントであることができる。
予備処理段階の半導体構造の断片的な概略平面図である。 図１及び図３の２−２ラインに沿った、予備処理段階の半導体構造の断片的な概略横断面図である。 図１及び図２の３−３ラインに沿った、予備処理段階の半導体構造の断片的な概略横断面図である。 図１〜図３の段階に後続する処理段階の、図１〜図３の断片の概略的な平面図である。 図１〜図３の段階に後続する処理段階の、図１〜図３の断片の、図４、図６のライン５−５に沿った概略横断面図である。 図１〜図３の段階に後続する処理段階の、図１〜図３の断片の、図４、図５のライン６−６に沿った横断面図である。 図４〜図６の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図４〜図６の段階に後続する処理段階の、図１〜図３の構造の、図７、図９のライン８−８に沿った断片的な概略横断面図である。 図４〜図６の段階に後続する処理段階の、図１〜図３の構造の、図７、図８のライン９−９に沿った断片的な概略横断面図である。 図７〜図９の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図７〜図９の段階に後続する処理段階の、図１〜図３の構造の、図１０、図１２のライン１１−１１に沿った断片的な概略横断面図である。 図７〜図９の段階に後続する処理段階の、図１〜図３の構造の、図１０、図１１のライン１２−１２に沿った断片的な概略横断面図である。 図１０〜図１２の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１０〜図１２の段階に後続する処理段階の、図１〜図３の構造の、図１３、図１５のライン１４−１４に沿った断片的な概略横断面図である。 図１０〜図１２の段階に後続する処理段階の、図１〜図３の構造の、図１３、図１４のライン１５−１５に沿った断片的な概略横断面図である。 図１３〜図１５の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１３〜図１５の段階に後続する処理段階の、図１〜図３の構造の、図１６、図１８のライン１７−１７に沿った断片的な概略横断面図である。 図１３〜図１５の段階に後続する処理段階の、図１〜図３の構造の、図１６、図１７のライン１８−１８に沿った断片的な概略横断面図である。 図１６〜図１８の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１６〜図１８の段階に後続する処理段階の、図１〜図３の構造の、図１９、図２１のライン２０−２０に沿った断片的な概略横断面図である。 図１６〜図１８の段階に後続する処理段階の、図１〜図３の構造の、図１９、図２０のライン２１−２１に沿った断片的な概略横断面図である。 図１９〜図２１の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１９〜図２１の段階に後続する処理段階の、図１〜図３の構造の、図２２、図２４のライン２３−２３に沿った断片的な概略横断面図である。 図１９〜図２１の段階に後続する処理段階の、図１〜図３の構造の、図２２、図２３のライン２４−２４に沿った断片的な概略横断面図である。 図２１〜図２３の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図２１〜図２３の段階に後続する処理段階の、図１〜図３の構造の、図２５、図２７のライン２６−２６に沿った断片的な概略横断面図である。 図２１〜図２３の段階に後続する処理段階の、図１〜図３の構造の、図２５、図２６のライン２７−２７に沿った断片的な概略横断面図である。 図２４〜図２６の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図２４〜図２６の段階に後続する処理段階の、図１〜図３の構造の、図２８、図３０のライン２９−２９に沿った断片的な概略横断面図である。 図２４〜図２６の段階に後続する処理段階の、図１〜図３の構造の、図２８、図２９のライン３０−３０に沿った断片的な概略横断面図である。 図２７〜図２９の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図２７〜図２９の段階に後続する処理段階の、図１〜図３の構造の、図３１、図３３のライン３２−３２に沿った断片的な概略横断面図である。 図２７〜図２９の段階に後続する処理段階の、図１〜図３の構造の、図３１、図３２のライン３３−３３に沿った断片的な概略横断面図である。 図３２の構造の概略的な横断面図であり、図面を単純化するために単一の構造に融合した、互いに同じ組成を含む構造を示している。図３４の概略的な表現は図３４に後続する図面の中で利用される。 図３１〜図３３段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図３１〜図３３の段階に後続する処理段階の、図１〜図３の構造の、図３５、図３７のライン３６−３６に沿った断片的な概略横断面図である。 図３１〜図３３の段階に後続する処理段階の、図１〜図３の構造の、図３５、図３６のライン３７−３７に沿った断片的な概略横断面図である。 図３５〜図３７の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図３５〜図３７の段階に後続する処理段階の、図１〜図３の構造の、図３８、図４０のライン３９−３９に沿った断片的な概略横断面図である。 図３５〜図３７の段階に後続する処理段階の、図１〜図３の構造の、図３８、図３９のライン４０−４０に沿った断片的な概略横断面図である。 図３８〜図４０の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図３８〜図４０の段階に後続する処理段階の、図１〜図３の構造の、図４１、図４３のライン４２−４２に沿った断片的な概略横断面図である。 図３８〜図４０の段階に後続する処理段階の、図１〜図３の構造の、図４１、図４２のライン４３−４３に沿った断片的な概略横断面図である。 図４３の構造の概略図であり、典型的に同じ組成を含む構造が互いに融合したことを示している。図４４の表現は図４４に後続する図面の中で利用される。 図４１〜図４３の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図４１〜図４３の段階に後続する処理段階の、図１〜図３の構造の、図４５、図４７のライン４６−４６に沿った断片的な概略横断面図である。 図４１〜図４３の段階に後続する処理段階の、図１〜図３の構造の、図４５、図４６のライン４７−４７に沿った断片的な概略横断面図である。 図４５〜図４７の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図４５〜図４７の段階に後続する処理段階の、図１〜図３の構造の、図４８、図５０のライン４９−４９に沿った断片的な概略横断面図である。 図４５〜図４７の段階に後続する処理段階の、図１〜図３の構造の、図４８、図４９のライン５０−５０に沿った断片的な概略横断面図である。 図４８〜図５０の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図４８〜図５０の段階に後続する処理段階の、図１〜図３の構造の、図５１、図５３のライン５２−５２に沿った断片的な概略横断面図である。 図４８〜図５０の段階に後続する処理段階の、図１〜図３の構造の、図５１、図５２のライン５３−５３に沿った断片的な概略横断面図である。 図５１〜図５３の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図５１〜図５３の段階に後続する処理段階の、図１〜図３の構造の、図５４、図５６のライン５５−５５に沿った断片的な概略横断面図である。 図５１〜図５３の段階に後続する処理段階の、図１〜図３の構造の、図５４、図５５のライン５６−５６に沿った断片的な概略横断面図である。 図５４〜図５６の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図５４〜図５６の段階に後続する処理段階の、図１〜図３の構造の、図５７、図５９のライン５８−５８に沿った断片的な概略横断面図である。 図５４〜図５６の段階に後続する処理段階の、図１〜図３の構造の、図５７、図５８のライン５９−５９に沿った断片的な概略横断面図である。 図５７〜図５９の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図５７〜図５９の段階に後続する処理段階の、図１〜図３の構造の、図６０、図６２のライン６１−６１に沿った断片的な概略横断面図である。 図５７〜図５９の段階に後続する処理段階の、図１〜図３の構造の、図６０、図６１のライン６２−６２に沿った断片的な概略横断面図である。 図６０〜図６２の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図６０〜図６２の段階に後続する処理段階の、図１〜図３の構造の、図６３、図６５のライン６４−６４に沿った断片的な概略横断面図である。 図６０〜図６２の段階に後続する処理段階の、図１〜図３の構造の、図６３、図６４のライン６５−６５に沿った断片的な概略横断面図である。 図６４の構造の概略平面図であり、典型的には互いに同じ組成を有する構造が融合して共通の構造を形成することを示している。図６６の図式的な表示側面は、図６６に続く図面の中でも使用される。 図６３〜図６５の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図６３〜図６５の段階に後続する処理段階の、図１〜図３の構造の、図６７、図６９のライン６８−６８に沿った断片的な概略横断面図である。 図６３〜図６５の段階に後続する処理段階の、図１〜図３の構造の、図６７、図６８のライン６９−６９に沿った断片的な概略横断面図である。 図６７〜図６９の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図６７〜図６９の段階に後続する処理段階の、図１〜図３の構造の、図７０、図７２のライン７１−７１に沿った断片的な概略横断面図である。 図６７〜図６９の段階に後続する処理段階の、図１〜図３の構造の、図７０、図７１のライン７２−７２に沿った断片的な概略横断面図である。 図７０〜図７２の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図７０〜図７２の段階に後続する処理段階の、図１〜図３の構造の、図７３、図７５のライン７４−７４に沿った断片的な概略横断面図である。 図７０〜図７２の段階に後続する処理段階の、図１〜図３の構造の、図７３、図７４のライン７５−７５に沿った断片的な概略横断面図である。 図７３〜図７５の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図７３〜図７５の段階に後続する処理段階の、図１〜図３の構造の、図７６、図７８のライン７７−７７に沿った断片的な概略横断面図である。 図７３〜図７５の段階に後続する処理段階の、図１〜図３の構造の、図７６、図７７のライン７８−７８に沿った断片的な概略横断面図である。 図７６〜図７８の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図７６〜図７８の段階に後続する処理段階の、図１〜図３の構造の、図７９、図８１のライン８０−８０に沿った断片的な概略横断面図である。 図７６〜図７８の段階に後続する処理段階の、図１〜図３の構造の、図７９、図８０のライン８１−８１に沿った断片的な概略横断面図である。 図７９〜図８１の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図７９〜図８１の段階に後続する処理段階の、図１〜図３の構造の、図８２、図８４のライン８３−８３に沿った断片的な概略横断面図である。 図７９〜図８１の段階に後続する処理段階の、図１〜図３の構造の、図８２、図８３のライン８４−８４に沿った断片的な概略横断面図である。 図８２〜図８４の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図８２〜図８４の段階に後続する処理段階の、図１〜図３の構造の、図８５、図８７のライン８６−８６に沿った断片的な概略横断面図である。 図８２〜図８４の段階に後続する処理段階の、図１〜図３の構造の、図８５、図８６のライン８７−８７に沿った断片的な概略横断面図である。 図８５〜図８７の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図８５〜図８７の段階に後続する処理段階の、図１〜図３の構造の、図８８、図９０のライン８９−８９に沿った断片的な概略横断面図である。 図８５〜図８７の段階に後続する処理段階の、図１〜図３の構造の、図８８、図８９のライン９０−９０に沿った断片的な概略横断面図である。 図８８〜図９０の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図８８〜図９０の段階に後続する処理段階の、図１〜図３の構造の、図９１、図９３のライン９２−９２に沿った断片的な概略横断面図である。 図８８〜図９０の段階に後続する処理段階の、図１〜図３の構造の、図９１、図９２のライン９３−９３に沿った断片的な概略横断面図である。 図９１〜図９３の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図９１〜図９３の段階に後続する処理段階の、図１〜図３の構造の、図９４、図９６のライン９５−９５に沿った断片的な概略横断面図である。 図９１〜図９３の段階に後続する処理段階の、図１〜図３の構造の、図９４、図９５のライン９６−９６に沿った断片的な概略横断面図である。 図９４〜図９６の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図９４〜図９６の段階に後続する処理段階の、図１〜図３の構造の、図９７、図９９のライン９８−９８に沿った断片的な概略横断面図である。 図９４〜図９６の段階に後続する処理段階の、図１〜図３の構造の、図９７、図９８のライン９９−９９に沿った断片的な概略横断面図である。 図９７〜図９９の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図９７〜図９９の段階に後続する処理段階の、図１〜図３の構造の、図１００、図１０２のライン１０１−１０１に沿った断片的な概略横断面図である。 図９７〜図９９の段階に後続する処理段階の、図１〜図３の構造の、図１００、図１０１のライン１０２−１０２に沿った断片的な概略横断面図である。 図１００〜図１０２の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１００〜図１０２の段階に後続する処理段階の、図１〜図３の構造の、図１０３、図１０５のライン１０４−１０４に沿った断片的な概略横断面図である。 図１００〜図１０２の段階に後続する処理段階の、図１〜図３の構造の、図１０３、図１０４のライン１０５−１０５に沿った断片的な概略横断面図である。 図１０３〜図１０５の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１０３〜図１０５の段階に後続する処理段階の、図１〜図３の構造の、図１０６、図１０８のライン１０７−１０７に沿った断片的な概略横断面図である。 図１０３〜図１０５の段階に後続する処理段階の、図１〜図３の構造の、図１０６、図１０７のライン１０８−１０８に沿った断片的な概略横断面図である。 図１０６〜図１０８の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１０６〜図１０８の段階に後続する処理段階の、図１〜図３の構造の、図１０９、図１１１のライン１１０−１１０に沿った断片的な概略横断面図である。 図１０６〜図１０８の段階に後続する処理段階の、図１〜図３の構造の、図１０９、図１１０のライン１１１−１１１に沿った断片的な概略横断面図である。 図１０９〜図１１１の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１０９〜図１１１の段階に後続する処理段階の、図１〜図３の構造の、図１１２、図１１４のライン１１３−１１３に沿った断片的な概略横断面図である。 図１０９〜図１１１の段階に後続する処理段階の、図１〜図３の構造の、図１１２、図１１３のライン１１４−１１４に沿った断片的な概略横断面図である。 図１１２〜図１１４の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１１２〜図１１４の段階に後続する処理段階の、図１〜図３の構造の、図１１５、図１１７のライン１１６−１１６に沿った断片的な概略横断面図である。 図１１２〜図１１４の段階に後続する処理段階の、図１〜図３の構造の、図１１５、図１１６のライン１１７−１１７に沿った断片的な概略横断面図である。 図１１５〜図１１７の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１１５〜図１１７の段階に後続する処理段階の、図１〜図３の構造の、図１１８、図１２０のライン１１９−１１９に沿った断片的な概略横断面図である。 図１１５〜図１１７の段階に後続する処理段階の、図１〜図３の構造の、図１１８、図１１９のライン１２０−１２０に沿った断片的な概略横断面図である。 図１１８〜図１２０の段階に後続する処理段階の、図１〜図３の構造の断片的な概略平面図である。 図１１８〜図１２０の段階に後続する処理段階の、図１〜図３の構造の、図１２１、図１２３のライン１２２−１２２に沿った断片的な概略横断面図である。 図１１８〜図１２０の段階に後続する処理段階の、図１〜図３の構造の、図１２１、図１２２のライン１２３−１２３に沿った断片的な概略横断面図である。 本発明の一側面に従って形成されることができる典型的なメモリ素子構造の概略的な横断面図である。 本発明の典型的な一側面に従って形成されることができるもう１つの典型的なメモリ素子構造の概略的な横断面図である。 本発明の典型的な一側面に従って形成されることができるもう１つの典型的なメモリ素子構造の概略的な横断面図である。 本発明の典型的な適用を示すコンピューターの概略図である。 図１２７のコンピューターのマザーボードの特定的な特徴を示すブロック図である。 本発明の典型的な一側面による電子システムのハイレベルブロック図である。 本発明の一側面による典型的なメモリ素子構造の簡略ブロック図である。

Claims (102)

  1. 半導体基板を提供するステップと、
    前記基板上に、互いに関して選択的なエッチングが可能な第１の材料および第２の材料を形成するステップと、前記第１材料が格子に形成され、前記第２の材料が前記格子のセグメントによって互いに一定間隔で隔離された繰り返し領域に形成され、前記繰り返し領域が第１軸に沿って定義された第１のピッチおよび前記第１軸に関して実質的に直角な第２軸に沿って定義された第２のピッチを有するアレイを形成し、前記第２のピッチが前記第１のピッチの約２倍の大きさを有し、
    前記格子の前記第１の材料の少なくとも一部を、ゲート線の１つ以上の導電体に置換するステップと、
    前記基板上に上方へ延伸するソース／ドレイン領域を形成するために前記第２の材料の少なくとも一部を、ドープされた半導体材料に置換するステップと、を含む半導体構造の形成方法。
  2. 前記第１の材料の少なくとも一部を置換する前記ステップが、前記第２の材料の少なくとも一部を置換する前記ステップより先に発生する請求項１に記載の半導体構造の形成方法。
  3. 前記第２の材料の少なくとも一部を置換する前記ステップが、前記第１の材料の少なくとも一部を置換する前記ステップより先に発生する請求項１に記載の半導体構造の形成方法。
  4. 前記第１の材料が窒化シリコンを含み、前記第２の材料が二酸化シリコンを含む請求項１に記載の半導体構造の形成方法。
  5. 前記第１の材料が本質的に窒化シリコンからなり、前記第２の材料が本質的に二酸化シリコンからなる請求項１に記載の半導体構造の形成方法。
  6. 前記第１の材料が二酸化シリコンを含み、前記第２の材料が窒化シリコンを含む請求項１に記載の半導体構造の形成方法。
  7. 前記第１の材料が本質的に二酸化シリコンからなり、前記第２の材料が本質的に窒化シリコンからなる請求項１に記載の半導体構造の形成方法。
  8. 前記ゲート線の１つ以上の前記導電体が導電的にドープされたシリコンを含む請求項１に記載の半導体構造の形成方法。
  9. 前記ゲート線の１つ以上の前記導電体が１つ以上の金属を含む請求項１に記載の半導体構造の形成方法。
  10. 前記ゲート線の１つ以上の前記導電体が１つ以上の合金を含む請求項１に記載の半導体構造の形成方法。
  11. 前記基板が単結晶半導体材料を含み、
    上方へ延伸する前記ソース／ドレイン領域のドープされた半導体材料の少なくとも一部が、前記基板の前記単結晶半導体材料からエピタキシーによって成長させられた請求項１に記載の半導体構造の形成方法。
  12. 前記基板が単結晶半導体材料を含み、
    上方へ延伸する前記ソース／ドレイン領域の前記ドープされた半導体材料の一部が、前記基板の前記単結晶半導体材料からエピタキシーによって成長させられた単結晶の材料であり、
    上方へ延伸する前記ソース／ドレイン領域の前記ドープされた半導体材料の一部が、単結晶の材料でない請求項１に記載の半導体構造の形成方法。
  13. 上方へ延伸する前記ソース／ドレイン領域の一部の上に、前記一部の領域と電気的に接続するディジットラインを形成するステップをさらに含む請求項１に記載の半導体構造の形成方法。
  14. 前記ディジットラインが、上方へ延伸する前記ソース／ドレイン領域の第１セットの上に位置し、前記第１セットとは電気的に接続し、前記ソース／ドレイン領域の第２セットとは電気的に接続せず、
    また前記ソース／ドレイン領域の前記第２セット上に、前記第２セットと電気的に接続するメモリストレージ素子を形成するステップをさらに含む請求項１３に記載の半導体構造の形成方法。
  15. 前記メモリストレージ素子が、キャパシタである請求項１４に記載の半導体構造の形成方法。
  16. 半導体基板を提供するステップと、
    前記基板上に、窒化物含有材料の格子を形成するステップと、前記格子が、前記格子のセグメントによって互いに一定間隔で分離された非窒化物領域のアレイを定義し、
    前記格子の前記窒化物含有材料を、ゲート線の１つ以上の導電体に置換するステップと、
    上方へ延伸するソース／ドレイン領域を形成するために前記非窒化物領域を、ドープされた半導体材料に置換するステップと、を含む半導体構造の形成方法。
  17. 前記アレイが、第１軸に沿って定義された第１のピッチ、および前記第１軸に関して実質的に直角な第２軸に沿って定義された第２のピッチを有し、
    前記第２のピッチが前記第１のピッチより大きい請求項１６に記載の半導体構造の形成方法。
  18. 前記第２のピッチが前記第１のピッチの約２倍の大きさを有する請求項１７に記載の半導体構造の形成方法。
  19. 前記格子の一部のみが、前記ゲート線の１つ以上の前記導電体によって置換され、
    前記格子の一部が、前記ゲート線及び縦に延伸する前記ソース／ドレイン領域間に提供された誘電体によって置換される請求項１６に記載の半導体構造の形成方法。
  20. 前記窒化物含有材料が、窒化シリコンを含む請求項１６に記載の半導体構造の形成方法。
  21. 前記窒化物含有材料が、本質的に窒化シリコンから成る請求項１６に記載の半導体構造の形成方法。
  22. 前記窒化物含有材料が、窒化シリコンから成る請求項１６に記載の半導体構造の形成方法。
  23. 前記非窒化物領域を前記ドープされた半導体材料に置換する前に、前記非窒化物領域が二酸化シリコンを含む請求項１６に記載の半導体構造の形成方法。
  24. 前記非窒化物領域を前記ドープされた半導体材料に置換する前に、前記非窒化物領域が本質的に二酸化シリコンから成る請求項１６に記載の半導体構造の形成方法。
  25. 前記非窒化物領域を前記ドープされた半導体材料に置換する前に、前記非窒化物領域が二酸化シリコンから成る請求項１６に記載の半導体構造の形成方法。
  26. 前記ドープされた半導体材料が、エピタキシーによって成長したシリコンを含む請求項１６に記載の半導体構造の形成方法。
  27. 前記ドープされた半導体材料が、ドープされた、エピタキシーによって成長したシリコンから本質的に成る請求項１６に記載の半導体構造の形成方法。
  28. 前記ドープされた半導体材料が、ドープされた、エピタキシーによって成長したシリコンから成る請求項１６に記載の半導体構造の形成方法。
  29. 上方へ延伸する前記ソース／ドレイン領域の一部の上に、前記一部と電気的に接続するディジットラインを形成するステップをさらに含む請求項１６に記載の半導体構造の形成方法。
  30. 前記ディジットラインが、上方へ延伸する前記ソース／ドレイン領域の第１セットの上に位置し、前記第１セットとは電気的に接続し、前記ソース／ドレイン領域の第２セットとは電気的に接続せず、また、
    前記ソース／ドレイン領域の前記第２セット上に、前記第２セットと電気的に接続するメモリストレージ素子を形成するステップをさらに含む請求項２９に記載の半導体構造の形成方法。
  31. 前記メモリストレージ素子が、キャパシタである請求項３０に記載の半導体構造の形成方法。
  32. 第１の半導体材料を提供するステップと、
    前記第１の半導体材料上に酸化物含有材料を形成するステップと、
    前記酸化物含有材料を貫通して延伸する開口を形成するステップと、
    前記開口を狭くするように前記開口内に窒化物含有スペーサーを形成するステップと、
    狭くなった前記開口を前記第１の半導体材料内に延伸させるステップと、狭くなった前記開口が前記第１の半導体材料内で延伸する第１部分、及び前記第１部分上の第２部分を有し、
    前記開口の前記第１部分を埋め込み、かつ前記第２部分を埋め込まずに残すように誘電体を提供するステップと、
    前記開口の前記第２部分を埋め込むように前記誘電体上に窒化物含有材料を提供するステップと、
    上方へ延伸するソース／ドレイン領域を形成するために前記酸化物含有材料を、ドープされた第２の半導体材料に置換するステップと、
    前記窒化物含有材料および前記窒化物含有スペーサーを、ゲート線の１つ以上の導電体に置換するステップと、を含む半導体構造の形成方法。
  33. 前記窒化物含有材料および前記窒化物含有スペーサーが、互いに同じ組成を含む請求項３２に記載の半導体構造の形成方法。
  34. 前記窒化物含有材料および前記窒化物含有スペーサーが、窒化シリコンを含む請求項３２に記載の半導体構造の形成方法。
  35. 前記窒化物含有材料および前記窒化物含有スペーサーが、本質的に窒化シリコンから成る請求項３２に記載の半導体構造の形成方法。
  36. 前記窒化物含有材料および前記窒化物含有スペーサーが、窒化シリコンから成る請求項３２に記載の半導体構造の形成方法。
  37. 前記誘電体が第１の誘電体であり、
    上方へ延伸する前記ソース／ドレイン領域と前記ゲート線との間に第２の誘電体を提供するステップをさらに含む請求項３２に記載の半導体構造の形成方法。
  38. 前記ソース／ドレイン領域の一部と電気的に接続するディジットラインを形成するステップと、
    前記ソース／ドレイン領域の別の部分と電気的に接続するキャパシタ構造を形成するステップと、をさらに含む請求項３２に記載の半導体構造の形成方法。
  39. 前記ディジットラインが、前記ソース／ドレイン領域の前記一部の上に形成される請求項３８に記載の半導体構造の形成方法。
  40. 前記第１の半導体材料が単結晶シリコンであり、
    前記第２の半導体材料が前記第１の半導体材料からエピタキシーによって成長したシリコンである請求項３２に記載の半導体構造の形成方法。
  41. 前記開口が、定義された水平方向に沿った、縦に延伸するトレンチであり、
    前記窒化物含有材料が、第１の窒化物含有材料であり、
    前記開口内の前記第１の窒化物含有材料が、前記水平方向において縦に延伸するストリップの形を有し、
    さらに、
    第２の窒化物含有材料を、定義された垂直方向に沿って延伸するストリップに形成するステップと、前記第１及び第２の窒化物含有材料がともに格子を形成し、前記酸化物含有材料がピラーのアレイの形をし、前記アレイの個々のピラーが前記第１及び第２の窒化物含有材料の前記格子によって囲まれ、
    前記第１の窒化物含有材料を置換すると同時に、前記第２の窒化物含有材料を１つ以上の前記導電体に置換するステップと、を含む請求項３２に記載の半導体構造の形成方法。
  42. 前記第１及び第２の窒化物含有材料が、互いに同じ組成を含む請求項４１に記載の半導体構造の形成方法。
  43. 前記第１及び第２の窒化物含有材料が、窒化シリコンを含む請求項４１に記載の半導体構造の形成方法。
  44. 前記第１及び第２の窒化物含有材料が、本質的に窒化シリコンから成る請求項４１に記載の半導体構造の形成方法。
  45. 前記第１及び第２の窒化物含有材料が、窒化シリコンから成る請求項４１に記載の半導体構造の形成方法。
  46. 第１の半導体材料を提供するステップと、
    前記第１の半導体材料上に酸化物含有材料を形成するステップと、
    前記酸化物含有材料上にハードマスク層を形成するステップと、
    定義された水平方向に沿って延伸し、第１のギャップによって一定間隔で分離された複数のラインへ前記ハードマスク層をパターン化するステップと、
    前記第１のギャップを狭くするように前記ハードマスクに沿って窒化物含有スペーサーを形成するステップと、
    前記酸化物含有材料を貫通するように狭くなった前記第１のギャップを拡張するステップと、
    前記窒化物含有スペーサーを残しながら、前記ハードマスク層を除去するステップと、前記スペーサーが、狭くなった前記第１のギャップに沿って延伸するラインペアのセットを形成し、
    狭くなった前記第１のギャップを第１の窒化物含有材料で埋め込むステップと、前記第１の窒化物含有材料が前記ラインペアのセット間で上方へ延伸し、前記酸化物含有材料上に窒化物含有ピラーを形成し、前記第１の窒化物含有材料及び前記窒化物含有スペーサーが共に、前記酸化物含有材料上に第２のギャップによって一定間隔で分離されている水平方向に延伸する前記ピラーに組入れられ、
    前記酸化物含有材料を貫通するように前記第２のギャップを拡張するステップと、
    前記第２のギャップを第２の窒化物含有材料で埋め込むステップと、を含む半導体構造の形成方法。
  47. 前記酸化物含有材料が、二酸化シリコンを含む請求項４６に記載の半導体構造の形成方法。
  48. 狭くなった前記第１のギャップを前記第１の窒化物含有材料で埋め込む前記ステップが、前記窒化物含有スペーサー上に、及び、最終的に前記第２のギャップとなる、前記窒化物含有スペーサー間の前記酸化物の領域上に前記第１の窒化物含有材料を形成するステップを含み、
    前記第１の窒化物含有材料及び前記窒化物含有スペーサーを、一定間隔で分離されている水平方向に延伸する前記ピラーに組入れる前記ステップが、前記第１の窒化物含有材料を異方性的にエッチングして、前記酸化物の前記領域上から前記第１の窒化物含有材料を除去し、これにより、前記第２のギャップを形成するステップを含む請求項４６に記載の半導体構造の形成方法。
  49. 前記第１及び第２の窒化物含有材料が、互いに同じ組成を有し、
    一定間隔で分離された前記ライン及び前記第１のギャップが、垂直方向に沿って繰り返し、ライン／第１のギャップペアに対応する第１の距離を有する第１の垂直ピッチを定義し、
    狭くなった前記第１のギャップ内の前記第１の窒化物含有材料及び前記第２のギャップ内の前記第２の窒化物含有材料が、前記酸化物含有材料のラインによって互いから一定間隔で分離された、水平方向に延伸する窒化物含有ラインを形成し、前記酸化物含有材料のライン及び前記窒化物含有材料のラインが、前記垂直方向に沿って繰り返すパターンを形成して、窒化物含有材料ライン／酸化物含有材料ラインペアに対応する第２の距離を有する第２の垂直ピッチを定義し、
    前記第２の距離が、前記第１の距離の約半分である請求項４６に記載の半導体構造の形成方法。
  50. 前記窒化物含有スペーサー、前記第１の窒化物含有材料、及び前記第２の窒化物含有材料がすべて互いに同じ組成を含み、共に窒化物含有格子に組入れられ、
    さらに、
    前記窒化物含有格子の少なくとも一部を１つ以上の導電ゲート線材料に置換するステップと、
    前記酸化物含有材料の少なくとも一部を、導電的にドープされたソース／ドレイン構造に置換するステップと、を通じて複数のトランジスター構造を形成するステップを含む請求項４６に記載の半導体構造の形成方法。
  51. 前記窒化物含有スペーサー、前記第１の窒化物含有材料、及び前記第２の窒化物含有材料の組成が、窒化シリコンを含む請求項５０に記載の半導体構造の形成方法。
  52. 前記窒化物含有スペーサー、前記第１の窒化物含有材料、及び前記第２の窒化物含有材料の組成が、本質的に窒化シリコンから成る請求項５０に記載の半導体構造の形成方法。
  53. 前記窒化物含有スペーサー、前記第１の窒化物含有材料、及び前記第２の窒化物含有材料の組成が、窒化シリコンから成る請求項５０に記載の半導体構造の形成方法。
  54. 半導体基板と、
    前記基板上の窒化物含有材料の格子と、
    前記格子のセグメントによって互いから一定間隔で分離された非窒化物領域のアレイと、を備え、
    前記アレイが、第１軸に沿って定義された第１のピッチおよび前記第１軸に関して実質的に直角な第２軸に沿って定義された第２のピッチを有し、
    前記第２のピッチが前記第１のピッチの約２倍の大きさを有する半導体構造。
  55. 前記窒化物含有材料が、窒化シリコンを含む請求項５４に記載の半導体構造。
  56. 前記窒化物含有材料が、本質的に窒化シリコンから成る請求項５４に記載の半導体構造。
  57. 前記窒化物含有材料が、窒化シリコンから成る請求項５４に記載の半導体構造。
  58. 前記非窒化物領域が、二酸化シリコンを含む請求項５４に記載の半導体構造。
  59. 前記非窒化物領域が、本質的に二酸化シリコンから成る請求項５４に記載の半導体構造。
  60. 前記非窒化物領域が、二酸化シリコンから成る請求項５４に記載の半導体構造。
  61. 半導体基板と、
    前記基板上のゲート線の格子と、
    前記格子のセグメントによって互いから一定間隔で分離された非ゲート線領域のアレイと、を備え、
    前記アレイが、第１軸に沿って定義された第１のピッチおよび前記第１軸に関して実質的に直角な第２軸に沿って定義された第２のピッチを有し、
    前記第２のピッチが、前記第１のピッチの約２倍の大きさを有し、
    前記非ゲート線領域が、上方へ延伸するソース／ドレイン領域を含み、
    前記ゲート線格子及び前記ソース／ドレイン領域がともに、前記ソース／ドレイン領域のペアが前記ゲート線格子によって互いにゲート的に接続される複数のトランジスター構造を形成する半導体構造。
  62. 前記ゲート線格子が、少なくとも１つの金属を含む請求項６１に記載の半導体構造。
  63. 前記ゲート線格子が、少なくとも１つの合金を含む請求項６１に記載の半導体構造。
  64. 前記ゲート線格子が、導電的にドープされたシリコンを含む請求項６１に記載の半導体構造。
  65. 前記ゲート線格子が本質的に、導電的にドープされたシリコンからなる請求項６１に記載の半導体構造。
  66. 前記ゲート線格子が、導電的にドープされたシリコンからなる請求項６１に記載の半導体構造。
  67. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が、導電的にドープされたエピタキシーャルシリコンを含む請求項６１に記載の半導体構造。
  68. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が本質的に、導電的にドープされたエピタキシーャルシリコンからなる請求項６１に記載の半導体構造。
  69. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が、導電的にドープされたエピタキシーャルシリコンからなる請求項６１に記載の半導体構造。
  70. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が、導電的にドープされた多結晶シリコンを含む請求項６１に記載の半導体構造。
  71. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が本質的に、導電的にドープされた多結晶シリコンからなる請求項６１に記載の半導体構造。
  72. 上方へ延伸する前記ソース／ドレイン領域の少なくとも一部が、導電的にドープされた多結晶シリコンからなる請求項６１に記載の半導体構造。
  73. 上方へ延伸する前記ソース／ドレイン領域の一部が本質的に、導電的にドープされたエピタキシーャルシリコンから成り、別の部分が本質的に、導電的にドープされた多結晶シリコンからなる請求項６１に記載の半導体構造。
  74. 導電的にドープされたエピタキシーャルシリコンから本質的に成る前記ソース／ドレイン領域が、導電的にドープされた多結晶シリコンから本質的になる前記ソース／ドレイン領域とゲート的に接続される請求項７３に記載の半導体構造。
  75. 前記非ゲート線領域が、上方へ延伸する前記ソース／ドレイン領域を前記ゲート線格子から隔離する誘電体を含む請求項６１に記載の半導体構造。
  76. 半導体基板と、
    前記基板上のゲート線と、
    前記基板上の、前記ゲート線によって少なくとも部分的に囲まれている上方へ延伸するソース／ドレイン領域のペアと、前記ソース／ドレイン領域のうちの１つが、導電的にドープされたエピタキシーャルシリコンから本質的に成る第１のソース／ドレイン領域であり、もう１つの前記ソース／ドレイン領域が、導電的にドープされた非エピタキシーャルのシリコンから本質的に成る第２ソース／ドレイン領域であり、前記第１および第２ソース／ドレイン領域が、前記ゲート線によって互いにゲート的に接続され、
    前記第１のソース／ドレイン領域あるいは前記第２のソース／ドレイン領域のいずれかに電気的に接続されるメモリストレージ素子と、
    前記メモリストレージ素子に電気的に接続されていない前記第１および前記第２ソース／ドレイン領域のいずれかに電気的に接続されるディジットラインと、を備えるメモリ素子構造。
  77. 前記メモリストレージ素子が、前記第１のソース／ドレイン領域に電気的に接続される請求項７６に記載のメモリ素子構造。
  78. 前記メモリストレージ素子が、前記第２のソース／ドレイン領域に電気的に接続される請求項７６に記載のメモリ素子構造。
  79. 前記ディジットラインおよび前記メモリストレージ素子が、前記第１および前記第２ソース／ドレイン領域の上にある請求項７６に記載のメモリ素子構造。
  80. 前記第１および前記第２のソース／ドレイン領域が、第１の水平方向の横断面の幅及び第２の水平方向の横断面の幅をそれぞれ有し、
    前記第１及び第２の水平方向の横断面の幅が、互いにほぼ同じである請求項７６に記載のメモリ素子構造。
  81. 前記第１および前記第の２ソース／ドレイン領域が、第１の水平方向の横断面の幅及び第２の水平方向の横断面の幅をそれぞれ有し、
    前記第１及び第２の水平方向の横断面の幅が、互いに同じではない請求項７６に記載のメモリ素子構造。
  82. 前記第２の水平方向の横断面の幅が、前記第１の水平方向の横断面の幅より小さい請求項８１に記載のメモリ素子構造。
  83. 前記第１の水平方向の横断面の幅が、前記第２の水平方向の横断面の幅より小さい請求項８１に記載のメモリ素子構造。
  84. 前記メモリストレージ素子が、キャパシタである請求項８１に記載のメモリ素子構造。
  85. 前記メモリストレージ素子および前記ゲート線が、ＤＲＡＭセルにともに含まれる請求項８１に記載のメモリ素子構造。
  86. 請求項８５に記載の構造を含む電子システム。
  87. 半導体基板、
    前記基板上のゲート線と、
    前記基板上の、前記ゲート線によって少なくとも部分的に囲まれている上方へ延伸するソース／ドレイン領域のペアと、前記ソース／ドレイン領域のうちの１つが第１のソース／ドレイン領域であり、もう１つの前記ソース／ドレイン領域が第２のソース／ドレイン領域であり、
    前記第１のソース／ドレイン領域に電気的に接続されるメモリストレージ素子と、
    前記第２のソース／ドレイン領域に電気的に接続されるディジットラインと、を備え、
    前記第１のソース／ドレイン領域が、第１の導電タイプにドープされた最上部の領域と前記第１の導電タイプに相反する第２の導電タイプにドープされた残りの部分とを有し、第１の導電的にドープされた半導体材料から本質的に成り、
    前記第１のソース／ドレイン領域が、前記第１の導電タイプにドープされた最上部の領域と前記第２の導電タイプにドープされた残りの部分とを有し、第２の導電的にドープされた半導体材料から本質的に成り、
    前記基板が、前記第１及び前記第２のソース／ドレイン領域の間に延伸し、前記第２の導電タイプにドープされたセグメントを含むメモリ素子構造。
  88. 前記第１の導電タイプがｎタイプであり、前記第２の導電タイプがｐタイプである請求項８７に記載のメモリ素子構造。
  89. 前記第１の導電タイプがｐタイプであり、前記第２の導電タイプがｎタイプである請求項８７に記載のメモリ素子構造。
  90. 前記ディジットラインが、前記第２のソース／ドレイン領域上にある請求項８７に記載のメモリ素子構造。
  91. 前記第１及び前記第２の導電的にドープされた半導体材料のうちの１つが、導電的にドープされたエピタキシーャル半導体材料から本質的に成り、
    もう１つが、導電的にドープされた非エピタキシーャルの半導体材料から本質的に成る
    請求項８７に記載のメモリ素子構造。
  92. 前記第１の導電的にドープされた半導体材料が、導電的にドープされたエピタキシーャル半導体材料から本質的に成る請求項９１に記載のメモリ素子構造。
  93. 前記第２の導電的にドープされた半導体材料が、導電的にドープされたエピタキシーャル半導体材料から本質的に成る請求項９１に記載のメモリ素子構造。
  94. 前記メモリストレージ素子および前記ゲート線が、ＤＲＡＭセルによってともに含まれる請求項８７に記載のメモリ素子構造。
  95. 請求項９４に記載の構造を含む電子システム。
  96. 半導体基板と、
    前記基板上のゲート線と、
    前記基板上の、前記ゲート線によって少なくとも部分的に囲まれている上方へ延伸するソース／ドレイン領域のペアと、前記ソース／ドレイン領域のうちの１つが第１のソース／ドレイン領域であり、もう１つの前記ソース／ドレイン領域が第２のソース／ドレイン領域であり、
    前記第１のソース／ドレイン領域に電気的に接続されるメモリストレージ素子と、
    前記第２のソース／ドレイン領域に電気的に接続されるディジットラインと、を備え、
    前記第１のソース／ドレイン領域が、ｎ＋にドープされた最上部の領域とｎ−にドープされた残りの部分とを有する、第１の導電的にドープされた半導体材料から本質的に成り、
    前記第２のソース／ドレイン領域が、ｎ＋にドープされた最上部の領域とｐにドープされた残りの部分とを有する、第２の導電的にドープされた半導体材料から本質的に成り、
    前記基板が、
    前記第１のソース／ドレイン領域にオーム接続され、ｎ−にドープされた第１の導電的にドープされた拡散領域と、
    前記第２のソース／ドレイン領域にオーム接続され、ｐ−にドープされた第２の導電的にドープされた拡散領域と、
    前記第１の導電的にドープされた拡散領域から前記第２のの導電的にドープされた拡散領域まで延伸し、ｐ−−にドープされたセグメントと、を含むメモリ素子構造。
  97. 前記第１及び第２の導電的にドープされた半導体材料が、エピタキシーャルシリコンから本質的に成る請求項９６に記載のメモリ素子構造。
  98. 前記第１及び第２の導電的にドープされた半導体材料のうちの一方が、導電的にドープされたエピタキシーャルシリコンから本質的に成り、
    他方が、導電的にドープされた非エピタキシーャルのシリコンから本質的に成る請求項９６に記載のメモリ素子構造。
  99. 前記導電的にドープされた非エピタキシーャルのシリコンが、導電的にドープされた多結晶シリコンである請求項９８に記載のメモリ素子構造。
  100. 前記第２の導電的にドープされた半導体材料が、導電的にドープされたエピタキシーャルシリコンから本質的になる請求項９８に記載のメモリ素子構造。
  101. 前記メモリストレージ素子および前記ゲート線が、ＤＲＡＭ単位セルにともに含まれる
    請求項９８に記載のメモリ素子構造。
  102. 請求項１０１に記載の構造を含む電子システム。
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