KR20060111589A - 집적 회로 메모리 셀 및 그 제조 방법 - Google Patents

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KR20060111589A
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미크론 테크놀로지,인코포레이티드
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Abstract

집적 회로 메모리 셀은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인과, 제 2 커패시터 전극과, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터를 포함한다. 예를 들어, 제 2 소스/드레인이 디지트 라인을 상기 수직 트랜지스터의 트랜지스터 채널에 연결하는 디지트 라인 내부 전도체에 포함될 수 있다. 상기 채널은 상기 조합된 제 1 전극과 제 1 소스/드레인의 위쪽으로 뻗어 있는 반도성을 띄는 영역을 포함할 수 있다. 상기 메모리 셀은 다수의 메모리 셀의 어레이의 형태로 포함될 수 있으며, 이때 상기 제 2 전극이 이 다수의 메모리 셀의 공용 전극이 된다. 상기 메모리 셀은 상기 제 1 전극과 디지트 라인 사이의 직선 전도성 경로를 제공할 수 있으며, 상기 경로는 상기 수직 트랜지스터를 통해 뻗어 있다.

Description

집적 회로 메모리 셀 및 그 제조 방법{INTEGRATED CIRCUIT MEMORY CELLS AND METHODS OF FORMING}
본 발명은 집적 회로 메모리 셀에 관한 것이며, 상기 메모리 셀 제작 방법에 관한 것이다.
반도체 소자를 설계하고 제조하는 것에 있어, 소형화는 계속 추구되어야만 하는 목적이다. 가령, 집적 회로 메모리 장치에서 사용되는 메모리 셀의 크기를 줄이는 것이 바람직할 수 있다. 기존 기술에서 셀의 크기를 줄이기 위한 다양한 구성이 존재해왔다. 그러나 일부 종래의 구성에 있어, 복잡한 제작 공정을 이용한 복잡한 구조물이 포함되게 되는 단점이 존재한다. 또한 인터페이스 크기와, 복잡한 전도성 구조물과 반도성 구조물 간의 접속성 문제라는 또 다른 단점도 존재하며, 이 문제는 셀의 크기가 감소할수록 더 심각해진다,
따라서 셀을 설계하고 제작하는 분야에서, 셀 설계와 공정 흐름을 불필요하게 복잡하게 하지 않으면서 셀의 크기는 감소시키는 방법의 필요성이 존재한다.
본 발명의 하나의 태양에서, 집적 회로 메모리 셀은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인과, 제 2 커패시터 전극과, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터를 포함한다. 예를 들어, 제 2 소스/드레인이 디지트 라인(digit line)을 상기 수직 트랜지스터의 트랜지스터 채널에 연결하는 디지트 라인 내부 전도체(digiti line inner conductor)에 포함될 수 있다. 상기 채널은 상기 조합된 제 1 전극과 제 1 소스/드레인의 위쪽으로 뻗어 있는 반도성을 띄는 영역을 포함할 수 있다. 상기 메모리 셀은 다수의 메모리 셀의 어레이의 형태로 포함될 수 있으며, 이때 상기 제 2 전극이 이 다수의 메모리 셀의 공용 전극이 된다. 상기 메모리 셀은 상기 제 1 전극과 디지트 라인 사이의 직선 전도성 경로를 제공할 수 있으며, 상기 경로는 상기 수직 트랜지스터를 통해 뻗어 있다.
본 발명의 또 다른 태양에서, 다수의 집적 회로 메모리 셀은 벌크 반도체 기판과 상기 기판에 매몰된 고립 층과, 상기 기판의 전계 고립부(field isolation)를 포함하며, 상기 고립 층의 위에서, 그리고 상기 기판의 내부에서 상기 전계 고립부는 다수의 전기적으로 고립된 실리콘 베이스를 감싼다. 다수의 실리콘 행이 다수의 실리콘 베이스로부터 위쪽으로 뻗어 가며, 개별 행은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인을 포함한다. 개별 메모리 셀은 다수의 메모리 셀의 공용 제 2 커패시터 전극과, 상기 제 1 전극과 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터를 포함한다.
예를 들어, 기판을 통과하여 고립 층까지 이르는 폐쇄 루프 트렌치는 실리콘 베이스를 형성하고, 전계 고립부를 포함한다. 상기 행은 에피택시 실리콘을 포함할 수 있다. 또한, 상기 행은 벌크 반도체 기판, 가령, 벌크 실리콘 웨이퍼를 포함할 수 있다. 개별 셀 크기는 1.5F x 1.5F이며, 이때 상기 F는 커패시터의 크기이다. 상기 트랜지스터 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하일 수 있다.
본 발명의 또 다른 태양에서는 메모리 셀 및 다수의 메모리 셀을 형성하는 방법을 포함한다.
도 1, 3, 4, 6 ~ 9, 12는 본 발명의 따라, 기판 위에 형성될 도 12의 메모리 셀의 형상을 형성하는 일련의 공정 단계를 도식한 도면이다.
도 2는 도 3의 단면도로서, 처리된 기판을 도식한 도면이다.
도 5는 도 6의 단면도로서, 처리된 기판을 도식한 도면이다.
도 10은 도 11의 단면도로서, 처리된 기판을 도식한 도면이다.
도 13 ~ 15는 본 발명의 또 다른 태양에 따라 기판 상에 형성되는 도 15의 메모리 셀을 형성하기 위한 일련의 공정 단계를 도식한 도면이다.
도 16은 본 발명의 추가적인 태양에 따라 기판상에 형성되는 메몰 셀을 도식한 도면이다.
도 17은 도 10에서 도식된 실시예를 대체하는 구조물을 갖는 도 11의 단면도로서, 처리되 기판을 도식한 도면이다.
본 발명의 한 가지 태양에 따라, 집적 회로 메모리 셀이 조합된 제 1 커패시 터 전극과 제 1 트랜지스터 소스/드레인을 포함하며, 제 2 커패시터 전극, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인을 포함하는 수직 트랜지스터(vertical transistor)를 포함한다. 예를 들어, 수직 트랜지스터는 상기 제 1 소스/드레인 위에 트랜지스터 채널을 포함하고, 상기 채널 주위에 게이트 전도체를 포함하고, 상기 채널 위에 제 2 트랜지스터 소스/드레인을 포함할 수 있다. 수직 트랜지스터에서, 트랜지스터의 소스와 드레인 사이에서 종래의 수단으로 정의된 채널 길이 "L"은, 상기 트랜지스터가 형성되는 벌크 기판에 대해 수평 방향 대신, 충분히 수직인 방향을 취한다. 예를 들어, 벌크 반도체 웨이퍼는 수평 평면을 형성할 수 있고, 채널 길이 "L"은 상기 웨이퍼 평면에 대해 충분히 수직 방향을 취할 수 있다. 채널 길이 "L"은 상기 기판에 대해 수직으로 직각 방향을 취할 수 있으나, 또한 상기 수직으로 직각 방향에서 45도만큼 비틀릴 수 있다.
조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인 위에 상기 수직 트랜지스터를 제공하는데 따르는 한 가지 장점은 채널 특징부 크기가 상기 제 1 전극 특징부 크기 이하라는 점이다. 이러한 방식으로, 메모리 셀 크기가 커패시터 크기에 의해 결정될 수 있다. 가령, 상기 메모리 셀은 1.5F x 1.5F(2.25F2)의 셀 크기를 가질 수 있으며, 이때 F는 커패시터 크기이다.
상술한 메모리 셀 구조의 추가적인 이점이 존재할 수 있으며, 이는 제 1 전극과 디지트 라인 간의 직선형 전도성 경로(straight-line conductive path)를 포함한다는 것이며, 상기 경로는 수직 트랜지스터를 통해 뻗어 있다. 상기 직선형 전 도성 경로는 메모리 셀 소자의 구조를 간소화시키며, 부족한 인터페이스 컨택트 영역에 대한 문제, 또는 메모리 셀 소자들 간의 접속성 문제, 예를 들면 커패시터와 트랜지스터 간의 접속성 문제, 또는 디지트 라인과 소스/드레인 간의 접속성 문제를 해결한다. 본원에서 이러한 소자를 형성하는 방법에 관련하여 설명될 것이며, 이렇게 제공되는 구조가 공정 흐름을 간략하게 할 수 있다.
본 발명의 다양한 태양의 방법 및 구조에 의해, 구조적 특징부를 조합함에 따른 하나 이상의 이상적인 컨택트가 제공될 수 있으며, 이에 따라 종래의 방식으로 구조 특징부들 간에 형성된 컨택트는 더 이상 필요가 없게 된다. 또한, 본 발명의 방법 및 구조는 종래의 자기-정렬 컨택트를 제공함에 따르는 복잡한 공정 규모를 감소시키거나 제거할 수 있다.
종래의 방법은 별도의 컨택트를 통해 커패시터에 링크되는 소스와, 또 다른 컨택트를 통해 디지트 라인에 링크되는 공용 드레인을 갖는 두 개의 트랜지스터를 포함하는 메모리 셀을 형성하는 단계를 포함한다. 메모리 셀 크기를 감소시키는 것은 컨택트에 대한 접촉 영역을 감소시키는 것을 포함한다. 따라서 종래의 방법에서, 가령, 절연 물질을 통과하고, 트랜지스터 게이트 사이에 존재하는 컨택트 구멍을 공용 드레인까지, 또는 두 개의 소스 중 하나까지 선택적으로 에칭함으로써, 상기 컨택트는 자기-정렬로 형성되는 것이 바람직하다. 상기 트랜지스터 게이트를 보호하는 물질, 가령, 스페이서, 또는 캡이 보통 공정 중에 노출되나, 상기 선택적 에칭에 의해 제거되지는 않는다. 선택 에칭은 작은 에러에 민감한 복잡한 공정이다. 연속적으로 반복되는 증착 단계에서 깊은 컨택트 구멍을 충진함에 따라, 상기 접촉이 형성된다. 단일 증착 단계는 상기 깊은 컨택트 구멍을 충진하기에 충분하지 않다. 본 발명의 일부 태양에 따르는 완전한 컨택트를 이용하는 것은 종래의 자기 정렬 컨택트를 형성하는 방법에 포함되는 복잡한 선택 에칭 단계와, 다수의 증착 단계를 간소하게 해준다.
조합된 제 1 전극과 제 1 소스/드레인의 특징부는 단일 구조물 요소가 되기 때문에, 이는 특히 설계 복잡도를 간단하게 해준다. 따라서 종래의 컨택트 플러그, 또는 제 1 전극과 제 1 소스/드레인 사이의 아날로그 구조물이 제거될 수 있다. 한 가지 예를 들자면, 상기 조합된 전극과 소스/드레인은 에피택시 실리콘, 또는 벌크 반도체 기판 부분을 포함할 수 있다. 따라서 어떤 인터페이스도 제 1 전극과 제 1 소스/드레인 사이에서 존재할 수 없다. 에피택시 실리콘, 또는 벌크 반도체를 사용할 수 있도록, 커패시터 전극과 트랜지스터 소스/드레인으로서 적정 전도성 도펀트가 종래의 방식에 따라 제공될 수 있다.
후에 나올 청구 범위 해석을 돕기 위해, 용어“반도성 기판”과 “반도체 기판”은 반도성을 띄는 물질을 포함하는 임의의 구조물을 정의하며, 이는 (홀로, 또는 다른 물질을 포함하는 조합물이 올려진) 반도성 웨이퍼와 (홀로, 또는 다른 물질을 포함하는 조합물의 형태로 존재하는) 반도성 물질 층 같은 벌크 반도성 물질을 포함하나, 이에 제한받지는 않는다. 용어“기판”은 임의의 지지 구조물을 일컬으며, 이는 반도성 기판을 포함하며 이에 제한받지는 않는다.
채널 위에 위치하는 제 2 소스/드레인은 또 다른 구조적 특징부들의 조합을 제공하면서 디지트 라인 내부 전도체에 포함될 수 있다. 상기 조합 특징부는 또한 메모리 셀 복잡도를 감소시키고, 어드레스는 인터페이스, 또는 제 2 소스/드레인과 디지트 라인 내부 전도체 사이의 접속성에 관련되어 있다. 따라서 종래의 컨택트 플러그, 또는 디지트 라인과 제 2 소스/드레인 간의 아날로그 구조물이 제거될 수 있다. 상기 디지트 라인 내부 전도체는 디지트 라인을 채널에 연결하고, 또한 제 2 소스/드레인 기능을 한다.
트랜지스터의 채널이 제 1 전극과 제 1 소스/드레인을 포함하는 구조적 요소와 조합될 수 있다. 따라서 상기 채널은 조합된 제 1 전극과 제 1 소스/드레인의 반도성을 띄는 상부 영역일 수 있다. 조합된 제 1 전극과 제 1 소스/드레인은 바람직한 기능을 제공하기 위한 전도성 도핑된 반도체 물질을 수 있다. 채널을 제공하는 상부 영역은 도핑되지 않거나, 조합된 제 1 전극과 제 1 소스/드레인에 비하여 농도가 낮은 전도성 도펀트를 포함하는 연속 반도성 물질의 상부 영역일 수 있다. 비교되는 도펀트의 타입과 농도를 선택하는 것은 종래 기술에서도 잘 알려져 있다. 트랜지스터 임플랜트가 트랜지스터의 특성, 가령 임계 전압(Vt)을 설정하기 위해 사용될 수 있다.
본 발명의 다양한 태양은 조합된 제 1 전극과 제 1 소스/드레인의 상부 영역이 아닌 트랜지스터 채널을 또한 포함한다. 그 대신에, 상기 채널은 상기 조합된 전극과 소스/드레인과 구별되는 물질을 포함할 수 있다. 그럼에도 불구하고 상기 채널은 제 1 소스/드레인에 직접 접촉할 수 있다. 이와 유사하게, 상기 채널은 제 2 소스/드레인에 집적 접촉할 수 있다. 제 2 소스/드레인이 디지트 라인 내부 전도 체에 포함되는 환경에서, 이러한 내부 전도체는 상기 채널에 직접 접촉할 수 있다. 채널이 제 2 소스/드레인에 직접 접촉하지 않을지라도, 채널과의 전기적으로 접촉하는 부분과 내부 전도체 간에 전도성 배리어(barrier)가 제공되는 것이 바람직하다.
제 1 소스/드레인위의 채널과, 채널 위의 제 2 소스/드레인을 이용하여, 수직 트랜지스터의 게이트 컨덕터가 상기 채널을 측방으로 감싸는 것이 바람직할 수 있다. 게이트 전도체는 상기 채널과 같은 높이 위치를 가질 수 있다. 이러한 구성에 의해, 다른 메모리 셀들 사이에 위치하는 게이트 전도체의 단순한 영역이 워드 라인을 제공할 수 있다. 또한 메모리 셀의 커패시터 부분의 유전체와 제 2 전극이 상기 제 1 전극을 측방으로 감쌀 수 있다. 상기 메모리 셀이 다수의 메모리 셀의 어레이에 포함되어 있을 때, 제 2 전극은 상기 다수의 셀 사이에서 공용 전극이 된다. 제 1 전극을 측방으로 감싸도록 형성될 때, 상기 제 2 전극은 공용 전극을 형성하면서 다른 메모리 셀로 단순하게 뻗어갈 수 있다.
도 2, 5, 10, 17의 평면도도로부터 확장된 도 12는 본 발명의 다양한 태양의 한 가지 예를 나타낸다. 도 12는 한 쌍의 전극 행(28)과, 전극 층(20)과, 각각의 전극 행(28)과 전극 층(20) 사이의 유전 층(24)을 도식한다. 그러므로 도 12의 구조물은 제 1 커패시터 전극과, 제 2 커패시터 전극과, 이 둘 사이에 위치하는 커패시터 유전체를 제공한다. 또한 도 12는 각각의 전극 행(28)의 반도성 상부 확장 영역으로서 형성된, 각각의 전극 행(28) 위에 위치하는 채널 영역(30)을 도식한다. 따라서 채널 영역(30)은 전극 행(28)이 제 1 트랜지스터 소스/드레인으로서 기능하 는 수직 트랜지스터의 채널을 형성한다.
디지트 라인(38)이 채널 영역(30) 위에 위치하는 내부 전도체(40) 위에 위치한다. 내부 전도체(40)는 수직 트랜지스터를 위한 제 2 트랜지스터 소스/드레인 기능을 수행한다. 채널 영역(30)이 상기 내부 전도체(40)에 직접 접촉한다. 유전 층(24)과 전극 층(20)이 전극 행(28)을 측방으로 감싼다. 전도체 층(34)이 채널 영역(30)을 측방으로 감싼다. 추가로, 채널 영역(30)의 특징부 크기는 전극 행(28)의 특징부 크기와 거의 같다. 메모리 셀 크기는 1.5F x 1.5F이며, 이때 F는 커패시터 크기이다(이러한 구성에서, 전극 층(20)을 통한 구멍(22)의 마주보는 측벽 간의 직경의 크기이다)
직선 전도성 경로가 전극 행(28)과, 각각의 채널 영역(30)을 통해 뻗어 있는 각각의 디지트 라인(38) 사이에서 존재하는 것이 바람직하다.
본 발명의 또 다른 태양은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인과, 상기 제 1 전극에 인접한 제 2 커패시터 전극과, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체를 갖는 집적 회로 메모리 셀을 포함한다. 트랜지스터 채널이 제 1 소스/드레인 바로 위에 위치하고, 조합된 디지트 라인 내부 전도체와 제 2 트랜지스터 소스/드레인이 상기 채널 바로 위에 위치한다. 예를 들자면, 메모리 셀은 내부 전도체 위와 내부에 디지트 라인 부분과, 상기 제 1 전극과 상기 디지트 라인 사이에서 제 1 소스/드레인과, 채널과, 제 2 소스/드레인을 통과하는 직선 전도성 경로를 추가로 포함할 수 있다.
본 발명의 또 다른 태양에 따라, 다수의 집적 회로 메모리 셀은 벌크 반도체 기판과, 상기 기판에 매몰된 고립 층과, 상기 기판의 전계 고립부(field isolation)를 포함한다. 상기 전계 고립부는 고립 층 위에서, 그리고 상기 기판 내에서 다수의 전기적으로 고립된 실리콘 베이스를 감싼다. 다수의 실리콘 행은 다수의 실리콘 베이스로부터 위쪽으로 뻗어 간다. 개별 행이 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인을 제공한다. 개별 메모리 셀은 다수의 메모리 셀과 공유하는 제 2 커패시터 전극과, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체와, 상기 제 1 소스/드레인을 위에서 포함하는 수직 트랜지스터를 추가로 포함한다.
예를 들자면, 기판은 벌크 실리콘 웨이퍼를 포함할 수 있다. 메모리 셀은 기판을 통과하여 고립 층까지 위치하는 폐쇄 루프 트렌치를 추가로 포함할 수 있다. 상기 트렌치는 실리콘 베이스를 형성하고, 전계 고립부를 포함할 수 있다. 폐쇄 루프 트렌치는 환형일 수 있으나 그 밖의 다른 형태, 가령 장방형일 수 있다. 도 17은 장방형의 단면을 갖는 채널 영역(30)의 평면도를 도식한다. 따라서 채널 영역930) 아래에 위치하는 전극 행(28)은 장방형 단면을 가질 수 있으며, 트렌치 고립부(18)가 역시 장방형의 폐쇄 루프의 형태로 형성될 수 있다. 또한, 다수의 제 1 전극 사이의 충진 물질은 공용 제 2 전극을 본질적으로 포함할 수 있다. 또는, 다수의 전극 사이의 막 물질은 상기 공용 제 2 전극 위에 절연 물질을 본질적으로 포함할 수 있다.
도 12는 본 발명의 다양한 태양의 추가적인 특징부를 도식한다. 특히, 고립 층(12)이 기판910)에 매몰되어 있는 것이 도식된다. 트렌치 고립부(18)가 구멍(16) 내에 포함된 듯 보인다. 구멍(16)은 기판(10)을 통해, 고립 층(12)까지 위치하는 폐쇄 루프 트렌치이다. 트렌치 고립부(18)는 고립 층(12) 위에서, 그리고 기판(10)내에서 다수의 전기적으로 고립된 베이스를 형성한다. 전극 행(28)은 다수의 실리콘 베이스로부터 위쪽으로 뻗어 있다.
도 12는 전극 행(28)들뿐 아리나 공용 제 2 전극들 사이에 위치하는 충진 물질로서 기증하는 전극 층(20)을 도식한다. 도 15의 한 부분은 도 12의 메모리 셀로 포함되는 제 1 전극들 사이의 충진 물질을 위한 또 다른 대안 구조물을 도식한다. 도 15에서, 전극 층(44)은 공용 제 2 전극을 제공한다. 절연 층(42)이 전극 층(44) 위에 형성되어, 다수의 제 1 전극 사이의 충진 물질은 절연 물질로 주로 구성된다.
도 1, 3, 4, 6 ~ 9, 11, 12는 도 12의 메모리 셀의 쌍을 형성하기 위한 일련의 공정 단계를 도식한다. 도 1에서, 이온(14)이 기판(10)으로 임플랜팅(implanting)되어, 기판(10)에 매몰되어 있는 고립 층(12)을 형성한다. 기판(10)은 벌크 반도체 기판일 수 있다. 고립 층(12)을 실리콘 옥사이드 층, 가령 실리콘 다이옥사이드로 형성하기 위해, 산소 이온을 실리콘 기판으로 임플랜팅하는 것이 사용된다. 또 다른 반도성 물질이 기판(10)에 대해 사용될 수 있고, 다른 절연성 물질이 고립 층(12)에 대해 사용될 수 있다. 기판(10)의 가장 외부 표면으로부터 시작되는 고립 층(12)의 깊이는 얇을 수 있다. 가령, 약 1000Å 내지 4000Å일 수 있다.
고립 층(12)이 형성된 후, 기판(10)에서, 전계 고립부가 상기 고립 층(12) 위에서 형성된다. 상기 전계 고립부를 형성하기 위해 다양한 기법이 사용된다 할지 라도, 본 발명의 한 가지 태양은 기판(10)에 폐쇄 루프 구멍(16)을 형성하는 것을 포함한다. 구멍(16)은 기판(10)을 통과해 고립 층(12)까지 뻗어 있을 수 있다(도 3 참조). 따라서 구멍(16)은 한 쌍의 베이스(52)를 구립 층(12) 위에 형성한다. 트렌치 고립부(18)를 형성하기 위해 절연 물질을 증착하고, 과도한 절연 물질을 제거하는 것에 의해, 구멍(16)이 충진된다(도 4 참조). 트렌치 고립부(18)와, 고립 층(12)에 의해, 각각의 베이스(52)는 서로 전기적으로 절연될 수 있다.
도 4는 기판(10)위에 증착된 전극 층(20)을 도식한다. 구멍(22)이 전극 층(20)에서 형성되어, 도 5 및 6에서 도식된 컨테이너-타입 커패시터를 위한 컨테이너가 제공될 수 있다. 전극 층(20)을 완전히 통과하여, 베이스(52)가 노출되는 구멍(22)이 형성되는 것이 바람직하다. 그러나 전극 층(20)을 완전히 통과하지 않는 컨테이너-타입 커패시터가 형성될 수 있다. 전극 층(20)은 전도성 도핑된 폴리실리콘일뿐 아니라, (기존 기술을 따르는) 메모리 어레이의 공용 전극에 적합한 다른 물질일 수 있다. 전극 층(20)의 두께는 약 100Å 내지 400Å일 수 있다.
본 발명의 방법은 구멍(22)내에, 그리고 구멍(22)의 측벽 위에 유전 층(24)을 증착하는 단계를 포함한다. 상기 유전 층(24)을 위한 가능한 화합물은 실리콘 나이트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 탄탈륨 옥사이드 및 이들로 이뤄진 화합물을 포함하며, 그 두께는 25Å 내지 75Å이다. 기존 기술을 이용하여, 절연 층(26)이 도 7에서 도식된 특징부의 수평 표면 위에 형성될 수 있으나, 구멍(22)의 측벽 같은 수직 표면에는 형성되지 않는다. 절연 층(26)이 유전 스페이서로서 기능하여, 유전 층(24)의 한 부분으로부터 나중에 형성된 특징부를 분리할 수 있다. 상기 유전 층(26)의 가능한 화합물은 실리콘 옥사이드, 실리콘 나이트라이드 및 이들로 이뤄진 화합물을 포함하며, 그 두께는 약 200Å 내지 약 500Å일 수 있다.
그 후, 유전 층(24)의 한 부분과, 베이스(52) 위와 구멍(22)의 하부에서 형성된 절연 층(26)이 상기 베이스(52)의 일부분을 노출시키기 위해 제거된다. 도 8을 참조하여, 전극 행(28)과 채널 영역(30)이 베이스(52) 위에서 상기 베이스와 접촉하면서 형성될 수 있다. 전극 행(28)이 성장 방법, 가령 에피택시 실리콘 성장(epitaxial silicon growth)을 이용하여, 형성될 수 있다. 전도성 도펀트가 상기 성장 동안 제공될 수 있거나, 상기 성장 공정이 완료된 후 제공될 수 있다.
성장 공정을 이용하는 한 가지 이점은, 채널 영역(30)에 대한 반도성 물질을 형성하면서 전극 행(28)의 적정 높이가 완성됨에 따라, 상기 성장 공정이 전극 행(28)의 위쪽으로 뻗어 가는 것을 계속 제공할 수 있다는 것이다. 또는 채널 영역(30)이 별도의 공정, 가령, 반도성 물질의 증착 같은 공정에서 형성될 수 있다. 전극 행(28)의 성장 공정 중에 도펀트가 제공될 경우, 전도성 도펀트가 제공되는 것은 채널 영역(30)의 성장 공정 동안 중지될 수 있다. 채널 영역(30)을 제공하기 위해 위쪽으로 뻗어 가는 성장이 완료된 후 도펀트가 제공될 경우, 상기 도펀트가 전극 행(28)에서, 채널 영역930)의 깊이만큼 임플랜팅된다. 반도성 에피택시 실리콘, 또는 벌크 반도성 물질은 채널(30)에 대해 적정 물질을 제공한다. 전극 행928)의 한 가지 이점은 조합된 커패시터 전극과 트랜지스터 소스/드레인의 이중 기능을 수행할 수 있다는 것이다. 채널 영역(30)은 약 500Å 내지 1500Å의 두께를 가질 수 있다.
본 발명의 일부 태양이 갖는 장점은, 커패시터 구조물이 트랜지스터 구조물 이전에 형성된다는 것이며, 이는 커패시터 구조물을 형성하는 것에는 가열 단계가 포함되기 때문이다. 트랜지스터 구조물을 형성할 때, 임플랜팅되는 도펀트가, 커패시터 구조물을 형성하기 위해 사용되는 가열 공정 중에 노출되면 표류(drift)되는 경향이 있다. 구조물이 작으면 작을수록, 도펀트 농도와 위치가 더 중요하게 된다. 공정의 앞 부분에서 커패시터 구조물을 형성함으로써, 일부 가열 단계가 트랜지스터 구조물 형성 전에 발생할 수 있고, 또는 이러한 구조물의 도펀트 임플랜팅 전에 발생할 수 있다. 종래의 다양한 공정에서, 소자 구성 때문에, 커패시터 구조물을 트랜지스터 구조물 전에 형성하는 것이 불가능했다.
도 9의 공정에서 기판에 대해, 절연 층(32)이 채널 영역(30) 위에 형성되어 게이트 절연체가 제공될 수 있고, 전도성 층(334)이 상기 절연성 층(32) 위에 형성되어 게이트 전도체가 제공될 수 있다. 종래의 방법으로도 역시 게이트 절연체, 가령 게이트 옥사이드를 형성할 수 있다. 전도체 층(34)의 과도한 부분이 제거되어 워드 라인 기능을 하는 게이트 전도체가 형성될 수 있다(도 10 및 도 11 참조). 상기 도면들은 또한 절연체 층(32)과 전도체 층(34)이 채널 영역(30) 바로 위에서 완벽하게 제거되었음을 도식한다. 그러나 선택사항으로서, 잔존 물질이 메모리 셀 소자의 주 기능을 방해하지 않는 한, 가령 상기 소자들 간의 누전을 일으키지 않는 한, 절연체 층(32) 및 전도체 층(34)의 일부분이 상기 채널 영역(30) 바로 위에서 남아 있을 수 있다.
도 12에서 도식된 바와 같이, 고립 층(36)이 도 11의 중계 구조물 위에 형성될 수 있다. 다양한 절연 물질이 고립 층(36)에 적합할 수 있다. 이러한 점에서, 바람직하게, 기능성 메모리 장치를 형성하는 외곽부 소자가, 본원에서 참조된 부분 단면도에서는 나타나지 않는 기판(10)의 다른 영역에서 구축될 수 있다. 종래의 방법이 이러한 외곽부 소자를 형성하기 위해 사용될 수 있다. 그 후, 메모리 셀들 간의, 그리고 메모리 셀과 외곽부 소자들 간의 적정 전도성 연결을 생성하기 위해, 집적 회로 와이어링(wiring)이 형성될 수 있다.
도 12에서, 구멍이 고립 층(36)을 통과하여 채널 영역(30)의 일부분을 노출시키기 위해 형성된다. 금속 함유 전도성 물질이 증착되고, 고립 층(36) 위에 디지트 라인(38)을 형성하기 위한, 그리고 상기 디지트 라인(38)으로부터 채널 영역(30)으로 뻗어 가는 내부 전도체(40)을 형성하기 위한 감법 금속 패터닝(subtractive metal patterning)이 뒤따른다.
또는, 고립 층(36)에 존재하는 추가적인 구멍을 이용하여 디지트 라인 패턴이 형성되고, 다음에 절연 물질이 형성될 때, 다마신 공정(damascene process)이 이용될 수 있다. 금속 함유 전도성 물질이 증착된 후, 디지트 라인과 내부 전도체를 남겨두면서, 과도한 전도성 물질을 제거하기 위한 평탄 처리 공정이 이뤄진다. 선택된 물질에 따라, 그리고 성능 척도에 따라, 내부 전도체(40)와 채널 영역(30) 사이에서 전도성 배리어 층이 형성되는 것이 바람직하다. 가령 티타늄 나이트라이드로 구성된 배리어 층은 내부 전도체(40)와 채널 영역(30) 사이에서 컨택트 인터페이스의 안정성을 보강할 수 있다. 내부 전도체(40)는 조합된 디지트 라인 내부 전도체와 제 2 트랜지스터 소스/드레인으로서 이중 기능을 수행할 수 있음이 명백하다. 이러한 방식으로 셀 크기가 작아질 수 있고, 셀 구조와 공정 흐름이 간소화될 수 있으며, 인터페이스 영역과 메모리 셀 소자들 간의 접속성 문제가 해결될 수 있다.
도 13 ~ 15는 도 15의 메모리 셀의 형상을 만들기 위한 일련의 공정 단계를 도식한 도면이다. 도 13에서, (도 1에서 도식되었던)이온(14)이 고립 층(12)을 제공하기 위해 더 깊은 깊이까지 임플랜팅될 수 있다. 구멍(48)을 형성하기 위해 기판 물질을 제거함에 따라, 기판(10)으로부터 형성된 다수의 행(50)이 형성될 수 있다. 구멍(16)을 형성하기 위해 추가적인 기판 물질을 제거하는 것(도 14 참조)은 도 8의 베이스(52)와, 전극 행(28)과, 채널 영역(30)에 유사한 구조물을 제공할 수 있다. 메모리 셀의 다양한 특징부를 형성하기 위한 앞서 언급한 바와 같이, 도 14에서, 중계 구조물이 도 15의 소자를 형성하기 위해 사용될 수 있다. 외곽부 소자를 구축하고, 집적 회로 와이어링을 제공하는 단계가 다음에서 설명된다.
도 12에서 도식된, 다수의 메모리 셀들 사이에서 공용 제 2 전극을 제공하는 전극 층(20)이 도 15에서 도식된 또 다른 태양에서 사용될 수 있다. 도 15는 전극 층(44)으로서 대안 구조물을 도식하며, 상기 대안 구조물은 여전히 다수의 메모리 셀들 간의 공용 제 2 전극으로서 기능하나, 메모리 셀의 제 1 전극들 간의 충진 물질은 절연 층(42)을 포함한다.
유전 층(24)의 구조적 배열과, 유전 스페이서로서 기능하는 절연체 층(26)과, 게이트 절연체로서 기능하는 절연체 층(32)이 도 15와 도 12에서 동일하게 나 타난다. 그럼에도 불구하고, 이러한 구조적 배열은 도 12의 소자를 획득하기 위한 방법의 인위적 배역이다. 따라서 도 15에서와는 서로 다른 구조적 배열인 것이 바람직하다.
예를 들어, 커패시터 유전체와 게이트 절연체의 두가지 기능을 하기 위해, 전극 행(50)의 측벽 위에 형성된 유전체 층(24)이 측벽 전체를 따라 확장되는 것이 바람직할 수 있다. 따라서 절연체 층(42)의 바로 위에 위치하는 유전체 층(24)의 부분과 절연체 층(32)이 제공될 필요가 없다. 대신에, 유전체 층(24)이 형성된 후(게이트 절연체 기능을 포함하여), 전극 층(44)이 형성될 수 있고(도 15 참조), 절연체 층(42)이 전극 행(50)들 간의 절연 층(26)의 높이 이상만큼 충진하기 위해 제공된다. 그 후 전도체 층(34)이 절연체 층(42) 상에 맞닿아 형성될 수 있다.
추가적인 대안 예가 도 16에서 도식되며, 이때 도 11의 소자가 전극 층(20) 아래에서 형성되는 고립 층(46) 없이 제공된다. 전극 층(20)이 형성되기 바로 전에 고립 층(46)이 기판(10) 위에 형성될 수 있다. 도 6 ~ 9, 도 11에서 도식된 연속되는 공정이 여기서 논의된 후 도 16의 소자를 형성하기 위해 사용된다.
본 발명의 하나의 태양에 따라, 메모리 셀 제작 방법에는 조합된 제 1 커패시터 전극과 제 1 트랜지스트 소스/드레인을 형성하는 단계와, 제 2 커패시트 전극을 형성하는 단계와, 상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체를 형성하는 단계가 포함된다. 상기 방법은 제 1 소스/드레인 위에 위치하고, 포함하는 수직 트랜지스터를 형성하는 방법을 포함한다. 예를 들자면, 제 2 전극을 형성하는 단계는, 제 2 전극 층을 기판 위에 증착하는 단계와, 상기 제 2 전극 층의 일 부를 제거하는 단계와, 상기 제 2 전극 층을 완전히 통과하는 제 1 구멍을 형성하여 기판을 노출시키는 단계를 포함한다. 유전체를 형성하는 단계는, 유전 층을 상기 제 1 구멍 내부에, 그리고 상기 제 1 구멍의 측벽 위에 증착하는 단계와, 상기 유전 층의 일부를 제거하는 단계와, 상기 유전 층을 완전히 통과하는 제 2 구멍을 형성하여 기판을 노출시키는 단계를 포함한다. 조합된 제 1 전극과 제 1 소스/드레인은 제 1 구멍과 제 2 구멍 내부와 상기 유전체 위에 형성될 수 있다.
다른 대안에서, 조합된 제 1 전극과 제 1 소스/드레인을 형성하는 방법은, 실리콘 기판의 일부를 제거하는 단계를 포함할 수 있으며, 이는 실리콘 행을 제공할 수 있다. 유전체를 형성하는 단계는 유전 층을 상기 행의 측벽 위에 증착하는 단계를 포함할 수 있다. 제 2 전극을 형성하는 단계는 제 2 전극 층을 상기 유전체 위에 증착하는 단계를 포함할 수 있다.
수직 트랜지스터를 형성하는 단계는 상기 조합된 제 1 전극과 제 1 소스/드레인의 가장 상부를 반도체로서 남겨두는 단계를 포함하고, 이때 상기 반도성 상부 부분은 수직 트랜지스터의 트랜지스터 채널을 형성한다. 또한, 상기 수직 트랜지스터를 형성하는 단계는 트랜지스터 채널을 제 1 소스/드레인 위에 형성하는 단계와, 게이트 전도체 층을 채널 주위와 상기 제 2 커패시터 전극 위에 형성하는 단계와, 상기 게이트 전도체 층을 평탄 처리 하는 단계를 포함한다. 상기 게이트 전도체 층의 잔존 부분이 상기 채널을 측방으로 감싸도록 게이트 전도체를 형성하면서 상기 게이트 전도체 층의 과도한 부분이 제거될 수 있다.
본 발명의 또 다른 태양에서, 메모리 셀 제작 방법은 제 2 커패시터 전극 층 을 기판 위에 형성하는 단계와, 상기 제 2 전극 층을 완전히 통과하는 구멍을 형성하여 기판을 노출시키는 단계와, 유전 층을 통해 노출된 기판을 이용하여 커패시터 유전 층을 상기 구멍의 측벽 위에 형성하는 단계를 포함한다. 조합된 제 1 전극과 제 1 트랜지스트 소스/드레인이 노출된 기판으로부터 에피택시 성장을 할 수 있다. 상기 방법은 트랜지스터 채널을 상기 제 1 소스/드레인 위에 직접 형성하는 단계와, 조합된 디지트 라인 내부 전도체와 제 2 트랜지스터 소스/드레인을 채널 위에 형성하는 단계를 포함한다.
본 발명의 추가적인 태양에서, 다수의 메모리 셀을 제작하는 방법은 이온 임플랜팅 단계와, 벌크 반도체 기판에 매몰되는 고립 층을 형성하는 단계와, 상기 기판에 전계 고립부를 형성하는 단계를 포함한다. 상기 전계 고립부는, 상기 고립 층 위에서, 그리고 상기 기판 내에서, 다수의 전기적으로 고립된 실리콘 베이스를 감싼다. 상기 방법은 다수의 실리콘 베이스로부터 위로 뻗어 있는 다수의 실리콘 행을 형성하는 단계를 포함하며, 이때 개별 행은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인을 포함한다. 제 2 커패시터 전극이 증착될 수 있으며, 상기 제 2 전극 층의 과도한 부분이 제거되고, 제 2 전극이 다수의 메모리 셀들이 공유하도록 형성된다. 커패시터 유전체가 공용 제 2 전극과 다수의 제 1 전극 사이에서 형성될 수 있다. 개별 수직 트랜지스터가 다수의 메모리 셀의 개별 제 1 소스/드레인 위에서, 포함하여 형성될 수 있다.
예를 들어, 행을 형성하는 단계는, 상기 전계 고립부와 제 2 전극을 형성한 단계 후에, 노출된 실리콘 베이스로부터 행의 에피택시 성장 단계를 포함할 수 있 다. 또는 상기 행을 형성하는 단계는 기판의 일부분을 제거하는 단계를 포함할 수 있으며, 상기 제거하는 단계에 따라, 실리콘 행이 제공되고, 그 후, 전계 고립부가 형성될 수 있다. 상기 방법은 상기 제 2 전극이 다수의 제 1 전극들 사이의 갭을 충진하도록 제 2 전극의 두께를 선택하는 단계를 추가로 포함할 수 있다. 또는 상기 방법은 절연 물질을 상기 제 2 전극 위에, 그리고 다수의 제 1 전극들 사이에 증착하는 단계를 추가로 포함할 수 있다. 상기 제 전극과 절연 물질의 두께가 선택되어, 상기 절연 물질이 다수의 제 1 전극들 사이의 갭을 충진할 수 있다.
본 발명의 또 다른 태양은 메모리 셀을 내포하는 메모리 장치와, 마이크로프로세서와 함께 상기 메모리 장치를 내포하는 컴퓨터 시스템을 포함한다. 도 16은 예를 들어, 본 발명의 한 태양에 따르는 컴퓨터 시스템(400)을 도식한다. 컴퓨터 시스템(400)은 모니터(401)(또는 다른 통신 출력 장치)와, 키보드(402)(또는 다른 통신 입력 장치)와, 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406)(또는 다른 데이터 처리 유닛)와, 하나 이상의 메모리 장치(408)를 포함할 수 있다. 메모리 장치(408)는 본 발명의 다양한 태양을 포함할 수 있다. 메모리 장치(408)는 메모리 셀의 어레이를 포함할 수 있고, 상기 어레이는 상기 어레이의 개별 메모리 셀에 액세스하기 위한 어드레싱 회로(addressing circuitry)를 포함할 수 있다. 추가로, 상기 메모리 셀 어레이는 상기 메모리 셀로부터 데이터를 판독하기 위한 판독 회로에 연결되어 있을 수 있다. 상기 어드레싱 회로와 판독 회로는 메모리 장치(408)와 프로세서(406) 사이에서 정보를 운반하기 위해 사용될 수 있다. 도 19는 마더보드(404)를 도식한 도면이다. 이러한 도면에서, 상기 어드레싱 회로는 참조번호(410)로서, 판독 회로는 참조번호(412)로서 도식된다.
본 발명의 특정 태양에서, 메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 가령, SIMM(single in-line memory module)과 DIMM(dual in-line memory module)이 본 발명을 구현하기 위해 사용된다. 메모리 장치는 상기 소자의 메모리 셀로부터 판독하거나, 상기 셀에 기록하기 위한 서로 다른 방법을 제공하는 다양한 설계 중 임의의 하나에서 사용될 수 있다. 이러한 하나의 방법이 페이지 모드 연산이다. DRAM에서의 상기 페이지 모드 연산(page mode operation)은 메모리 셀 어레이의 열(row)에 액세스하는 방법이며, 상기 어레이의 서로 다른 행(column)에는 랜덤 액세스한다. 행에 액세스될 때, 행과 열의 교차점에 저장된 데이터가 판독되어지고 기록되어질 수 있다.
소자의 또 다른 타입은 EDO(extended data output) 메모리이며, 이는 메모리 어레이 어드레스에 저장된 데이터가 어드레싱된 행이 폐쇄된 후 출력 값으로서 사용가능해진다. 메모리 출력 데이터가 메모리 버스에서 유효한 시간의 감소 없이, 더 짧은 액세스 신호를 사용함으로써 이러한 메모리는 통신 속도를 증가시킬 수 있다. 메모리 장치의 그 밖의 또 다른 타입으로는 SDRAM, DDR SDRAM, SLDRAM, VRAM, Direct RDRAM 뿐 아니라, SRAM, 또는 플래시 메모리가 있다.
도 20은 본 발명의 바람직한 전자 시스템(700)의 다양한 실시예의 하이-레벨 구성을 도식한 도면이다. 시스템(700)은 가령 컴퓨터 시스템, 또는 프로세스 제어 시스템, 또는 프로세서와 그에 연계된 메모리를 사용하는 그 밖의 다른 시스템에 대응될 수 있다. 전자 시스템(700)은 프로세서나 산술 논리 유닛(ALU)(702)과, 제 어 유닛(704)과, 메모리 장치 유닛(706)과, 입/출력 장치(708)를 포함하는 기능 요소를 갖는다. 일반적으로 전자 시스템(700)은 프로세서(702)에 의해, 그리고 프로세서(702)들 간의 상호 작용에 의해, 데이터상에서 수행될 연산들을 특정하는 명령어의 원시 세트와, 메모리 장치 유닛(706)과, I/O 소자(708)를 가진다. 하나의 세트의 연산을 연속적으로 반복함으로써, 제어 유닛(704)이 프로세서(702)와, 메모리 장치(706)와, I/O 장치(708)의 모든 연산을 관리하고 이에 따라, 명령어가 메모리 장치(706)로부터 페칭되고 실행된다. 다양한 실시예에서, 메모리 장치(706)는 RAM(random access memory) 장치와, ROM(read-only memory) 장치와, 플로피 디스크나 CD-ROM 드라이브 같은 주변 장치를 포함한다. 본 발명의 다양한 태양에 따라, 임의의 설명된 전기 소자는 DRAM 셀을 포함하도록 제작될 수 있다.
도 21은 바람직한 전자 시스템(800)의 하이-레벨 구성의 다양한 실시예를 도식한 도면이다. 상기 시스템(800)은 메모리 셀(804)의 어레이와, 어드레스 디코더(806)와, 열 액세스 회로(808)와, 행 액세스 회로(810)와, 연산을 제어하기 위한 판독/기록 제어 회로(812)와 입력/출력 회로(814)를 갖는 메모리 장치(802)를 포함한다. 상기 메모리 장치(802)는 파워 회로(816)와, 센서(820)(가령, 메모리 셀이 낮은 임계 전도성 상태 내에 있는지, 높은 임계 비-전도성 상태 내에 있는지를 판단하는 전류 센서)를 추가로 포함할 수 있다. 파워 회로(816)는 파워 서플라이 회로(880)와, 참조 전압을 제공하기 위한 회로(882)와, 펄스를 이용하여 제 1 워드 라인을 제공하기 위한 회로(884)와, 펄스를 이용하여 제 2 워드 라인을 제공하기 위한 회로(886)와, 펄스를 이용하여 비트 라인을 제공하기 위한 회로(888)를 포함 한다. 상기 시스템(800)은 프로세서(822), 또는 메모리 액세스를 위한 메모리 제어기를 포함한다.
상기 메모리 장치(802)는 제어 신호(824)를 프로세서(822)로부터 와이어링이나 금속화된 라인을 거쳐 수신한다. 상기 메모리 장치(802)는 I/O 라인을 통해 액세스된 데이터를 저장하기 위해 사용된다. 추가적인 회로와 제어 신호가 제공될 수 있으며, 상기 메모리 장치(802)는 본 발명의 목적에 초점을 맞추기 위해 간소화되었다. 프로세서(822), 또는 메모리 장치(802) 중 하나 이상은 커패시터 구조물을 메모리 장치 내에 포함할 수 있다.
본 발명의 회로와 구조물에 대한 다양한 적용 예의 일반적인 이해를 제공하기 위해 본원에서 상세히 설명된 시스템은, 본 발명의 태양에 따르는 메모리 셀을 이용하는 전자 시스템의 모든 구성 요소와 특징부를 완벽하게 설명하려는 것이 아니다. 당업자라면 상기 프로세서와 상기 메모리 장치 간의 통신 시간을 감소하기 위해 다양한 전자 시스템이 싱글-패키지 처리 유닛, 또는 단일 반도체 칩에서 제조될 수 있음을 알 것이다.
메모리 셀에 대한 적용예에는 메모리 모듈, 장치 드라이브, 파워 모듈, 통신 모듈, 프로세서 모듈, 애플리케이션 특화 모듈을 이용하는 전자 시스템이 포함될 수 있으며, 다중 층 모듈, 다중 칩 모듈이 포함될 수 있다. 이러한 회로는 다양한 전자 시스템의 서브컴포넌트일 수 있다. 상기 전자 시스템의 예로는 시계, TV, 셀 폰, PC, 자동차, 산업 제어 시스템, 항공 시스템 등이 있다.

Claims (72)

  1. 집적 회로 메모리 셀에 있어서, 상기 메모리 셀은
    조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인,
    제 2 커패시터 전극,
    상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체, 그리고
    상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터
    를 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  2. 제 1 항에 있어서, 상기 수직 트랜지스터는, 상기 제 1 소스/드레인 위에 위치하는 트랜지스터 채널과, 상기 채널 주위의 게이트 전도체와, 상기 채널 위에 위치하는 제 2 트랜지스터 소스/드레인을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  3. 제 2 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 집적 회로 메모리 셀.
  4. 제 2 항에 있어서, 상기 제 2 소스/드레인은, 디지트 라인(digit line)을 상기 채널에 연결하는 디지트 라인 내부 전도체에 포함됨을 특징으로 하는 집적 회로 메모리 셀.
  5. 제 2 항에 있어서, 상기 채널은 조합된 제 1 전극과 제 1 소스/드레인의 위쪽으로 뻗어 있는 반도성을 띄는 영역을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  6. 제 1 항에 있어서, 상기 유전체와 제 2 전극이 상기 제 1 전극을 측방으로 감싸는 것을 특징으로 하는 집적 회로 메모리 셀.
  7. 제 1 항에 있어서, 다수의 메모리 셀의 어레이에 의해 포함되며, 이때 상기 제 2 전극은 상기 다수의 메모리 셀의 어레이들 간의 공용 전극을 포함함을 특징으로 하는 집적 회로 메모리 셀.
  8. 제 1 항에 있어서, 상기 셀 크기는 1.5F x 1.5F이며, 이때 상기 F는 커패시터의 크기임을 특징으로 하는 집적 회로 메모리 셀.
  9. 제 1 항에 있어서, 상기 제 1 전극과 디지트 라인 간의 직선 전도성 경로를 추가로 포함하며, 이때 상기 경로는 상기 수직 트랜지스터를 통해 뻗어 있음을 특징으로 하는 집적 회로 메모리 셀.
  10. 청구항 제 1 항에 따른 메모리 셀을 포함하는 메모리 장치.
  11. 메모리 장치와 마이크로프로세서를 포함하는 컴퓨터 시스템에 있어서, 상기 메모리 장치는 청구항 제 1 항에 따른 메모리 셀을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  12. 집적 회로 메모리 셀에 있어서, 상기 메모리 셀은
    조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인,
    상기 제 1 전극에 인접한 제 2 커패시터 전극,
    상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체,
    상기 제 1 소스/드레인 바로 위에 위치하는 트랜지스터 채널, 그리고
    조합된 디지트 라인 내부 전도체와 상기 채널 바로 위의 제 2 트랜지스터 소스/드레인
    을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  13. 제 12 항에 있어서, 상기 채널은 상기 제 2 소스/드레인에 직접 접촉하는 것을 특징으로 하는 집적 회로 메모리 셀.
  14. 제 12 항에 있어서, 전기적으로 접촉해 있는 상기 채널과 상기 내부 전도체 사이의 전도성 배리어(barrier)를 더 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  15. 제 12 항에 있어서, 상기 채널은 상기 제 1 소스/드레인에 직접 접촉함을 특징으로 하는 집적 회로 메모리 셀.
  16. 제 12 항에 있어서, 상기 채널은, 상기 조합된 제 1 전극과 제 1 소스/드레인의 위쪽으로 뻗어 있는 반도성을 띄는 영역을 포함함을 특징으로 하는 집적 회로 메모리 셀.
  17. 제 12 항에 있어서, 상기 유전체와 상기 제 2 전극은 상기 제 1 전극을 측방으로 감싸는 것을 특징으로 하는 집적 회로 메모리 셀.
  18. 제 12 항에 있어서, 다수의 메모리 셀의 어레이에 의해 포함되며, 이때 상기 제 2 전극은 상기 다수의 메모리 셀의 어레이 간의 공용 전극을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  19. 제 12 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 집적 회로 메모리 셀.
  20. 제 12 항에 있어서, 셀 크기는 1.5F x 1.5F이며, 이때 상기 F는 커패시터의 크기임을 특징으로 하는 집적 회로 메모리 셀.
  21. 제 12 항에 있어서, 상기 채널을 측방으로 감싸는 게이트 전도체를 더 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  22. 제 12 항에 있어서, 상기 내부 전도체의 위에서 전기적으로 접촉하고 있는 디지트 라인 부분과, 상기 제 1 전극과 상기 디지트 라인 사이에서, 상기 제 1 소스/드레인, 채널, 제 2 소스/드레인을 통과하는 직선 전도성 경로를 더 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  23. 청구항 제 12 항에 따른 메모리 셀을 포함하는 메모리 장치.
  24. 메모리 장치와 마이크로프로세서를 포함하는 컴퓨터 시스템에 있어서, 상기 메모리 장치는 청구항 제 12 항에 따른 메모리 셀을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  25. 다수의 집적 회로 메모리 셀에 있어서, 상기 메모리 셀은
    벌크 반도체 기판,
    상기 기판에 매몰된 고립 층,
    상기 기판에 존재하는 전계 고립부(field isolation)로서, 상기 고립 층 위에서, 그리고 상기 기판 내에서 상기 전계 고립부는 다수의 전기적으로 고립된 실 리콘 베이스를 감싸는 방의 전계 고립부(field isolation),
    상기 다수의 실리콘 베이스로부터 위쪽으로 뻗어 있는 다수의 실리콘 행(silicon column)으로서, 각각의 행은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 소스/드레인을 포함하는 다수의 실리콘 행(silicon column)
    을 포함하며, 개별 메모리 셀은
    다수의 메모리 셀의 공용 제 2 커패시터 전극,
    상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체, 그리고
    상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터
    를 더 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  26. 제 25 항에 있어서, 상기 기판은 벌크 실리콘 웨이퍼를 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  27. 제 25 항에 있어서, 상기 기판을 통과하여 상기 고립 층에 이르는 폐쇄 루프 트렌치를 더 포함하며, 이때 상기 트렌치는 실리콘 베이스를 형성하고, 상기 전계 고립부를 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  28. 제 25 항에 있어서, 상기 행은 에피택시 실리콘을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  29. 제 25 항에 있어서, 상기 행은 벌크 반도체 기판의 한 부분을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  30. 제 25 항에 있어서, 다수의 제 1 전극들 사이의 충진 물질은 공용 제 2 전극을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  31. 제 25 항에 있어서, 상기 다수의 제 1 전극들 사이의 충진 물질은 상기 공용 제 2 전극 위에 절연 물질을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  32. 제 25 항에 있어서, 다수의 수직 트랜지스터의 위에서 전기적으로 접촉하고 있는 디지트 라인을 더 포함하며, 상기 메모리 셀은 개별 제 1 전극과 상기 디지트 라인 사이의 직선 전도성 경로를 포함하며, 상기 전도성 경로는 그에 대응하는 개별 수직 트랜지스터를 통과해 뻗어 있음을 특징으로 하는 집적 회로 메모리 셀.
  33. 제 25 항에 있어서, 개별 셀 크기는 1.5F x 1.5F이며, 이때 F는 커패시터의 크기임을 특징으로 하는 집적 회로 메모리 셀.
  34. 제 25 항에 있어서, 개별 수직 트랜지스터는 상기 제 1 소스/드레인 위에 위치하는 트랜지스터 채널과, 상기 채널 주위의 게이트 전도체와, 상기 채널 위의 제 2 트랜지스터 소스/드레인을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  35. 제 34 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 집적 회로 메모리 셀.
  36. 제 34 항에 있어서, 상기 개별 채널은 개별 실리콘 행의 반도성을 띄는 가장 상부을 포함하는 것을 특징으로 하는 집적 회로 메모리 셀.
  37. 제 34 항에 있어서, 상기 제 2 소스/드레인은, 디지트 라인을 상기 채널에 연결하는 디지트 라인 내부 전도체에 포함되는 것을 특징으로 하는 집적 회로 메모리 셀.
  38. 청구항 제 25 항에 따른 다수의 메모리 셀을 포함하는 메모리 장치.
  39. 메모리 장치와 마이크로프로세서를 포함하는 컴퓨터 시스템으로서, 상기 메모리 장치는 청구항 제 25 항에 따른 다수의 메모리 셀을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  40. 메모리 셀 제작 방법에 있어서, 상기 방법은
    조합된 제 1 커패시터 전극과 제 트랜지스터 소스/드레인을 형성하는 단계,
    제 2 커패시터 전극을 형성하는 단계,
    상기 제 1 전극과 상기 제 2 전극 사이의 커패시터 유전체를 형성하는 단계, 그리고
    상기 제 1 소스/드레인 위에서 이를 포함하는 수직 트랜지스터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  41. 제 40 항에 있어서,
    상기 제 2 전극을 형성하는 단계는, 제 2 전극 층을 기판 위에 증착하는 단계와, 상기 제 2 전극 층의 일부를 제거하는 단계와, 상기 제 2 전극 층을 완전히 통과하는 제 1 구멍을 형성하여, 상기 기판을 노출시키는 단계를 포함하며,
    상기 유전체를 형성하는 단계는, 유전 층을 상기 제 1 구멍 내부에, 그리고 상기 제 1 구멍의 측벽 위에 증착하는 단계와, 상기 유전 층의 일부를 제거하는 단계와, 상기 유전 층을 완전히 통과하는 제 2 구멍을 형성하여, 상기 기판을 노출시키는 단계를 포함하며,
    상기 조합된 제 1 전극과 제 1 소스/드레인은 제 1 구멍 및 제 2 구멍 내부에, 그리고 상기 유전체 위에 형성되는 것을 특징으로 하는 메모리 셀 제작 방법.
  42. 제 40 항에 있어서, 상기 조합된 제 1 전극과 제 1 소스/드레인을 형성하는 단계는, 노출된 기판으로부터 실리콘 행의 에피택시 성장 단계를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  43. 제 40 항에 있어서,
    상기 조합된 제 1 전극과 제 1 소스/드레인을 형성하는 단계는, 실리콘 기판의 일부를 제거하는 단계를 포함하며, 상기 제거 단계에 따라 실리콘 행이 제고되며,
    상기 유전체를 형성하는 단계는, 유전 층을 상기 행의 측벽 위에 증착하는 단계를 포함하며, 그리고
    상기 제 2 전극을 형성하는 단계는 상기 유전체 위에 제 2 전극 층을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  44. 제 40 항에 있어서, 상기 수직 트랜지스터를 형성하는 단계는, 상기 조합된 제 1 전극과 제 1 소스/드레인의 가장 상부를 반도체로서 남겨두는 단계를 포함하며, 이때 상기 반도체 상부는 상기 수직 트랜지스터의 트랜지스터 채널을 형성하는 것을 특징으로 하는 메모리 셀 제작 방법.
  45. 제 44 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 메모리 셀 제작 방법.
  46. 제 40 항에 있어서, 상기 수직 트랜지스터를 형성하는 단계는 상기 제 1 소스/드레인 위에 바로 트랜지스터 채널을 형성하는 단계와, 디지트 라인 내부 전도 체를 상기 채널 바로 위에 형성하는 단계를 포함하며, 이때 상기 수직 트랜지스터의 제 2 트랜지스터 소스/드레인은 상기 내부 전도체에 포함됨을 특징으로 하는 메모리 셀 제작 방법.
  47. 제 40 항에 있어서, 상기 수직 트랜지스터를 형성하는 단계는, 트랜지스터 채널을 상기 제 1 소스/드레인 위에 형성하는 단계와, 상기 채널 주위에, 그리고 상기 제 2 커패시터 전극 위에 게이트 전도체 층을 형성하는 단계와, 상기 게이트 전도체 층을 평탄 처리하는 단계와, 상기 게이트 전도체 층의 과도한 부분을 제거하는 단계를 포함하며, 이때 상기 게이트 전도체 층의 잔존 부분이 상기 채널을 측방으로 감싸는 게이트 전도체를 형성하는 것을 특징으로 하는 메모리 셀 제작 방법.
  48. 제 40 항에 있어서, 상기 유전체와 제 2 전극이 상기 제 1 전극을 측방으로 감싸는 것을 특징으로 하는 메모리 셀 제작 방법.
  49. 제 40 항에 있어서, 상기 메모리 셀을 다수의 메모리 셀의 어레이의 한 부분으로서 형성하는 단계가 포함되며, 이때 상기 제 2 전극은 상기 다수의 메모리 셀의 어레이의 공용 전극을 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  50. 제 40 항에 있어서, 셀 크기는 1.5F x 1.5F이며, 이때 F는 커패시터의 크기 임을 특징으로 하는 메모리 셀 제작 방법.
  51. 제 40 항에 있어서, 상기 메모리 셀은 제 1 전극과 디지트 라인 사이의 직선 전도성 경로를 포함하며, 상기 경로는 상기 수직 트랜지스터를 통과하여 뻗어 있음을 특징으로 하는 메모리 셀 제작 방법.
  52. 메모리 셀 제작 방법에 있어서, 상기 방법은
    제 2 커패시터 전극 층을 기판 위에 형성하는 단계,
    상기 제 2 전극 층을 완전히 통고하는 구멍을 형성하여 상기 기판을 노출시키는 단계,
    상기 유전체 층을 통과하여 노출된 기판을 이용하여, 상기구멍의 측벽 위에 커패시터 유전체를 형성하는 단계,
    조합된 제 1 커패시터와 제 1 트랜지스터 소스/드레인을 상기 노출된 기판으로부터 에피택시 성장 시키는 단계,
    상기 제 1 소스/드레인 바로 위에 트랜지스터 채널을 형성하는 단계,
    조합된 디지트 라인 내부 전도체와 제 2 트랜지스터 스소/드레인을 상기 채널 바로 위에 형성하는 단계
    를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  53. 제 52 항에 있어서, 상기 채널을 형성하는 단계는 상기 조합된 제 1 전극과 제 1 소스/드레인의 가장 상부를 반도체로서 남겨두는 단계를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  54. 제 52 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 메모리 셀 제작 방법.
  55. 제 52 항에 있어서, 상기 게이트 전도체 층을 상기 채널 주위에서, 그리고 상기 제 2 커패시터 전극 위에서 형성하는 단계와, 상기 게이트 전도체 층을 평탄 처리하는 단계와, 상기 게이트 전도체 층의 과도한 부분을 제거하는 단계를 더 포함하며, 이때 상기 게이트 전도체 층의 잔존 부분은 상기 채널을 측방으로 감싸는 게이트 전도체를 형성하는 것을 특징으로 하는 메모리 셀 제작 방법.
  56. 제 52 항에 있어서, 상기 유전체와 제 2 전극이 상기 제 1 전극을 측방으로 감싸는 것을 특징으로 하는 메모리 셀 제작 방법.
  57. 제 52 항에 있어서, 상기 메모리 셀을 다수의 메모리 셀의 어레이의 한 부분으로서 형성하는 단계를 포함하며, 이때 상기 제 2 전극은 상기 다수의 메모리 셀의 공용 전극을 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  58. 제 52 항에 있어서, 셀 크기는 1.5F x 1.5F이며, 이때 상기 F는 커패시터 크 기임을 특징으로 하는 메모리 셀 제작 방법.
  59. 제 52 항에 있어서, 상기 메모리 셀은 상기 제 1 전극과 디지트 라인 사이의 직선 전도성 경로를 포함하며, 이때 상기 경로는 상기 제 1 소스/드레인과, 채널과, 제 2 소스/드레인을 통과하여 뻗어 있음을 특징으로 하는 메모리 셀 제작 방법.
  60. 다수의 메모리 셀을 제작하는 방법에 있어서, 상기 방법은
    이온 임플랜팅하여, 벌크 반도체 기판에 매몰된 고립 층을 형성하는 단계,
    상기 기판에 전계 고립부(field isolation)를 형성하는 단계로서, 상기 고립 층 위에서, 그리고 상기 기판 내에서, 상기 전계 고립부는 다수의 전기적으로 고립된 실리콘 베이스를 감싸는 단계,
    다수의 실리콘 베이스로부터 위로 뻗어 있는 다수의 실리콘 행을 형성하는 단계로서, 이때 개별 행은 조합된 제 1 커패시터 전극과 제 1 트랜지스터 스소/드레인을 포함하는 단계,
    제 2 커패시터 전극 층을 증착하고, 상기 제 1 전극 층의 과도한 부분을 제거하고, 다수의 메모리 셀의 공용 제 1 전극을 형성하는 단계,
    상기 공용 제 2 전극과 다수의 제 1 전극 사이에서 커패시터 유전체를 형성하는 단계, 그리고
    다수의 메모리 셀의 개별 제 1 소스/드레인 위에서 이를 포함하는 개별 수직 트랜지스터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  61. 제 60 항에 있어서, 상기 기판은 벌크 실리콘 웨이퍼를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  62. 제 60 항에 있어서, 상기 기판을 통과하여 상기 고립 층에 이르는 폐쇄 루프 트렌치를 형성하기 위해, 기판 물질을 제거하는 단계와, 상기 트렌치에 전계 고립부를 형성하는 단계를 더 포함하며, 상기 트렌치는 실리콘 베이스를 형성하는 것을 특징으로 하는 메모리 셀 제작 방법.
  63. 제 60 항에 있어서, 상기 행을 형성하는 단계는 전계 고립부와 제 2 전극을 형성하는 단계 후, 노출된 실리콘 베이스로부터 상기 행을 에피택시 성장시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  64. 제 60 항에 있어서, 상기 행을 형성하는 단계는 기판의 한 부분을 제거하는 단계를 포함하며, 상기 제거하는 단계에 따라 상기 실리콘 행이 제공되고, 그 후 상기 전계 고립부가 형성되는 것을 특징으로 하는 메모리 셀 제작 방법.
  65. 제 60 항에 있어서, 상기 제 2 전극이 다수의 제 1 전극 사이의 갭을 충진하 도록 상기 제 2 전극의 두께를 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  66. 제 60 항에 있어서, 절연 물질을 상기 제 2 전극 위에, 그리고 다수의 제 1 전극 사이에 증착시키는 단계와, 상기 절연 물질이 상기 다수의 제 1 전극 사이의 갭을 충진하도록 제 2 전극의 두께와 절연 물질을 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  67. 제 60 항에 있어서, 다수의 수직 트랜지스터 위에서 전기적으로 접촉하고 있는 디지트 라인을 형성하는 단계를 더 포함하며, 상기 메모리 셀이 개별 제 1 전극과 상기 디지트 라인 사이의 직선 전도성 경로를 포함하며, 상기 경로는 대응하는 개별 수직 트랜지스터를 통해 뻗어 있음을 특징으로 하는 메모리 셀 제작 방법.
  68. 제 60 항에 있어서, 개별 셀 크기는 1.5F x 1.5F이며, 이때 F는 커패시터 크기임을 특징으로 하는 메모리 셀 제작 방법.
  69. 제 60 항에 있어서, 개별 수직 트랜지스터를 형성하는 단계는 상기 제 1 소스/드레인 위의 트랜지스터 채널을 형성하는 단계와, 게이트 전도체를 상기 채널 주위에 형성하는 단계와, 상기 채널 위에 제 2 트랜지스터 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 제작 방법.
  70. 제 69 항에 있어서, 상기 채널의 특징부 크기는 상기 제 1 전극의 특징부 크기 이하임을 특징으로 하는 메모리 셀 제작 방법.
  71. 제 69 항에 있어서, 개별 채널을 형성하는 단계는 개별 실리콘 행의 가장 상부를 전도성 도핑하는 단계를 포함함을 특징으로 하는 메모리 셀 제작 방법.
  72. 제 69 항에 있어서, 상기 제 2 소스/드레인을 형성하는 단계는, 디지트 라인을 상기 채널에 연결하는 디지트 라인 내부 전도체를 형성하는 단계를 포함하며, 상기 제 2 소스/드레인은 상기 내부 전도체에 포함됨을 특징으로 하는 메모리 셀 제작 방법.
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