JPH084125B2 - 縦型１トランジスタｄｒａｍセル構造およびその製作方法 - Google Patents
縦型１トランジスタｄｒａｍセル構造およびその製作方法Info
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- JPH084125B2 JPH084125B2 JP61147264A JP14726486A JPH084125B2 JP H084125 B2 JPH084125 B2 JP H084125B2 JP 61147264 A JP61147264 A JP 61147264A JP 14726486 A JP14726486 A JP 14726486A JP H084125 B2 JPH084125 B2 JP H084125B2
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- Japan
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- conductive layer
- substrate
- memory cell
- recess
- insulated
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路の構造ならびにその製作方法に関す
るもので、とくに集積回路からなるメモリの構造および
その製作方法に係わるものである。
るもので、とくに集積回路からなるメモリの構造および
その製作方法に係わるものである。
［従来の技術］ 集積回路の製造における共通の目標は、各種の構成部
の形成に要する集積回路の面積を最小限とすることにあ
る。こうした目標はデイジタルメモリ回路の製造におい
てとくに重要である。メモリ回路は個々のメモリセルの
繰返しであるため、各メモリセルの表面面積をわずかに
節約するだけで、集積回路全体の表面面積を大きく節約
することにつながる。このため、縦型構造としたDRAMセ
ルが例えば米国特許出願第679,663号（1984年12月７日
出願）等により提案されている。
の形成に要する集積回路の面積を最小限とすることにあ
る。こうした目標はデイジタルメモリ回路の製造におい
てとくに重要である。メモリ回路は個々のメモリセルの
繰返しであるため、各メモリセルの表面面積をわずかに
節約するだけで、集積回路全体の表面面積を大きく節約
することにつながる。このため、縦型構造としたDRAMセ
ルが例えば米国特許出願第679,663号（1984年12月７日
出願）等により提案されている。
１トランジスタ型DRAMセルは通常、ワードラインおよ
びビツトラインによりそれぞれ制御されるゲートおよび
ソースと、一方の電極を接地したキヤパシタの他方の電
極に接続したドレーンとからなる制御トランジスタから
なつている。
びビツトラインによりそれぞれ制御されるゲートおよび
ソースと、一方の電極を接地したキヤパシタの他方の電
極に接続したドレーンとからなる制御トランジスタから
なつている。
［発明が解決しようとする問題点］ このようなメモリセルに対するデータの書込みは、上
記キヤパシタに電荷を蓄えることにより行なわれてい
る。この蓄積電荷は究極的にはキヤパシタから漏洩して
しまうものであるため、該セルに対して周期的にリフレ
ツシユを行なうことが必要となる。この場合、各リフレ
ツシユサイクル間の時間長さは、当該キヤパシタの容量
が増大するにともなつて増大するが、上記形式のDRAMセ
ルにおいてはキヤパシタの容量を増大させることが望ま
しい。また、キヤパシタの非接地側電極が基板から絶縁
されていない場合には、当該キヤパシタに蓄えられる電
荷には、浮遊電界やアルフア粒子、基板中の電荷等によ
る影響もある。かくて、非接地側電極を基板から絶縁し
たメモリ用キヤパシタを実現することが望まれていた。
記キヤパシタに電荷を蓄えることにより行なわれてい
る。この蓄積電荷は究極的にはキヤパシタから漏洩して
しまうものであるため、該セルに対して周期的にリフレ
ツシユを行なうことが必要となる。この場合、各リフレ
ツシユサイクル間の時間長さは、当該キヤパシタの容量
が増大するにともなつて増大するが、上記形式のDRAMセ
ルにおいてはキヤパシタの容量を増大させることが望ま
しい。また、キヤパシタの非接地側電極が基板から絶縁
されていない場合には、当該キヤパシタに蓄えられる電
荷には、浮遊電界やアルフア粒子、基板中の電荷等によ
る影響もある。かくて、非接地側電極を基板から絶縁し
たメモリ用キヤパシタを実現することが望まれていた。
［問題点を解決しようとするための手段］ しかして本発明は、基板から絶縁されたセルキヤパシ
タ電極を非接地とすることにより、容量を増大させると
ともにソフトエラーの発生率を最小限とする１トランジ
スタ型DRAMセルを一実施例とするメモリセルを提供する
ものである。この実施例におけるセル構造は、基板中に
設けた凹陥部ないしトレンチの垂直な側壁に縦型トラン
ジスタを形成し、また該凹陥部ないしトレンチの底部に
キヤパシタを形成してなるものである。このキヤパシタ
はその中央部に導電性のポリシリコンポスト部を有し、
これにより該キヤパシタの電極面積を増大させ、ひいて
は当該メモリセルキヤパシタの容量を増大させるもので
ある。
タ電極を非接地とすることにより、容量を増大させると
ともにソフトエラーの発生率を最小限とする１トランジ
スタ型DRAMセルを一実施例とするメモリセルを提供する
ものである。この実施例におけるセル構造は、基板中に
設けた凹陥部ないしトレンチの垂直な側壁に縦型トラン
ジスタを形成し、また該凹陥部ないしトレンチの底部に
キヤパシタを形成してなるものである。このキヤパシタ
はその中央部に導電性のポリシリコンポスト部を有し、
これにより該キヤパシタの電極面積を増大させ、ひいて
は当該メモリセルキヤパシタの容量を増大させるもので
ある。
メモリセルキヤパシタの非接地側電極は、上記トレン
チ内部にこれを形成して基板から絶縁する非接地側電極
はポリシリコンプラグを介して上記縦型トランジスタに
結合し、かくして当該実施例によるメモリセルは、その
メモリセルキヤパシタの非接地側電極が完全に絶縁され
ることとなつて、ソフトエラーの発生率が低下すること
となるのである。
チ内部にこれを形成して基板から絶縁する非接地側電極
はポリシリコンプラグを介して上記縦型トランジスタに
結合し、かくして当該実施例によるメモリセルは、その
メモリセルキヤパシタの非接地側電極が完全に絶縁され
ることとなつて、ソフトエラーの発生率が低下すること
となるのである。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。第
1A図は本発明によりメモリセル製作方法の一実施例の初
期の工程における半導体構造を示す概略断面図である。
すなわち、本発明による製作方法においては、まず同図
に示すようにＰ型基板１の表面に公知の方法を用いてN+
領域を形成する。ついで二酸化シリコン層２をほぼ2500
Åの厚みに熱成長させた後、これをパターン化してエツ
チマスクを形成し、このエツチマスクを用いてトレンチ
４をエツチ形成する。このトレンチ４は、その紙面に垂
直な方向の長さをどのようなものとしてもよいが、図面
の実施例においては、該トレンチ４の開口端はこれを略
正方形であるものとする。なお上記トレンチ４は異方性
プラズマエツチ法によりこれを形成する。
1A図は本発明によりメモリセル製作方法の一実施例の初
期の工程における半導体構造を示す概略断面図である。
すなわち、本発明による製作方法においては、まず同図
に示すようにＰ型基板１の表面に公知の方法を用いてN+
領域を形成する。ついで二酸化シリコン層２をほぼ2500
Åの厚みに熱成長させた後、これをパターン化してエツ
チマスクを形成し、このエツチマスクを用いてトレンチ
４をエツチ形成する。このトレンチ４は、その紙面に垂
直な方向の長さをどのようなものとしてもよいが、図面
の実施例においては、該トレンチ４の開口端はこれを略
正方形であるものとする。なお上記トレンチ４は異方性
プラズマエツチ法によりこれを形成する。
ついで上記トレンチ４の領域上に、第1B図に示すよう
に二酸化シリコン層５を熱成長させる。この二酸化シリ
コン層５の厚みは、ほぼ150Åとする。次にポリシリコ
ン層６を化学蒸着法によりほぼ1500Åの厚みに被着形成
する。なお、このポリシリコン層６には、その蒸着時に
Ｎ型不純物を高濃度に導入しておく。つづいて上記ポリ
シリコン層６を異方性エツチ処理することにより、第1C
図に示す構造とする。次に化学蒸着法を用いて窒化シリ
コン層７をほぼ100Åの厚みに被着する。ついでこの窒
化シリコン層７に対して異方性エツチを施すことによ
り、第1D図に示す構造とする。さらに異方性エツチを用
いて、前記トレンチ４の底部における二酸化シリコン層
５を除去する。つづいてこのトレンチ４をポリシリコン
層８により充填し、該ポリシリコン層８に対してその被
着中にＰ型不純物イオンを高濃度に導入して、第1E図に
示す構造とする。しかる後、前記ポリシリコン層８、窒
化シリコン層７、ポリシリコン層６および二酸化シリコ
ン層５からなるトレンチ４内の積層構造全体に対してエ
ツチバツクを行なうことにより、第1F図に示す構造とす
る。ついで選択的エツチ法を用いて上記二酸化シリコン
層５に対してさらにエツチ処理を施すことにより、第1E
図に示すようなプラグ開口部９を形成する。次にこれら
開口部９をポリシリコン層10の被着により充填する。つ
づいてこのポリシリコン層10をエツチ除去して、第1G図
に示すようにポリシリコンプラグ部11のみを残す。次に
二酸化シリコン層13を約250Åの厚みに熱成長させる。
この熱成長工程中に、高濃度のポリシリコン層６からＮ
型不純物の原子が上記ポリシリコンプラグ部11を介して
基板１中に拡散して、N+型ドレーン領域12を形成する。
ついで化学蒸着法を用いてポリシリコン層14を約5000Å
の厚みに被着する。
に二酸化シリコン層５を熱成長させる。この二酸化シリ
コン層５の厚みは、ほぼ150Åとする。次にポリシリコ
ン層６を化学蒸着法によりほぼ1500Åの厚みに被着形成
する。なお、このポリシリコン層６には、その蒸着時に
Ｎ型不純物を高濃度に導入しておく。つづいて上記ポリ
シリコン層６を異方性エツチ処理することにより、第1C
図に示す構造とする。次に化学蒸着法を用いて窒化シリ
コン層７をほぼ100Åの厚みに被着する。ついでこの窒
化シリコン層７に対して異方性エツチを施すことによ
り、第1D図に示す構造とする。さらに異方性エツチを用
いて、前記トレンチ４の底部における二酸化シリコン層
５を除去する。つづいてこのトレンチ４をポリシリコン
層８により充填し、該ポリシリコン層８に対してその被
着中にＰ型不純物イオンを高濃度に導入して、第1E図に
示す構造とする。しかる後、前記ポリシリコン層８、窒
化シリコン層７、ポリシリコン層６および二酸化シリコ
ン層５からなるトレンチ４内の積層構造全体に対してエ
ツチバツクを行なうことにより、第1F図に示す構造とす
る。ついで選択的エツチ法を用いて上記二酸化シリコン
層５に対してさらにエツチ処理を施すことにより、第1E
図に示すようなプラグ開口部９を形成する。次にこれら
開口部９をポリシリコン層10の被着により充填する。つ
づいてこのポリシリコン層10をエツチ除去して、第1G図
に示すようにポリシリコンプラグ部11のみを残す。次に
二酸化シリコン層13を約250Åの厚みに熱成長させる。
この熱成長工程中に、高濃度のポリシリコン層６からＮ
型不純物の原子が上記ポリシリコンプラグ部11を介して
基板１中に拡散して、N+型ドレーン領域12を形成する。
ついで化学蒸着法を用いてポリシリコン層14を約5000Å
の厚みに被着する。
以上の工程により、ソース３、ゲート14、ドレーン12
からなるパストランジスタと、ポリシリコン層６および
基板１を両電極とするキヤパシタとからなるDRAMメモリ
セルが得られることとなる。この場合、前記ポリシリコ
ン層８はメモリセルを構成するキヤパシタの設置側電極
の延長部を形成して当該キヤパシタの容量を増大させ、
あるいは容量を同一とした場合には前記トレンチ４の深
さを浅くすることを可能とする。
からなるパストランジスタと、ポリシリコン層６および
基板１を両電極とするキヤパシタとからなるDRAMメモリ
セルが得られることとなる。この場合、前記ポリシリコ
ン層８はメモリセルを構成するキヤパシタの設置側電極
の延長部を形成して当該キヤパシタの容量を増大させ、
あるいは容量を同一とした場合には前記トレンチ４の深
さを浅くすることを可能とする。
第２図は上述のような第1G図の構成要素により得られ
る電気的機能を表すDRAMセル20の概略等価回路図であ
る。さらに第３図はこのようなDRAMセル20を含む集積回
路の表面の一部を示す平面図である。通常のメモリセル
においては、図示のポリシリコンワードライン14は該ア
レイの幅方向に延びて複数個のメモリセルに対するワー
ドラインとなり、また図示のソース拡散領域３は当該ア
レイの長さ方向に延びて同じく複数個のメモリセルに対
するビツトラインとなるものである。
る電気的機能を表すDRAMセル20の概略等価回路図であ
る。さらに第３図はこのようなDRAMセル20を含む集積回
路の表面の一部を示す平面図である。通常のメモリセル
においては、図示のポリシリコンワードライン14は該ア
レイの幅方向に延びて複数個のメモリセルに対するワー
ドラインとなり、また図示のソース拡散領域３は当該ア
レイの長さ方向に延びて同じく複数個のメモリセルに対
するビツトラインとなるものである。
上述のように、本発明の実施例は単一のトレンチ内に
縦型構造として形成した素子によりメモリセルを構成す
るようにしたものであり、このトレンチ自体はその水平
方向の寸法を、使用するリソグラフイ技術により形成可
能の最小パターン寸法と同等とすることができ、このた
めメモリセル全体の形成面積を従来の方式により形成し
たトランジスタのゲート領域と等しくすることが可能と
なる。さらに本発明によるトレンチ型メモリセルは、キ
ヤパシタの容量を大きくし、しかもソフトエラーの発生
率を最小限とするものである。
縦型構造として形成した素子によりメモリセルを構成す
るようにしたものであり、このトレンチ自体はその水平
方向の寸法を、使用するリソグラフイ技術により形成可
能の最小パターン寸法と同等とすることができ、このた
めメモリセル全体の形成面積を従来の方式により形成し
たトランジスタのゲート領域と等しくすることが可能と
なる。さらに本発明によるトレンチ型メモリセルは、キ
ヤパシタの容量を大きくし、しかもソフトエラーの発生
率を最小限とするものである。
［発明の効果］ 以上に述べたように、本発明によるメモリセルは、そ
の一実施例として１トランジスタDRAMセル20を提供する
ものであり、この１トランジスタDRAMセルにおいて基板
から絶縁されたセルキヤパシタ電極６を非接地とするこ
とにより、容量を増大させるとともにソフトエラーの発
生率を最小限とするものである。このセル構造において
は、基板中に設けた凹陥部ないしトレンチの垂直な側壁
に縦型トランジスタ3/12/13/14を形成し、また該凹陥部
ないしトレンチの底部にキヤパシタを形成してなるもの
である。このキヤパシタはその中央部に導電性のポリシ
リコンポスト部８を有し、これにより該キヤパシタの電
極面積を増大させ、ひいては当該メモリセルキヤパシタ
の容量を増大させることができるという効果がある。
の一実施例として１トランジスタDRAMセル20を提供する
ものであり、この１トランジスタDRAMセルにおいて基板
から絶縁されたセルキヤパシタ電極６を非接地とするこ
とにより、容量を増大させるとともにソフトエラーの発
生率を最小限とするものである。このセル構造において
は、基板中に設けた凹陥部ないしトレンチの垂直な側壁
に縦型トランジスタ3/12/13/14を形成し、また該凹陥部
ないしトレンチの底部にキヤパシタを形成してなるもの
である。このキヤパシタはその中央部に導電性のポリシ
リコンポスト部８を有し、これにより該キヤパシタの電
極面積を増大させ、ひいては当該メモリセルキヤパシタ
の容量を増大させることができるという効果がある。
また上記メモリセルキヤパシタの非接地側電極は、上
記トレンチ内部にこれを形成して基板から絶縁する。こ
の非接地側電極はポリシリコンプラグ11を介して上記縦
型トランジスタに結合し、かくて当該実施例によるメモ
リセルは、そのメモリセルキヤパシタの非接地側電極が
完全に絶縁されることとになつて、ソフトエラーの発生
率が低下することとなるという効果もある。
記トレンチ内部にこれを形成して基板から絶縁する。こ
の非接地側電極はポリシリコンプラグ11を介して上記縦
型トランジスタに結合し、かくて当該実施例によるメモ
リセルは、そのメモリセルキヤパシタの非接地側電極が
完全に絶縁されることとになつて、ソフトエラーの発生
率が低下することとなるという効果もある。
以上の説明に関連して、さらに以下の項を開示する。
（１） 基板の凹陥部側壁に形成した第１の導電層と、 該第１の導電層の近傍に形成し、かつこれから絶縁す
るとともに、前記基板と結合した第２の導電層と、 前記凹陥部の側壁中に形成し、第１の電流処理端子
と、前記第１および第２の導電層に結合した第２の電流
処理端子と、制御端子とを有するトランジスタとからな
ることを特徴とするメモリセル。
るとともに、前記基板と結合した第２の導電層と、 前記凹陥部の側壁中に形成し、第１の電流処理端子
と、前記第１および第２の導電層に結合した第２の電流
処理端子と、制御端子とを有するトランジスタとからな
ることを特徴とするメモリセル。
（２） 前記基板の凹陥部は実質的に垂直の側壁を有す
ることとした第１項記載のメモリセル。
ることとした第１項記載のメモリセル。
（３） 前記第２の導電層はこれを前記第１の導電層に
より取り囲むこととした第１項記載のメモリセル。
より取り囲むこととした第１項記載のメモリセル。
（４） 前記トランジスタはこれを電界効果トランジス
タとした第１項記載のメモリセル。
タとした第１項記載のメモリセル。
（５） 前記第１および第２の導電層はこれを誘電体層
により互いに絶縁することとした第１項記載のメモリセ
ル。
により互いに絶縁することとした第１項記載のメモリセ
ル。
（６） 複数個のメモリセルからなるメモリにおいて、
該メモリセルの各々が 基板の凹陥部側壁に形成した第１の導電層と、 該第１の導電層の近傍に形成し、かつこれから絶縁す
るとともに、前記基板と結合した第２の導電層と、 前記凹陥部の側壁中に形成し、第１の電流処理端子
と、前記第１および第２の導電層に結合した第２の電流
処理端子と、制御端子とを有するトランジスタとからな
ることを特徴とするメモリ。
該メモリセルの各々が 基板の凹陥部側壁に形成した第１の導電層と、 該第１の導電層の近傍に形成し、かつこれから絶縁す
るとともに、前記基板と結合した第２の導電層と、 前記凹陥部の側壁中に形成し、第１の電流処理端子
と、前記第１および第２の導電層に結合した第２の電流
処理端子と、制御端子とを有するトランジスタとからな
ることを特徴とするメモリ。
（７） 基板中に凹陥部を形成し、 該基板の近傍に形成し、かつこれから絶縁した第１の
導電層を形成し、 該第１の導電層の近傍に位置し、かつこの第１の導電
層から絶縁するとともに、前記基板と結合した第２の導
電層を形成し、 前記凹陥部の側壁中に、第１の電流処理端子と、制御
端子と、前記第１の導電層に結合した第２の電流処理端
子とを有するトランジスタを形成することからなること
を特徴とするメモリセルの製作方法。
導電層を形成し、 該第１の導電層の近傍に位置し、かつこの第１の導電
層から絶縁するとともに、前記基板と結合した第２の導
電層を形成し、 前記凹陥部の側壁中に、第１の電流処理端子と、制御
端子と、前記第１の導電層に結合した第２の電流処理端
子とを有するトランジスタを形成することからなること
を特徴とするメモリセルの製作方法。
（８） 基板中に凹陥部を形成し、 該凹陥部の表面に第１の絶縁層を形成し、 この第１の絶縁層の表面に第１の導電層を形成し、 該第１の導電層の表面に第２の絶縁層を形成し、 この第２の絶縁層の表面に第２の導電層を形成し、 前記第１および第２の絶縁層と前記第１および第２の
導電層を前記凹陥部の一部から除去し、 さらに前記第１の導電層と前記基板との間の前記第１
絶縁層の一部を除去し、 前記基板と前記第１の導電層との間から前記第１絶縁
層を除去した領域内に第３の導電層を形成し、 この第３の導電層の近傍において前記基板中にソース
領域を形成し、 前記凹陥部の近傍において前記基板中にドレーン領域
を形成し、 これらソースおよびドレーン領域の間にチヤンネル領
域を画定し、 このチヤンネル領域の近傍において前記凹陥部内にゲ
ート領域を形成することからなることを特徴とするメモ
リセルの製作方法。
導電層を前記凹陥部の一部から除去し、 さらに前記第１の導電層と前記基板との間の前記第１
絶縁層の一部を除去し、 前記基板と前記第１の導電層との間から前記第１絶縁
層を除去した領域内に第３の導電層を形成し、 この第３の導電層の近傍において前記基板中にソース
領域を形成し、 前記凹陥部の近傍において前記基板中にドレーン領域
を形成し、 これらソースおよびドレーン領域の間にチヤンネル領
域を画定し、 このチヤンネル領域の近傍において前記凹陥部内にゲ
ート領域を形成することからなることを特徴とするメモ
リセルの製作方法。
（９） 前記凹陥部はこれをトレンチとした第８項記載
のメモリセルの製作方法。
のメモリセルの製作方法。
（10） 前記第１および第２の導電層はこれを二酸化シ
リコンまたは窒化シリコン、あるいはその組合せからな
る材料により形成することとした第８項記載のメモリセ
ルの製作方法。
リコンまたは窒化シリコン、あるいはその組合せからな
る材料により形成することとした第８項記載のメモリセ
ルの製作方法。
（11） 前記第１および第２の導電層はこれをポリシリ
コン形成することとした第８項記載のメモリセルの製作
方法。
コン形成することとした第８項記載のメモリセルの製作
方法。
（12） 前記第１および第２の絶縁層、ならびに前記第
１および第２の導電層はこれをエツチ処理により除去す
ることにより、これらの各層からなる積層体の上面が前
記トレンチの開口端部下方において実施的に平坦な表面
を形成するようにした第８項記載のメモリセルの製作方
法。
１および第２の導電層はこれをエツチ処理により除去す
ることにより、これらの各層からなる積層体の上面が前
記トレンチの開口端部下方において実施的に平坦な表面
を形成するようにした第８項記載のメモリセルの製作方
法。
（13） 前記第１の絶縁層はこれを選択的化学エツチ法
により除去することとした第８項記載のメモリセルの製
作方法。
により除去することとした第８項記載のメモリセルの製
作方法。
（14） 前記ソース領域前記第１の導電層に不純物を導
入し、前記第３の導電層を介して不純物を前記基板中に
拡散させることによりこれを形成することとした第８項
記載のメモリセルの製作方法。
入し、前記第３の導電層を介して不純物を前記基板中に
拡散させることによりこれを形成することとした第８項
記載のメモリセルの製作方法。
（15） ゲート領域はこれを前記チヤンネル領域から絶
縁することとした第８項記載のメモリセルの製作方法。
縁することとした第８項記載のメモリセルの製作方法。
（16） 前記第２の導電層は前記第１の導電層ならびに
前記第１および第２の絶縁層により充填されていない前
記凹陥部の残りの部分を充填させるようにこれを形成す
ることとした第８項記載のメモリセルの製作方法。
前記第１および第２の絶縁層により充填されていない前
記凹陥部の残りの部分を充填させるようにこれを形成す
ることとした第８項記載のメモリセルの製作方法。
以上本発明の実施例につき記載してきたが、本発明に
よるメモリセルおよびその製作方法は、記載の実施例に
た対して適宜追加ないし変更を行なつて実施してもよい
ことはいうまでもない。
よるメモリセルおよびその製作方法は、記載の実施例に
た対して適宜追加ないし変更を行なつて実施してもよい
ことはいうまでもない。
第1A図ないし第1G図は本発明によるメモリセル製作方法
の一実施例における各工程を示す断面図、第２図は本発
明によるメモリセルを用いて構成したDRAMの電気的等価
回路構成を示す図、第３図は本発明によるメモリセルに
おけるワードラインおよびビツトラインの平面配置を示
す平面図である。 １……基板、 ２……二酸化シリコン層、 ３……N+型拡散領域（ソース領域＝ビツトライン）、 ４……トレンチ、 ５……二酸化シリコン層（キヤパシタ誘電体層）、 ６……ポリシリコン層（キヤパシタ電極）、 ７……窒化シリコン層、 ８……ポリシリコンポスト部、 11……ポリシリコンプラグ部、 12……N+型拡散領域（ドレーン領域）、 13……二酸化シリコン層（ゲート酸化物層）、 14……ポリシリコン層（ゲート領域＝ワードライン）、 20……メモリセル。
の一実施例における各工程を示す断面図、第２図は本発
明によるメモリセルを用いて構成したDRAMの電気的等価
回路構成を示す図、第３図は本発明によるメモリセルに
おけるワードラインおよびビツトラインの平面配置を示
す平面図である。 １……基板、 ２……二酸化シリコン層、 ３……N+型拡散領域（ソース領域＝ビツトライン）、 ４……トレンチ、 ５……二酸化シリコン層（キヤパシタ誘電体層）、 ６……ポリシリコン層（キヤパシタ電極）、 ７……窒化シリコン層、 ８……ポリシリコンポスト部、 11……ポリシリコンプラグ部、 12……N+型拡散領域（ドレーン領域）、 13……二酸化シリコン層（ゲート酸化物層）、 14……ポリシリコン層（ゲート領域＝ワードライン）、 20……メモリセル。
Claims (2)
- 【請求項１】基板と、 該基板に形成された凹陥部と、 該基板に形成されたチャンネル、ソース電極、ドレーン
電極及び該凹部陥に形成されたゲートを備える絶縁ゲー
トトランジスタと、 基板の凹陥部の側壁に形成され、該ソース電極又は該ド
レーン電極に接続される個所を除いて該基板から絶縁さ
れた第１の導電層と、 該凹陥部でかつ該第１の導電層の近傍に形成され、該第
１の導電層から絶縁され、かつ該基板と結合した第２の
導電層と、 該第１の導電層と該ソース電極又は該ドレーン電極のい
ずれかを接続する第３の導電層とからなることを特徴と
するメモリセル。 - 【請求項２】基板中に凹陥部を形成し、 該基板に絶縁ゲートトランジスタのソース電極を形成
し、 該凹陥部の側壁に、該基板から絶縁された第１の導電層
を形成し、 該凹陥部でかつ該第１の導電層の近傍に位置し、該第１
の導電層から絶縁され、該基板と結合する第２の導電層
を形成し、 該第１の導電層と該凹陥部の側壁の両方に接するプラグ
部を形成し、 該第１の導電層、該第２の導電層及び該凹陥部の側壁を
覆う絶縁膜を形成し、 該絶縁膜の形成とともに、該プラグ部を該第１の導電層
と該基板を電気的に接続する第３の導電層に変換し、 該絶縁膜の形成とともに、該基板に、該絶縁ゲートトラ
ンジスタのドレーン電極を形成し、 該絶縁膜の上に、該絶縁ゲートトランジスタのゲートを
形成することからなることを特徴とするメモリセルの製
作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74934785A | 1985-06-26 | 1985-06-26 | |
| US749347 | 1985-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251253A JPS6251253A (ja) | 1987-03-05 |
| JPH084125B2 true JPH084125B2 (ja) | 1996-01-17 |
Family
ID=25013351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147264A Expired - Lifetime JPH084125B2 (ja) | 1985-06-26 | 1986-06-25 | 縦型１トランジスタｄｒａｍセル構造およびその製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084125B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516701Y2 (ja) * | 1990-12-18 | 1996-11-13 | エムケー精工株式会社 | マット掃除機 |
| JP2516702Y2 (ja) * | 1990-12-25 | 1996-11-13 | エムケー精工株式会社 | マット振動装置を備えた掃除機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620118B2 (ja) * | 1985-04-11 | 1994-03-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-06-25 JP JP61147264A patent/JPH084125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251253A (ja) | 1987-03-05 |
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