JPH0620118B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電荷蓄積部である容量部と絶縁ゲート電界効
果トランジスタを含んでなる半導体記憶装置およびその
製造方法に関するものである。

（従来の技術） 電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積，大容量，メモリセルとして
優れている。特にメモリセルとして一つのトランジスタ
と一つの容量とからなるメモリセル（以下、１Ｔ１Ｃセ
ルという。）は、構成要素も少なく、セル面積も小さい
ため高集積メモリ用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１Ｔ１Ｃセル構造における容量部面積が減少して
きている。そして容量部面席の減少による記憶電荷量の
減少は、耐α粒子問題、センスアンプの感度の劣化を引
き起す。

従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法が知られている。たとえば国際固体素子会議（Intena
tional Electron Devices Meeting）1982年，806〜808
ページに「ＡCorrugated Capacitor Cell（CCC）For Me
ga-bit Dynamic ＭＯＳ Memories」と題して発表され
た論文においては、第３図に示した如く１Ｔ１Ｃセルの
容量部を半導体基板に埋め込んだ溝型の１Ｔ１Ｃセルが
提案されている。

第３図において、容量電極３３は、反転層３６との間に
誘電体膜３８を挾んで容量を形成し、電荷は反転層３６
に蓄積される。３２はワード線に接続されたスイッチン
グトランジスタのゲート電極で、ビット線に接続された
拡散層３４と、反転層３６に接続された拡散層３５との
間の電荷の移動を制御する。又、３７は隣接するメモリ
セルとの分離絶縁膜である。この第３図に示した溝型１
Ｔ１Ｃセルは、従来の１Ｔ１Ｃセルのキャパシタ部を半
導体基板３１に形成した溝の側壁を利用して実現してい
るために、溝の深さを充分にとることにより、大きな記
憶容量を確保することが可能となっている。

（発明が解決しようとする問題点） しかしならが、従来の溝型メモリセル構造では、スイッ
チングトランジスタが半導体基板表面上に形成されてい
るため、スイッチングトランジスタの平面的な面積分が
どうしても必要である。このスイッチングトランジスタ
による平面的な面積の増加分は、メモリの高集積化に伴
うメモリセル面積微細化の大きさ障壁となっている。溝
型１Ｔ１Ｃセルでは、スイッチングトランジスタの微細
化を行ない、メモリセル面積の微細化を行なおうとして
いる。しかし、スイッチングトランジスタの微細化は、
ホットエレクトロンによるトランジスタ特性の劣化を引
き起し、メモリセルの信頼性に対して問題点を有してい
る。また溝型１Ｔ１Ｃセルでは、溝側壁に反転層を形成
するため、α線の実効的な衝突断面積が増加し、ソフト
エラーが生じ易くなる。

本発明の目的は、このような従来の欠点を除去せしめ
て、高集積化に適した、微細化されたメモリセルを有す
る半導体記憶装置および製造方法を提供することであ
る。

（問題点を解決するための手段） 本発明の半導体記憶装置は、一つの絶縁ゲート電界効果
トランジスタと、一つの容量部とを含んでなる半導体記
録装置において、前記容量部を形成する電荷蓄積部が半
導体基板に設けられた溝の側壁に沿いかつ前記半導体基
板とは第１の絶縁膜を介して前記溝下部領域に形成さ
れ、前記絶縁ゲート電界効果トランジスタの基板領域が
前記溝の側壁に沿いかつ溝開口部端付近の溝側壁部を通
してのみ前記半導体基板と電気的に接続し他の前記溝側
壁部では前記第１の絶縁膜を介して前記半導体基板と接
しさらに前記電荷蓄積部に接続するように前記溝側壁上
部に形成され、前記容量部を形成する対向電極が前記溝
底部において前記半導体基板と電気的に接続しかつ前記
溝側壁に形成された電荷蓄積部とは少くとも容量形成絶
縁膜を介して接しかつ前記溝下部を埋めるように形成さ
れ、前記絶縁ゲート電界効果トランジスタのゲート電極
が前記溝側壁に形成された基板領域とゲート絶縁膜を介
しかつ前記対向電極とも第の絶縁膜を介して接しさらに
前記溝の上部をすべて埋めるように形成されることを特
徴とする。

又、本発明の半導体記憶装置の製造方法は、第１の半導
体基板上に厚い第１の絶縁膜を形成する工程と、該第１
の絶縁膜を通し前記第１の半導体基板に溝を設け該溝の
内部を第２の絶縁膜で覆う工程と、前記溝の内部に形成
された前記第２の絶縁膜のうち溝底中央部に形成されて
いる該絶縁膜のみを選択的に除去する工程と、前記溝の
内部に形成された前記第２の絶縁膜のうち前記溝開口端
付近の絶縁膜を除去する工程と、薄い第２の半導体基板
を前記第１の絶縁膜上の一部におよび前記溝の側壁に沿
って形成する工程と、容量形成絶縁膜を前記溝側壁に沿
って形成されている前記第２の半導体基板の側面に形成
する工程と、前記溝内部の前記第１の半導体基板上に選
択的に第３の半導体基板を形成して前記溝の一部を埋
め、その後その表面に第３の絶縁膜を形成する工程と、
前記第３の半導体基板により埋められていない領域の前
記溝側壁に形成されている前記容量形成絶縁膜を除去す
る工程と、前記第３の半導体基板により埋められていな
い領域の前記第２の半導体層側面に薄い絶縁膜を形成す
る工程と、前記溝を導体により完全に埋める工程とを有
する。

（実施例） 以下、本発明の実施例について図面を参照して説明す
る。

第１図(a)及び(b)はそれぞれ本発明の一実施例のメモリ
セルを示す模式的断面図とその平面図である。

本実施例は、一つの絶縁ゲート電界効果トランジスタ
と、一つの容量部とを含んでなる半導体記憶装置におい
て、前記容量部を形成する電荷蓄積部としての拡散層６
が第１の半導体基板１に設けられた溝３０の側壁に沿い
かつ半導体基板１とは第１の絶縁膜としての絶縁膜５を
介してこの溝下部領域に形成され、前記絶縁ゲート電界
効果トランジスタの基板領域としての第２の半導体基板
３が溝３０の側壁に沿いかつ溝開口部端付近の溝側壁を
通してのみ第１の半導体基板１と電気的に接続し他の溝
側壁部では絶縁膜５を介して第１の半導体基板１と接し
さらに拡散層６に接続するように前記溝側壁上部に形成
され、前記容量部を形成する対向電極としての第３の半
導体基板１′が前記溝底部において第１の半導体基板１
と電気的に接続しかつ前記溝側壁に形成された電荷蓄積
部とは容量形成絶縁膜としての誘電体膜８と絶縁膜９を
介して接しかつ前記溝下部を埋めるように形成され、前
記絶縁ゲート電界効果トランジスタのゲート電極２が前
記溝側壁に形成された第２の半導体基板３とゲート絶縁
膜としての絶縁膜９を介しかつ第３の半導体基板１′と
も第２の絶縁膜としての絶縁膜１０を介して接し、さら
に溝３０の上部をすべて埋めるように形成されることか
ら成っている。

第１図(a)，(b)において、電荷蓄積容量は第３の半導体
基板１′を介して第１の半導体基板１と誘電体膜８と絶
縁膜９を介して形成されている拡散層６との間に形成さ
れ、電荷は拡散層６に蓄積される。そして、スイッチン
グトランジスタのゲート電極２はワード線（図示してい
ない）に接続され、ビット線（図示していない）に接続
される拡散層４と電荷蓄積領域である拡散層６との間の
電荷の移動を制御する。第２の半導体基板３は、溝開口
部端で第１半導体基板１と接続されている。

すなわち、本実施例によると、メモリセルの容量形成部
ばかりでなく、スイッチングトランジスタをも同一溝中
に形成できるため、微細化されたメモリセルを容易に得
ることができる。

第２図(a)〜(l)は本発明の半導体記憶装置の製造方法の
一実施例を説明するための主要工程におけるメモリセル
の模式的断面図である。

まず、第２図(a)に示すように、Ｐ型シリコン基板１１
上に厚いシリコン酸化膜１２および多結晶シリコン膜１
３を順次形成した後、溝形成領域以外をレジスト膜１４
で覆う。

次に、第２図(b)に示すように、レジスト膜１４を耐エ
ッチングマスクとして、多結晶シリコン膜１３，シリコ
ン酸化膜１２およびシリコン基板１１を、異方性エッチ
ング技術によりエッチング除去して溝３０を形成した
後、熱酸化法により溝内壁にシリコン酸化膜１５を形成
し、さらにＣＶＤ法によりリンドープシリコン酸化膜１
６をウェハー全面に形成する。

次に第２図(c)に示すように、異方性エッチング技術に
より、溝底部に形成されているリンドープシリコン酸化
膜１６およびシリコン酸化膜１５を順次エッチング除去
する。この時、基板上面のリンドープシリコン酸化膜１
６およびシリコン酸化膜１５も同時にエッチングされ
る。

次に第２図(d)に示すように、リンドープシリコン酸化
膜１６を湿式エッチングによりエッチング除去し、次に
レジスト膜１７をウェハー全面に塗布して溝３０を埋め
た後、異方性エッチング技術によりレジスト膜１７表面
がシリコン基板１１の表面位置よりも下にくるようにレ
ジスト膜１７をエッチングし、しかる後、溝３０中に埋
められたレジスト膜１７をエッチングマスクとして、こ
の溝側壁上部に形成されているシリコン酸化膜１５，１
６をエッチング除去する。

次に第２図(e)に示すように、レジスト膜１７をエッチ
ング除去した後、多結晶シリコン膜１８を全面に形成
し、これをビームアニール，レザーアニール技術等を用
いて端結晶化して端結晶シリコン層１８′を形成し、し
かる後にボロン不純物を含んだ絶縁塗布膜１９をウェハ
ー全面に塗布形成する。

次に第２図(f)に示すように、熱処理を行なってポロン
不純物を含んだ絶縁塗布膜１９より単結晶シリコン層１
８′へボロンを拡散し、次に絶縁塗布膜１９を異方性エ
ッチング技術によりエッチングして、溝内部にのみ絶縁
塗布膜１９′を残し、しかる後、イオン注入法により溝
内部以外に形成されている単結晶シリコン層１８′に高
濃度のリン又は砒素を注入し拡散層２０を形成する。

次に第２図(g)に示すように、絶縁塗布膜１９′をエッ
チング除去した後、リン又は砒素を含んだ絶縁塗布膜を
全面に塗布し、次にこの絶縁塗布膜を異方性エッチング
技術によりエッチングし、溝内の一部にこの絶縁塗布膜
２１を残し、しかる後熱処理を行ない、絶縁塗布膜２１
より単結晶シリコン層１８′にリン又は砒素を拡散して
拡散層２２を形成する。

次に第２図(h)に示すように、絶縁塗布膜２１をエッチ
ング除去した後、拡散層２０のパターニングを行ない、
しかる後熱酸化法により単結晶シリコン層１８′表面に
シリコン酸化膜２３を形成する。拡散層２０には高濃度
のリン又は砒素が拡散されているので、熱酸化を行なっ
た場合他の単結晶半導体表面よりも厚いシリコン酸化膜
２３が形成される。

次に第２図(i)に示すように、絶縁膜１２および拡散層
２０上に形成された厚いシリコン酸化膜２３を耐エッチ
ングマスクとして、溝底部に形成されているシリン酸化
膜２３および拡散層２２を異方性エッチング技術により
エッチング除去する。

次に第２図(j)に示すように、単結晶シリコン層１８′
側壁に残されたシリコン酸化膜２３をエッチング除去し
た後、熱酸化法により薄いシリコン酸化膜２４を形成
し、さらにＣＶＤ法により薄いシリコン窒化膜２５を形
成する。

次に第２図(k)に示すように、異方性エッチング技術に
より、溝底部に形成されたシリコン酸化膜２４およびシ
リコン窒化膜２５を各々エッチング除去した後選択エピ
タキシャル成長技術により、溝底部のＰ型シリコン基板
１１からＰ型単結晶シリコン層２６を形成し、さらに熱
酸化法によりこの単結晶シリコン層２６表面上にシリコ
ン酸化膜２７を形成する。なおこの単結晶シリコン層２
６は、その表面位置が拡散層２２の表面位置よりも下に
くるように成長を行う。

次に第２図(l)に示すように、単結晶シリコン層２６に
覆われていないシリコン窒化膜２５およびシリコン酸化
膜２４をエッチング除去した後、熱酸化法によりシリコ
ン酸化膜２８を単結晶シリコン層１８′表面に形成し、
しかる後ゲート電極となる低抵抗の導体層２９を形成し
て、溝３０を埋める。かくして、第１図(a)，(b)に示し
た本発明の半導体記憶装置が得られる。

（発明の効果） 以上、詳細説明したとおり、本発明によれば、上記の手
段により、セルの容量形成部ばかりでなくスイッチング
トランジスタをも同一溝中に形成しているため、微細な
メモリセルが容易に得られる。さらにスイッチングトラ
ンジスタを溝中に形成していることから、微細なメモリ
セルにおいても溝の深さを深く取ることにより、長いチ
ャンネル長をもつスイッチングトランジスタを容易に確
保できるので、ホットエレクトロンの問題も生ぜずメモ
リセルの信頼性が向上する。その上電荷蓄積部がその周
囲を絶縁膜で囲まれているため、α線によるソフトエラ
ーの心配もない。

従って、本発明によれば、高集積化に適した信頼性の高
い微細メモリセルを有する半導体記憶装置容易に得るこ
とができる。

【図面の簡単な説明】

第１図(a)，(b)は、それぞれ本発明の半導体記憶装置の
一実施例のメモリセルの模式的断面図およびその平面
図、第２図(a)〜(l)は本発明の半導体記憶装置の製造方
法の一実施例を説明するための主要工程におけるメモリ
セルの模式的断面図、第３図は従来知られている溝型１
Ｔ１Ｃセルの模式的断面図である。 １……第１の半導体基板、１′……第３の半導体基板、
２，３２……ゲート電極、３……第２の半導体基板、
４，６，２０，２２，３４，３５……拡散層、５，７，
９，１０……絶縁膜、８，３８……誘電体膜、１１……
Ｐ型シリコン基板、１２，１５，２３，２４，２７，２
８……シリコン酸化膜、１３，１８……多結晶シリコン
膜、１４，１７……レジスト膜、１６……リンドープシ
リコン酸化膜、１８′，２６……単結晶シリコン層、１
９，１９′，２１……絶縁塗布膜、２５……シリコン窒
化膜、２９……導体層、３０……溝、３１……半導体基
板、３３……容量電極、３６……反転層、３７……分離
絶縁膜。

Claims (2)

【特許請求の範囲】
1. 【請求項１】一つの絶縁ゲート電界効果トランジスタ
   と、一つの容量部とを含んでなる半導体記憶装置におい
   て、前記容量部を形成する電荷蓄積部が半導体基板に設
   けられた溝の側壁に沿いかつ前記半導体基板とは第１の
   絶縁膜を介して前記溝下部領域に形成され、前記絶縁ゲ
   ート電界効果トランジスタの基板領域が前記溝の側壁に
   沿いかつ溝開口部端付近の溝側壁を通してのみ前記半導
   体基板と電気的に接続し他の前記溝側壁部では前記第１
   の絶縁膜を介して前記半導体基板と接しさらに前記電荷
   蓄積部に接続するように前記溝側壁上部に形成され、前
   記容量部を形成する対向電極が前記溝底部において前記
   半導体基板と電気的に接続しかつ前記溝側壁に形成され
   た電荷蓄積部とは少くとも容量形成絶縁膜を介して接し
   かつ前記溝下部を埋めるように形成され、前記絶縁ゲー
   ト電界効果トランジスタのゲート電極が前記溝側壁に形
   成された基板領域とゲート絶縁膜を介しかつ前記対向電
   極とも第２の絶縁膜を介して接しさらに前記溝の上部を
   すべて埋めるように形成されることを特徴とする半導体
   記憶装置。
2. 【請求項２】第１の半導体基板上に厚い第１の絶縁膜を
   形成する工程と、該第１の絶縁膜を通し前記第１の半導
   体基板に溝を設け該溝の内部を第２の絶縁膜で覆う工程
   と、前記溝の内部に形成された前記第２の絶縁膜のうち
   溝底中央部に形成されている該絶縁膜のみを選択的に除
   去する工程と、前記溝の内部に形成された前記第２の絶
   縁膜のうち前記溝開口端付近の絶縁膜を除去する工程
   と、薄い第２の半導体基板を前記第１の絶縁膜上の一部
   におよび前記溝の側壁に沿って形成する工程と、容量形
   成絶縁膜を前記溝側壁に沿って形成されている前記第２
   の半導体基板の側面に形成する工程と、前記溝内部の前
   記第１の半導体基板上に選択的に第３の半導体基板を形
   成して前記溝の一部を埋め、その後その表面に第３の絶
   縁膜を形成する工程と、前記第３の半導体基板により埋
   められていない領域の前記溝側壁に形成されている前記
   容量形成絶縁膜を除去する工程と、前記第３の半導体基
   板により埋められていない領域の前記第２の半導体基板
   側面に薄い絶縁膜を形成する工程と、前記溝を導体によ
   り完全に埋める工程とを含むことを特徴とする半導体記
   憶装置の製造方法。