JPH01119057A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
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- JPH01119057A JPH01119057A JP62274725A JP27472587A JPH01119057A JP H01119057 A JPH01119057 A JP H01119057A JP 62274725 A JP62274725 A JP 62274725A JP 27472587 A JP27472587 A JP 27472587A JP H01119057 A JPH01119057 A JP H01119057A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 abstract description 20
- 239000012535 impurity Substances 0.000 abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 4
- 239000004020 conductor Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 29
- 239000011229 interlayer Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一つのＭＩＳ型トランジスタと一つの容量とで
メモリセルを構成するＭＩＳ型半導体記憶装置に関し、
特にメモリセルの微細化を図った半導体記憶装置に関す
る。
メモリセルを構成するＭＩＳ型半導体記憶装置に関し、
特にメモリセルの微細化を図った半導体記憶装置に関す
る。
従来、一つのＭＩＳ型トランジスタと溝内部に形成され
た一つの容量とで構成されたメモリセルとして第４図の
構造のものが知られている。
た一つの容量とで構成されたメモリセルとして第４図の
構造のものが知られている。
この例では、Ｐ型半導体基板２０の上にフィールド酸化
膜２１を形成して素子活性領域を画成し、この素子活性
領域にゲート酸化膜２２及び溝を形成し、この溝内部に
容量絶縁膜２３を形成するとともに容量部電極２４を形
成して容量を構成している。また、前記素子活性領域に
はトランジスタのゲート絶縁膜及びワード線となるべき
ゲート電極２５を形成し、ざらにＭＩＳトランジスタの
ソース・ドレイン２６を形成してＭＩＳ型トランジスタ
を構成している。そして、層間絶縁膜２７を形成し、こ
の絶縁膜２７上に前記ソース２６とコンタクトをとった
ビット線２８を形成してメモリセルを構成している。
膜２１を形成して素子活性領域を画成し、この素子活性
領域にゲート酸化膜２２及び溝を形成し、この溝内部に
容量絶縁膜２３を形成するとともに容量部電極２４を形
成して容量を構成している。また、前記素子活性領域に
はトランジスタのゲート絶縁膜及びワード線となるべき
ゲート電極２５を形成し、ざらにＭＩＳトランジスタの
ソース・ドレイン２６を形成してＭＩＳ型トランジスタ
を構成している。そして、層間絶縁膜２７を形成し、こ
の絶縁膜２７上に前記ソース２６とコンタクトをとった
ビット線２８を形成してメモリセルを構成している。
上述した従来のＭＩＳ型半導体記憶装置では、半導体基
板２０上に多結晶シリコン等からなる容量部電極２４．
メモリセルのワード線としてのゲート電極２５．更にメ
モリセルのビット線２８の配線のパターニングを行う必
要がある。このため、これらの配線が半導体基板の表面
上に存在すると、特に容量部電極２４やゲート電極２５
を形成するための領域が必要とされ、この領域に相当す
る占有面積が必要となる。このため、メモリセルの高集
積化を目的としてメモリセルを縮小する場合に、これら
の占有面積の確保が障害になり、高容量の記憶装置を構
成することが困難になる。
板２０上に多結晶シリコン等からなる容量部電極２４．
メモリセルのワード線としてのゲート電極２５．更にメ
モリセルのビット線２８の配線のパターニングを行う必
要がある。このため、これらの配線が半導体基板の表面
上に存在すると、特に容量部電極２４やゲート電極２５
を形成するための領域が必要とされ、この領域に相当す
る占有面積が必要となる。このため、メモリセルの高集
積化を目的としてメモリセルを縮小する場合に、これら
の占有面積の確保が障害になり、高容量の記憶装置を構
成することが困難になる。
本発明は、メモリセルの微細化を可能にして高容量の記
憶装置を構成することを可能にしたＭＩＳ型半導体記憶
装置を提供することを目的としている。
憶装置を構成することを可能にしたＭＩＳ型半導体記憶
装置を提供することを目的としている。
〔問題点を解決するための手段］
本発明のＭＩＳ型半導体記憶装置は、一導電型の半導体
基板上に形成した反対導電型の半導体層及び更にこの上
に形成した一導電型の半導体層を有し、この一導電型半
導体層にＭＩＳトランジスタを形成する一方、その表面
から前記反対導電型半導体層にまで到達される溝を形成
し、この溝内面に形成した絶縁膜と溝内に充填した導電
部材とで容量部を形成し、かつこの導電部材を溝底面に
おいて前記反対導電型の半導体層に電気接続した構成と
している。
基板上に形成した反対導電型の半導体層及び更にこの上
に形成した一導電型の半導体層を有し、この一導電型半
導体層にＭＩＳトランジスタを形成する一方、その表面
から前記反対導電型半導体層にまで到達される溝を形成
し、この溝内面に形成した絶縁膜と溝内に充填した導電
部材とで容量部を形成し、かつこの導電部材を溝底面に
おいて前記反対導電型の半導体層に電気接続した構成と
している。
また、ＭＩＳＩ−ランジスタのゲート電極を容量部電極
の上部溝内に埋設した構成としてもよい。
の上部溝内に埋設した構成としてもよい。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。第１
図において、Ｐ型半導体基板１上にＮ型不純物拡散層２
．高濃度Ｐ型不純物拡散層３およびＰ型不純物拡散層（
エピタキシャル層）４を順次形成した上で、フィールド
酸化膜５により素子活性領域を画成している。そして、
この素子活性領域内にはゲート酸化膜６及び溝を形成し
てその側面に容量絶縁膜８を、また底面において前記Ｎ
型不純物拡散層２に接続される容量部電極７を形成して
いる。この容量部電極７は半導体基板の表面上には突出
されてはいない。また、Ｎ型不純物拡散層２は素子活性
領域の他の箇所に設けた他の容量部電極７Ａを通して容
量部引出し電極９に接続される。また、容量部電極７の
隣接位置にはワード線としてのゲート電極１０と、Ｎ型
ソース・ドレイン１１からなるＭＩＳ型電界効果トラン
ジスタを構成している。更に、これらの上に眉間絶縁膜
１２を形成してビット線１３を形成している。
図において、Ｐ型半導体基板１上にＮ型不純物拡散層２
．高濃度Ｐ型不純物拡散層３およびＰ型不純物拡散層（
エピタキシャル層）４を順次形成した上で、フィールド
酸化膜５により素子活性領域を画成している。そして、
この素子活性領域内にはゲート酸化膜６及び溝を形成し
てその側面に容量絶縁膜８を、また底面において前記Ｎ
型不純物拡散層２に接続される容量部電極７を形成して
いる。この容量部電極７は半導体基板の表面上には突出
されてはいない。また、Ｎ型不純物拡散層２は素子活性
領域の他の箇所に設けた他の容量部電極７Ａを通して容
量部引出し電極９に接続される。また、容量部電極７の
隣接位置にはワード線としてのゲート電極１０と、Ｎ型
ソース・ドレイン１１からなるＭＩＳ型電界効果トラン
ジスタを構成している。更に、これらの上に眉間絶縁膜
１２を形成してビット線１３を形成している。
次に、第１図の構造の製造方法を第２図（ａ）乃至第２
図（ｅ）に示す断面図により工程を追って説明する。
図（ｅ）に示す断面図により工程を追って説明する。
先ず、第２図（ａ）のように、Ｐ型半導体基板１にイオ
ン打込み法により、リン等の不純物をｌＸｌ０１Ｓ／ｃ
ｍ”程度でドーピングした後、１１００′Ｃ〜１２００
℃の熱処理を行い半導体表面より３〜４μｍ程度の深さ
を持つＮ型不純物拡散層２を形成する。
ン打込み法により、リン等の不純物をｌＸｌ０１Ｓ／ｃ
ｍ”程度でドーピングした後、１１００′Ｃ〜１２００
℃の熱処理を行い半導体表面より３〜４μｍ程度の深さ
を持つＮ型不純物拡散層２を形成する。
更に前記Ｎ型拡散層２の上にイオン打込み法によりボロ
ン等Ｐ型不純物を５．Ｘ１０”〜Ｉ Ｘ １０ ” ／
ｃｍ ”程度打込み、高濃度Ｐ型不純物拡散層３を０
．５μｍ程度の深さで形成する。
ン等Ｐ型不純物を５．Ｘ１０”〜Ｉ Ｘ １０ ” ／
ｃｍ ”程度打込み、高濃度Ｐ型不純物拡散層３を０
．５μｍ程度の深さで形成する。
次に、第２図（ｂ）のように、高濃度Ｐ型不純物拡散層
３の上に４Ω・１程度の比抵抗を持つＰ習エピタキシャ
ル層４を４〜５μｍ程度の厚さで形成する。
３の上に４Ω・１程度の比抵抗を持つＰ習エピタキシャ
ル層４を４〜５μｍ程度の厚さで形成する。
次いで、第２図（Ｃ）のように、選択酸化法を用いて素
子間分離領域に６０００〜８０００人のフィールド酸化
膜５を形成し、また活性素子領域には５００〜１０００
人のゲート酸化膜６を形成する。そして、活性素子領域
の一部及び素子活性領域に隣り合う他の領域に夫々前記
Ｎ型不純物拡散層２へ到達する溝を５〜６μｍ程度の深
さで形成し、かつ酸化処理して溝内面を含む領域に容量
絶縁膜８を形成する。
子間分離領域に６０００〜８０００人のフィールド酸化
膜５を形成し、また活性素子領域には５００〜１０００
人のゲート酸化膜６を形成する。そして、活性素子領域
の一部及び素子活性領域に隣り合う他の領域に夫々前記
Ｎ型不純物拡散層２へ到達する溝を５〜６μｍ程度の深
さで形成し、かつ酸化処理して溝内面を含む領域に容量
絶縁膜８を形成する。
次に、第２図（ｄ）の如く前記容量絶縁膜１０の上に満
量小寸法の１／４以下の膜厚で多結晶シリコン７ａを付
着させ、反応性イオンエツチング法により溝底面の多結
晶シリコン７ａと容量絶縁膜８を溝側壁に付着した多結
晶シリコンをそのままにした状態で除去する。
量小寸法の１／４以下の膜厚で多結晶シリコン７ａを付
着させ、反応性イオンエツチング法により溝底面の多結
晶シリコン７ａと容量絶縁膜８を溝側壁に付着した多結
晶シリコンをそのままにした状態で除去する。
次いで、第２図（ｅ）のように溝内部を多結晶シリコン
等で完全に埋込み、容量部電極７を形成する。
等で完全に埋込み、容量部電極７を形成する。
しかる後、第１図に示したように、メモリセルのワード
線となるべきゲート電極ｌＯ２層間絶縁膜１２．トラン
ジスタのソース・ドレイン１１及びビット線１３を形成
し、メモリセルを構成する。
線となるべきゲート電極ｌＯ２層間絶縁膜１２．トラン
ジスタのソース・ドレイン１１及びビット線１３を形成
し、メモリセルを構成する。
この実施例によれば、容量部電極７は底面７′において
Ｎ型不純物拡散Ｎ２に電気接続され、この拡散層２を介
して他のメモリセルの容量部電極に電気接続される。ま
た、このＮ型不純物拡散層２は他の箇所に形成した他の
容量部電極７Ａに電気接続され、この容量部電極７Ａの
上部に設けた容量部引出し電極９を介して外部に引き出
される。
Ｎ型不純物拡散Ｎ２に電気接続され、この拡散層２を介
して他のメモリセルの容量部電極に電気接続される。ま
た、このＮ型不純物拡散層２は他の箇所に形成した他の
容量部電極７Ａに電気接続され、この容量部電極７Ａの
上部に設けた容量部引出し電極９を介して外部に引き出
される。
したがって、容量部電極７を構成する多結晶シリコンが
基板上に存在されることはなく、この部分の占有面積を
低減でき、メモリセルの占有面積を低減してその微細化
を達成できる。
基板上に存在されることはなく、この部分の占有面積を
低減でき、メモリセルの占有面積を低減してその微細化
を達成できる。
第３図は本発明の第２の実施例の断面図である。
本実施例では、第１の実施例の容量部電極７の上面を凹
ませ、絶縁膜を形成した上でここにトランジスタのゲー
ト電極１０Ａを形成し、容量部側壁に形成した絶縁膜を
ゲート絶縁膜としてＭＩＳトランジスタを構成している
。この実施例では第１の実施例のようにゲート電極を基
板上に形成する必要がないため、１メモリセルの占有面
積を更に低減できるという利点がある。
ませ、絶縁膜を形成した上でここにトランジスタのゲー
ト電極１０Ａを形成し、容量部側壁に形成した絶縁膜を
ゲート絶縁膜としてＭＩＳトランジスタを構成している
。この実施例では第１の実施例のようにゲート電極を基
板上に形成する必要がないため、１メモリセルの占有面
積を更に低減できるという利点がある。
〔発明の効果］
以上説明したように本発明は、ＭＩＳ型半導体記憶層の
メモリセルを構成する容量部を、表面から反対導電型半
導体層にまで到達される溝内面に形成した絶縁膜と溝内
に充填した導電部材とで構成し、かつこの導電部材を溝
底面において反対導電型の半導体層に電気接続している
ので、容量部電極、更にはゲート電極等の基板上部に存
在する配線層を減らし、メモリセルを微細化しかつ記憶
容量を増大できる効果がある。
メモリセルを構成する容量部を、表面から反対導電型半
導体層にまで到達される溝内面に形成した絶縁膜と溝内
に充填した導電部材とで構成し、かつこの導電部材を溝
底面において反対導電型の半導体層に電気接続している
ので、容量部電極、更にはゲート電極等の基板上部に存
在する配線層を減らし、メモリセルを微細化しかつ記憶
容量を増大できる効果がある。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
乃至第２図（ｅ）は第１の実施例の製造方法を工程順に
示す断面図、第３図は第２の実施例の断面図、第４図は
従来の一例の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型不純物拡散層、
３・・・高濃度Ｐ型不純物拡散層、４・・・Ｐ型不純物
拡散層（エピタキシャル層）、５・・・フィールド酸化
膜、６・・・ゲート酸化膜、７，７Ａ・・・容量部電極
、８・・・容量絶縁膜、９・・・容量部引出し電極、１
０．１ＯＡ・・・ゲート電極（ワード線）、１１・・・
ソース・ドレイン、１２・・・層間絶縁膜、１３・・・
ビット線、２０・・・Ｐ型半導体基板、２１・・・フィ
ールド酸化膜、２２・・・ゲート酸化膜、２３・・・容
量絶縁膜、２４・・・容量部電極、２５・・・ゲート電
極、２６・・・ソース・ドレイン、２７・・・層間絶縁
膜、２８・・・ビット線。 第３図 第２図 第２図
乃至第２図（ｅ）は第１の実施例の製造方法を工程順に
示す断面図、第３図は第２の実施例の断面図、第４図は
従来の一例の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型不純物拡散層、
３・・・高濃度Ｐ型不純物拡散層、４・・・Ｐ型不純物
拡散層（エピタキシャル層）、５・・・フィールド酸化
膜、６・・・ゲート酸化膜、７，７Ａ・・・容量部電極
、８・・・容量絶縁膜、９・・・容量部引出し電極、１
０．１ＯＡ・・・ゲート電極（ワード線）、１１・・・
ソース・ドレイン、１２・・・層間絶縁膜、１３・・・
ビット線、２０・・・Ｐ型半導体基板、２１・・・フィ
ールド酸化膜、２２・・・ゲート酸化膜、２３・・・容
量絶縁膜、２４・・・容量部電極、２５・・・ゲート電
極、２６・・・ソース・ドレイン、２７・・・層間絶縁
膜、２８・・・ビット線。 第３図 第２図 第２図
Claims (1)
- （１）ＭＩＳトランジスタと容量部とでメモリセルを構
成してなるＭＩＳ型半導体記憶装置において、一導電型
の半導体基板上に形成した反対導電型の半導体層及び更
にこの上に形成した一導電型の半導体層を有し、この一
導電型半導体層にＭＩＳトランジスタを形成する一方、
その表面から前記反対導電型半導体層にまで到達される
溝を形成し、この溝内面に形成した絶縁膜と溝内に充填
した導電部材とで容量部を形成し、かつこの導電部材を
溝底面において前記反対導電型の半導体層に電気接続し
たことを特徴とするＭＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274725A JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274725A JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119057A true JPH01119057A (ja) | 1989-05-11 |
| JPH0797626B2 JPH0797626B2 (ja) | 1995-10-18 |
Family
ID=17545702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274725A Expired - Fee Related JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797626B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| WO1998015007A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Aktiengesellschaft | Integrierte halbleiterspeicheranordnung mit 'buried-plate-elektrode' |
| EP0782186A3 (en) * | 1995-12-27 | 1999-08-04 | Siemens Aktiengesellschaft | Method to form a buried, implanted plate for dram trench storage capacitors |
| US6566191B2 (en) | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213273A (ja) * | 1986-03-14 | 1987-09-19 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ |
-
1987
- 1987-10-31 JP JP62274725A patent/JPH0797626B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213273A (ja) * | 1986-03-14 | 1987-09-19 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ |
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| US6566191B2 (en) | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| US6869846B2 (en) | 2000-12-05 | 2005-03-22 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| US7087948B2 (en) | 2000-12-05 | 2006-08-08 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797626B2 (ja) | 1995-10-18 |
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