JPS62249473A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶ＪＡ置に関するものであり、特に
、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
適用して有効な技術に関するものである。

〔従来の技術〕

ＤＲＡＭの高集積化のため、半導体基板に溝（ｔｒｅｎ
ｃｈ又はｍｏ　ａ　ｔ）を形成し、この溝内に電極を埋
込むことによってメモリセルの容量素子を構成する技術
が、日経マグロウヒル社発行「日経エレクトロニクス４
　１９８５年６月３日号・ｐ２１９に記載されている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

前記容量素子は、溝の周囲の半導体基板内に空乏層が形
成される。このため、隣接する容量素子間あるいは隣接
しているメモリセルの容ｆｆｉ素子と選択Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔの間を分離するための素子分ｊ［領域を大き
くしなければならない。また、空乏層内に半導体基板中
の少数キャリアが入込むためソフトエラーを生じ易すい
。

本発明の目的は、集積度の向上を図ることにある。

本発明の他の目的は、メモリセルの情報の保持特性の向
上を図ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、溝の壁面に絶縁膜を設け、また溝内に２つの
電極を設け、そのうちの一方の電極を選択ＭＩＳＦＥＴ
の半導体領域に接続し、他方の電極を半導体基板に接続
する。

〔作用〕

上記した手段によれば、半導体基板中に空乏層が延びな
いので、素子分離領域を縮小することができ、また情報
の保持特性が向上する。

〔実施例１〕 第１図はメモリセルアレイの一部の平面図、第２図は第
１図のＡ−Ａ切断線における断面図、第３図は第１図の
Ｂ−Ｂ切断線における断面図、第４図は１つのメモリセ
ルの平面図である。なお、第１図及び第４図は、メモリ
セルの構成を見易くするため、フィールド絶縁膜以外の
絶縁膜を図示していない。

第１図乃至第４図において、１はｎ°型半導体基板であ
り、この上にＰ−型エピタキシャルＴＩ２を設けている
。Ｐ−型エピタキシャル層２の表面にメモリセルのパタ
ーンを規定し得るように酸化シリコン膜からなるフィー
ルド絶縁膜３を設け、さらにその下にｐ型チャネルスト
ッパ領域４を設けている。

本実施例のメモリセルの容量素子は、ｐ−型エピタキシ
ャル層２の表面からｎ“型半導体基板１まで達する溝５
の内部に構成しである。溝５の深さは。

特に限定しないが３〜５μｍ程度であり、また溝５を半
導体基板１の平面方向に切った断面形状はリング状ある
いは第４図に示したように四角形のようになっている。

溝５の側壁の全面は、Ｐ−型エピタキシャル層２あるい
はｎ４型半導体基板ｌを酸化した酸化シリコン膜からな
る絶ａ膜６が被着して覆っている。

容量素子は、多結晶シリコン膜からなるｆｆｉ極７と９
１例えば酸化シリコン膜からなる誘電体膜８とで構成し
である。電Ｖ７Ａ７は、その上端が溝５の上端にまで達
し、また下端はｎ°型半導体基板１に被着して接続して
いる。１！極７は絶縁膜６の側面に被着し、それを半導
体基板１の平面方向に切ったパターンは溝５と同様にな
っている。誘電体膜８は、多結晶シリコン膜からなる電
極７の絶縁膜６から露出している表面及び溝５の底部の
半導体基板１の表面に設けられている。溝５内の前記電
極７及び誘電体膜８によって埋込まれていなし）空間部
分を多結晶シリコン膜からなる電極９が埋込んでいる。

溝５の内部における電（４ｉ９は、誘電体膜８によって
電極７及びｎ４型半導体基板１から絶縁しである。電極
９は、Ｐ−型エピタキシャル層２の上部にも設けられて
おり、その一部はＰ−型エピタキシャルＪ！２上におけ
る誘電体膜８を選択的に除去してなる開口１０を通して
１選択ＭＩＳＦＥＴのソース、ドレイン領域の一部であ
るｎ゛型半導体領域１１に接続している。ｐ−型エピタ
キシャル層２上における電極９は、第１図及び第４図に
示すように、それぞれのメモリセルごとに分割されて設
けられている。なお、第１図はメモリセルアレイの構成
を見易くするため、溝５の内部に設けられている絶縁膜
６．電極７．９、誘電体膜８を図示していない。電極９
のｐ−型エピタキシャル層２の上に出ている部分をその
表面の熱酸化による酸化シリコン膜からなる絶縁膜１３
が覆っている。

前記のように、電極７、電極９が絶縁膜６によってｐ”
型エピタキシャル層２から絶縁することにより、以下の
効果を得ることができる。

（１）容量素子の周囲のｐ”型エピタキシャル層２中に
空乏層が延びることがないため、隣接している２つのメ
モリセルの容量素子間、あるいは隣接している２つのメ
モリセルの容量素子と選択ＭＩＳ　Ｆ　Ｅ　Ｔの間の素
子分離領域すなわちフィールド絶縁膜３及びｐ型チャネ
ルストッパ領域４を縮小することができる。

（２）＠２　（１）により、を導体記憶装置の集積度を
高めることができる。

（３）前記（１）により、ｐ−型エピタキシャル層２中
の少数キャリアが容量素子中に入込むことがないため、
メモリセルの情報の保持特性の向上を図ることができる
。

一方、電極７は容量素子が情報となるキャリアを蓄積で
きるようにするため定電位としなければならないが、電
極７が接続されているｎ゛型半導体基板ｌに１　／　２
　Ｖ　ｃ　ｃを印加することにより、電極７と電極９の
間の電界を緩和することができる。

この電界の緩和は、ｐ−型エピタキシャル層２に印加す
る電圧例えば回路の接地電位Ｖｓｓ（例えば０■）ある
いはパックバイアス−Ｖｏｏ（例えば−２，５〜−３Ｖ
）に係わらずなされる。これにより、誘電体膜８の絶縁
破壊を低減することができ、したがって半導体記憶装置
の信頼性の向上を図ることができる。

また、誘電体膜８の絶縁耐圧が向上することにより誘電
体膜８の膜厚を低減することができるので、容量値の増
加を図ることができる。

また、容量素子としては、溝５内を１層の多結晶シリコ
ン膜によって埋込みそれぞれの４５内の多結晶シリコン
膜をＰ−型エピタキシャル層２上に設けた多結晶シリコ
ン膜によって一体化し、情報となるキャリアは溝５の周
囲に形成される空乏領域に蓄積する構造のものがある。

このような構成の容量素子では、Ｐ−型エピタキシャル
層２上に設けられる容量電極が選択Ｍ　Ｉ　Ｓ　ＦＥＴ
の形成領域において開口されるにの開口があるため、ｐ
−型エピタキシャルｙａ２上に設けられた電極が開口と
開口の間で断線し易くなる。

しかしながら、本実施例ではＰ−型エピタキシャル層２
上の電極９がメモリセルごとに分割されているため、電
極９の間が断線して給電不良となることがなく、電気的
信頼性が向上する。

メモリセルの選択ＭＩＳＦＥＴは、酸化シリコン膜から
なるゲート絶縁膜１６、例えば多結晶シリコン膜の上に
ＭＯｌＷ、Ｔ　ａ　、Ｔ　ｉ等の高融点金属膜あるいは
その高融点金属のシリサイド膜を積層して構成した２Ｍ
膜（ポリサイド膜）からなるゲート電極１７、ソース又
はドレイン領域であるｎ゛型半導体領域１１．１４及び
ｎ型半導体領域１５からなっている。容置素子側のｎ°
型半導体領域１４とｎ°型半導体領域１１とは一体にな
っている。ｎ゛型半導体領域１１の下にはｐ゛型半導体
領域１２が設けである。Ｐ゛型半導体領域１２は、ｎ゛
型半導体領域１１との間で寄生容量を構成することによ
って容量素子の容量値を増加するためのものであり、ま
た、ｐ−型エピタキシャル層２中の少数キャリアのバリ
アとなる、１８は酸化シリコン膜からなるサイドウオー
ルスペーサ、１９は例えばリンシリケートガラス（ＰＳ
Ｇ）膜からなる絶縁膜、２０は接続孔、ＷＬはゲート電
極１７と一体に形成されたワード線、ＤＬはアルミニウ
ム膜からなるデータ線である。

次に１本実施例のメモリセルの製造方法を説明する。

第５図乃至第１５図は、ＤＲＡＭの製造工程における第
２＠と同一部分のメモリセルの断面図である。

第５図に示すように、ｎ゛型半導体基板１上にｐ−型エ
ピタキシャル層２を成長させ、このＰ−型エピタキシャ
ルＭ２の所定の表面にフィールド絶縁膜３とｐ型チャネ
ルストッパ領域４を形成する。次に、Ｐ−型エピタキシ
ャル層２のフィールド絶縁膜３から露出している表面を
酸化することによって、後に形成する窒化シリコン膜か
らなる熱酸化マスク２２の下地膜となる酸化シリコン膜
２１を形成する０次に、溝５の内壁を酸化する際の熱酸
化マスクとなる窒化シリコン膜２２を例えばＣＶＤによ
って形成する。

次に、第６図に示すように、例えばＣＶＤによって酸化
シリコン膜をＰ−型エピタキシャル層２上の全面に形成
し、この酸化シリコン膜を図示していないレジストマス
クを用いたエツチングによってバターニングして、溝５
を形成するためのマスク２３を形成する。次に、マスク
２３から露出している窒化シリコン膜２２をエツチング
によって除去し、さらに酸化シリコン膜２１．フィール
ド絶縁膜３をエツチングする。

次に、第７図に示すように、マスク２３から露出してい
るｐ−型エピタキシャル層２を反応性イオンエツチング
（ＲＩＥ）によってエツチングして溝５を形成する。溝
５はｎ゛型半導体基板１に達するように深くする。この
ため、溝５の底からぎ型半導体基板１が露出する。

次に、第８図に示すように、溝５の全内壁を熱酸化によ
って酸化して酸化シリコン膜からなる絶縁ｗＡ６を形成
する。

次に、第９図に示すように、ＲＩＥによって溝５の底部
の絶縁膜６を除去することによって溝５の底におけるｎ
゛型半導体基板１を露出させる。このエツチングによっ
てｐ−型エピタキシャル層２上に設けられていた酸化シ
リコン膜からなるマスク２３が除去される。この後、窒
化シリコン膜からなる熱酸化マスク２２を熱リン酸等を
用いたウェットエツチングによって除去する。

次に、第１Ｏ図に示すように、例えばＣＶＤあるいはプ
ラズマＣＶＤによって電極７を形成するための多結晶シ
リコン膜７を溝５の側面に残在している絶縁膜６に被着
し、また溝５の底のｎ１型半導体基板１に被層するよう
にＰ−型エピタキシャル層２上の全面に形成する。なお
、多結晶シリコン膜７には低抵抗化のために熱拡散等に
よってｎ型不純物例えばリン（Ｐ）を導入する。

次に、第１１図に示すように、ＲＩＥよって溝５の底部
及びｐ−型エピタキシャル層２上の多結晶シリコン膜７
を除去することによって溝５の底からｎ゛型半導体基板
１を露出させる。このエツチングによって多結晶シリコ
ン膜からなる電極７が形成される。この後、下地膜とし
ての酸化シリコン膜２１を除去する。

次に、第１２図に示すように、露出している電極７及び
Ｐ−型エピタキシャル層２の表面及び溝５の底のｎ゛型
半導体基板１の表面を熱酸化によって酸化して酸化シリ
コン膜からなる誘電体膜８を形成する。なお、誘電体膜
８は、熱酸化による酸化シリコン膜の表面に例えばＣＶ
Ｄによって窒化シリコン膜をＵ層させ、さらにその窒化
シリコン膜を熱酸化によって酸化して酸化シリコン膜を
形成して構成してもよい。また、ＣＶＤによって酸化シ
リコン膜を形成して構成してもよい。

次に、第１３図に示すように、ソース又はドレイン領域
の一部であるｎ゛型半導体領域１１及びその下に設けら
れるＰ°型半導体領域１２を形成するイオン打込みのた
めのレジストマスク２４をｐ−型エピタキシャル層２上
に形成する。次に、イオン打込みによってレジストマス
ク２４の開口２５を通してＰ型不純物例えばボロン（Ｂ
）をｐ−型エピタキシャル層２の主面部に導入してｐ゛
型半導体領域１２を形成する。さらに、イオン打込みに
よってＮ型不純物例えばヒ素（Ａｓ）を開口２５を通し
てＰ−型エピタキシャル）ｔＩ２の表面に導入してｎ９
型半導体領域１１を形成する。次に、レジストマスク２
４の開口２５から露出している誘電体膜８を除去して第
１４図に示すように、開口１０を形成する。レジストマ
スク２４は、開口１０を形成した後に除去する。

次に、第１４図に示すように１例えばＣＶＤあるいはプ
ラズマＣＶＤによって多結晶シリコン膜９を溝５内及び
Ｐ−型エピタキシャル層２上の全面に形成する。多結晶
シリコン膜９は開口１０を通してｎ゛型半導体領域１１
に接続している。なお、多結晶シリコン膜９には例えば
それを形成するためのＣＶＤにおける反応ガス中にＮ型
不純物例えばリン（Ｐ）を含有させておくことによって
Ｎ型不純物を含有させる。

次に、第１５図に示すように１図示していないレジスト
マスクを用いたエツチングによって多結晶シリコン膜′
９をパターニングして電極９を形成する。レジストマス
クは電極９を形成した後に除去する。次に、電極９の露
出している表面を熱酸化によって酸化して酸化シリコン
膜からなる絶縁膜１３を形成する。次に、絶縁膜１３か
ら露出しているｐ−型エピタキシャル層２上の誘電体膜
８を除去し、この後絶縁膜１３及びフィールド絶縁膜３
から露出しているＰ−型エピタキシャル層２の表面を酸
化して酸化シリコン膜からなるゲート絶縁膜１６を形成
する。次に１例えばＣＶＤによって多結晶シリコン膜を
ｐ−型エピタキシャル層２の全上面に形成し、さらに例
えばＣＶＤあるいはスパッタによってＭＯｌＷ、Ｔａ、
Ｔｉ等の高融点全屈シリサイド膜を積層し、これらをレ
ジス１−マスクを用いたエツチングによってバターニン
グしてゲート電極１７及びワードｇＷＬを形成する。な
お、ゲート電極１７及びワード線ＷＬは、多結晶シリコ
ン膜のみによって構成してもよく、前記高融点金属膜あ
るいは高融点金属シリサイド膜のみによって構成しても
よい。

この後、第１図乃至第４図に示したｎ型半導体領域１５
．サイドウオールスペーサ１Ｂ、ｎ”型半導体領域１４
１例えばＰＳＧ膜からなる絶縁膜１９、接続孔２０、ア
ルミニウム膜からなるデータ線ＤＬをそれぞれ周知の技
術によって形成する。

なお、図示していないが、データ線ＤＬを覆う最終保護
膜として例えばＣＶＤによってＰＳＧ膜を形成し、さら
に例えばＣＶＤあるいはプラズマＣＶＤによって窒化シ
リコン膜を積層してもよい。

このように１本実施例の製造方法によれば、電極７をセ
ルファラインでｎ゛型半導体基板１に接続することがで
き、また、電極９をセルファラインでｎ゛型半導体基板
１から絶縁することができる。

次に、第１６図乃至第１８図を用いて本実施例の変形例
を説明する。

第１６図乃至第１８図は、ＤＲＡＭのメモリセルのデー
タ線ＤＬが延在する方向における断面図である。

第１６図に示したメモリセルでは、同一のデータｆｉＤ
Ｌに接続しかつ隣接している容量素子が１つの溝５内に
構成しである。溝５内に設けられている２つの電極９は
、それらの間が絶縁されそれぞれ所定の選択Ｍ　Ｉ　Ｓ
　ＦＥＴのソース又はドレイン領域の一部であるｎ０型
半導体領域１４に開口１０を通して接続している。この
２つの電極９の周囲にはｎ°型半導体基板１に接続して
いる多結晶シリコン膜からなる電極７が設けられている
。電ｔｉ７は平面的すなわち溝５をｐ−型エピタキシャ
ル層２の上から深さ方向に見た場合には一体となってい
る。このように２つの容量素子の間を分離する領域をな
くしてさらに微細化を図っている。また隣接している容
量素子間にはそれらの間を分離するためのフィールド絶
縁膜３が設けられていないため、電極９上の平担性が向
上している。

第１７図に示しているメモリセルでは、ｎ′″型半導体
基板１に接続する電極７を溝５の中央に配置し、この周
囲に選択Ｍ　Ｉ　Ｓ　ＦＥＴのソース又はドレイン領域
の一部であるｒ１＋型半導体領域１４に接続する電極９
を配置している。

同一のデータ線ＤＬに接続しかつ隣接する２つの容量素
子は、それぞれ専用の溝Ｓ内に構成しである。

第１８図に示したメモリセルでは、Ｐ−型エピタキシャ
ル層２を先の実施例で示したものより１くし、溝５をｎ
゛型半導体基板１内に深く入込むように形成している。

ｎ゛型半導体基板１が容量素子の一方の電極となってい
る。）簿５の内にはそれぞれのメモリセルの選択ＭＩＳ
ＦＥＴのソース又はドレイン領域の一部であるｎ°型半
導体頒域１４に接続する電極９と誘電体［８のみが設け
られている。

すなわち、先に示したメモリセルの容量素子を構成する
ための溝５より微細化が図られている。これにより、さ
らにメモリセルの微細化が図れる。

〔実施例■〕

実施例■は、溝５の底に誘電体膜８より厚い組粒膜６を
設けることによって、選択Ｍ　Ｉ　Ｓ　ＦＥＴのソース
又はドレイン領域の一部であるｎ゛型半導体領域１４に
接続される電極９の角部と前記ｒ１°型半導体基板１の
間の絶縁耐圧を高めている。また。

電極９とｐ−型エピタキシャル層２間の容量を減少させ
ることにより、寄生ＭＯｓトランジスタのスレショルド
電圧を大きくするとともに、α線によるソフトエラーを
起りに＜＜シている。さらに、ｎ゛型半導体基板１に接
続される電極７の上端部に誘電体膜より厚い絶縁ＷＸ２
９を設けて、電極９のＰ−型エピタキシャル層２上に設
けられている部分と、電極７の上端部との間の絶縁耐圧
を高めたものである。

実施例■は、製造工程に沿って説明する。

第１９図乃至第２８図は、Ｄ、　ＲＡ　Ｍの製造工程に
おけるメモリセルの断面図である。

第１９図に示すように、実施例■と同様に、ｐ−型エピ
タキシャル層２に溝５を形成し、この溝５の内壁を酸化
して酸化シリコン膜からなる絶縁膜６を形成する。絶縁
膜６は、溝５の側面のみならず底面にも形成される。す
なわち、溝５の底において、ｎ゛型半導体基板１は露出
していない。絶縁膜６を形成した後に、窒化シリコン膜
からなる熱酸化マスク２２を除去する。

次に、第２０図に示すように１例えばＣＶＤによって多
結晶シリコン膜９をＰ−型エピタキシャル層２の全上面
に形成し、この多結晶シリコン膜９をＲＩＥによって下
地膜である酸化シリコン膜２１が露出するまでエツチン
グする。このエツチングによって多結晶シリコン１ＩＩ
９は、溝５の内部にのみ残在する。

次に、第２１図に示すように、多結晶シリコン膜９の露
出している上面を熱酸化によって酸化して、後に形成す
る後酸化マスク２７の下地膜としての酸化シリコン膜２
１を形成する。

次に、第２２図に示すように１例えばＣＶＤによって熱
酸化マスクとなる窒化シリコン膜２７をｐ−型エピタキ
シャルＭ２上の全面に形成する。次に、例えばＣＶＤに
よって酸化シリコン膜２６をｐ−型エピタキシャル層２
上の全面に形成し、この酸化シリコン［２６を図示して
いないレジストマスクを用いたエツチングによってパタ
ーニングして、溝２８（第２４図参照）を形成するため
のマスク２６を形成する。前記レジストマスクは、マス
ク２６を形成した後に除去する。

次に、第２３図に示すように、ＲＩＥによって酸化シリ
コン膜からなるマスク２６から露出している窒化シリコ
ンＭ２７及び酸化シリコン膜２１を除去し、さらにマス
ク２６から露出した多結晶シリコン膜９をｎ゛型半導体
基板１に達するまでエツチングして１１１２８を形成す
る。このエツチングは、溝２８の底部における絶縁膜６
も除去してｎ２型半導体基板１が露出するようにする。

このエツチングによって溝５の内部における多結晶シリ
コン膜からなる電極９が形成される。なお、溝２８を形
成した後に、酸化シリコン膜からなるマスク２６を除去
する。

次に、第２４図に示すように、多結晶シリコン膜からな
る電極９の露出している側面を熱酸化によって酸化して
酸化シリコン膜からなる誘電体膜８を形成する。なお、
誘電体膜８を形成する際に溝２８から露出しているｎ１
型半導体基板１の表面が酸化されて酸化シリコン膜が形
成されるが、この酸化シリコン膜は多結晶シリコン膜の
酸化による誘電体ｖ８より成長が遅いため、それらの膜
厚差を利用したエツチング又はリアクティブイオンエツ
チングにより電極９の側面に誘電体膜８を残在させ、ｎ
゛型半導体基板１を露出させることができる。

ｆｌｌ！極９の下端部と♂型半導体基板１との間には。

誘電体ｒｓ８より厚い絶縁膜６が介在している。このた
め、電［！９の下端における角部とｎ゛型半導体基板ｌ
の間の電界が緩和され、ｆｆｉ極９とｒｌ”型半導体基
板１の間の絶縁耐圧が向上する。

次に、第２５図に示すように、例えばＣＶＤによって多
結晶シリコン膜をｐ−型エピタキシャル層２上の全面に
形成することによって溝２８内を多結晶シリコン膜で埋
込み、さらにｐ−型エピタキシャルｙＩＪ２上の多結晶
シリコン膜をＲＩＥによって除去して多結晶シリコン膜
からなる電極７を形成する。１！極７は、溝２Ｂの底部
においてｎ３型半導体基板１と接続する。次に、多結晶
シリコン膜からなる電極７の露出している上端部を熱酸
化によって酸化して酸化シリコン膜からなる絶縁膜２９
を形成する。絶縁膜２９を形成した後に、熱酸化マスク
としての窒化シリコン膜２７と、それの下地膜としての
酸化シリコン膜２１を、除去する。このエツチングによ
り、フィールド絶縁膜３によって被覆されていない部分
のＰ″′型エピタキシャル層２の上面、多結晶シリコン
膜からなる電極７及び電極９の上面が露出する。なお、
第２６図以後の図面には溝２８を図示していない。

次に、第２６図に示すように、先のエッチング工程によ
って露出したＰ−型エピタキシャル層２の上面、電極７
及び９の上面を熱酸化によって酸化してＰ−型エピタキ
シャル層２上における酸化シリコン膜からなる誘電体膜
８を形成する。次に、レジストマスク３０を用いたエツ
チングによってｐ−型エピタキシャル層２上における誘
電体膜８を選択的に除去して開口１０を形成するととも
に、電極９の上端部を露出させる。電極７の上端部は。

絶縁膜２９が誘電体膜８より厚いため誘電体膜８を除去
した後も残在している絶縁膜２９によって被覆されてい
る。次に、図示していないが、レジストマスク３０から
露出しているＰ−型エピタキシャル層２の主面部に実施
例Ｉと同様にＰ′型半導体領域１２及びｎ゛型半導体領
域１１（第２７図参照）を形成する。レジストマスク３
０は、Ｐ゛型半導体領域１２及びｎ゛型半導体領域１１
を形成した後に除去する。

次に、第２７図に示すように、例えばＣＶＤによって多
結晶シリコン膜をＰ−型エピタキシャル層２の全上面に
形成し、これを図示していないレジストマスクを用いた
エツチングによってパターニゲしてＰ−型エピタキシャ
ル層２上における電極９を形成する。レジストマスクは
、前記パターニングの後に除去する。Ｐ−型エピタキシ
ャルＦＪ！ｊ２上の多結晶シリコン膜からなるｆｆｉ極
９は、溝５内に設けられている電極９の上端部に被着し
て接続しているが、電極７とはそれの上端部の絶縁膜２
９によって絶縁されている。すなわち、電極７の上端部
における角部と、Ｐ−型エピタキシャル層２上における
電極９の間の耐圧は、絶Ｂｖ２９によって高められてい
る。

この後、第２８図に示すように、実施例１と同様に、ｗ
Ａ縁膜１３．ゲート絶縁膜１７及びワード線ＷＬ、ｎ型
半導体領域１５、サイドウオールスペーサ１８．ｎ”型
半導体領域１４、絶縁膜１９．接続孔２０．データｆｉ
ＤＬを形成して本実施例の製造工程が終了する。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれ；ｆ、下記のとおりで
ある。

すなわち、容量素子の周囲し；空乏層が延びな１＼ため
素子分離領域を縮小することができ、これ番こより集積
度の向上を図ることができる。

さらに、容量素子が絶縁膜によって囲まれてしするため
、メモリセルの情報の保持特性の向上を図ることができ
る。

【図面の簡単な説明】

第１図は、メモリセルアレイの一部の平面図、第２図は
、第１図のＡ−Ａ切断線における断面図、 第３図は、第１図のＢ−Ｂ切断線における断面図、 第４図は、１ビツトのメモリセルの平面図、第５図乃至
第１５図は、ＤＲＡＭの製造工程番；おけるメモリセル
の断面図、 第１６図乃至第１８図は、実施例１の変形例のメモリセ
ルの断面図。 第１９図乃至第２８図は、ＤＲＡＭの製造工程における
メモリセルの断面図である。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
、５゜２８・・・溝、６，８・・・絶縁膜（ＳｉＯ２）
１３．１９．２９・・・絶縁膜、１６・・・ゲート絶縁
膜、７，９・・・電極（多結晶シリコン膜）、１０・・
・開口、１１゜１２．１４．１５・・・半導体領域、１
７・・・ゲート電極、１８・・・サイドウオールスペー
サ、２０・・・接続孔、ＷＬ・・・ワード線、ＤＬ・・
・データ線、２１．２２．２３．２４．２６．２７．３
０・・マスク、２５・・・マスク２４の開口。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面部の溝内に２つの電極及び誘電体
   膜を設けて容量素子を構成し、前記２つの電極を溝の壁
   面に設けた絶縁膜によって半導体基板から絶縁し、前記
   ２つの電極のうちの一方の電極をＭＩＳＦＥＴの半導体
   領域に接続し、他方の電極を半導体基板に接続してメモ
   リセルを構成したことを特徴とする半導体記憶装置。 ２、前記半導体基板は、第１導電型の半導体基板とこの
   上に設けた第２導電型のエピタキシャル層からなり、前
   記第１導電型の半導体基板に前記２つの電極のうちの一
   方の電極がセルフアラインで接続していることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。