JP2795874B2

JP2795874B2 - 半導体記憶装置及び半導体装置

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Publication number: JP2795874B2
Application number: JP1045402A
Authority: JP
Inventors: 大久本; 英次武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1998-09-10
Anticipated expiration: 2013-09-10
Also published as: JPH02226762A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、半導体記憶装置及び半導体装置に係り、特
に高集積可能な半導体記憶装置及び半導体装置に関す
る。

【従来の技術】

従来、縦型にソース、ドレインを形成したMOSトラン
ジスタ（縦型MOS）を選択トランジスタとして用いたDRA
Mは、平面にソース、ゲート、ドレインを配置した通常
のMOSトランジスタ（平面MOS）を選択トランジスタとし
て用いた場合に比べ、選択トランジスタと容量部からな
るセルの平面的な面積が小さいため、集積化に好適な構
造として期待されている。このような縦型MOSをもつDRAM及び縦型トランジスタ
については、アイ、イー、イー、イー、インターナショ
ナル、エレクトロン、デバイス、ミーティング 1985年
の第714頁から第717頁（IEEE Inter−national Electro
n Device Meeting（1985）,pp.714−717）において論じ
られている。ここに述べられた１トランジスタ１容量部からなるメ
モリー装置を第12図を用いて説明する。この図におい
て、基板に掘った穴の上下に縦に配置した拡散層により
ソース電極40、ドレイン電極50を形成し、穴の側壁を酸
化することでゲート絶縁膜をつけ、さらにこのなかにゲ
ート電極30を埋め込むことで選択MISFETを構成してい
る。このトランジスタの動作を安定させるため、チャネ
ルに対する基板電位を基板電極から基板を通して与えて
いる。

【発明が解決しようとする課題】

上記従来技術構造を、集積化するためセルを近付けて
配置した場合について考えることで、このセルの課題を
説明する。基板内部のソース電極40では基板とのバイア
スにより接合の空乏層が基板側に伸びる。セルを近付け
て配置すると、同様に瞬接セルからも伸びてきている空
乏層とつながってしまう。そのため、セル間にリーク電
流が流れたり、セル間の電気的な干渉を引き起こしてし
まう問題があった。この問題を避けるには、第13図に示したように、デバ
イス周囲をシリコン酸化物等の絶縁物27で囲むことが考
えられる。しかし、この場合ソース電極40から伸びる空
乏層が、周囲の絶縁物層に達すると、基板とチャネルが
電気的に分離されてしまい、トランジスタを安定動作さ
せることができなくなる新たな問題が生じてくる。本発明の目的は、セル間の分離を行ないながら、基板
との電気的な分離による縦型トランジスタの不安定動作
の問題を解決した半導体記憶装置及び半導体装置を提供
することにある。

【課題を解決するための手段】上記目的を達成するために、本発明の半導体記憶装置
は、基板面に垂直な縦方向に、ソース、ドレインを配置
した選択絶縁ゲート形電界効果トランジスタと容量部と
を有し、この選択絶縁ゲート形電界効果トランジスタの
チャネルを基板面と垂直な薄膜半導体に設け、上記容量
部を絶縁層上に配置した薄膜から構成し、この薄膜の両
面を容量とするようにしたものである。上記容量部と上記選択絶縁ゲート形電界効果トランジ
スタは、同一の絶縁層上に重ねて配置することが好まし
い。さらに、チャネルとソース電極に連なる引出線と、チ
ャネルとドレイン電極に連なる引出線が熱酸化膜をはさ
んで設けるようにすることが好ましい。また、本発明の半導体記憶装置は、チャネルを流れる
電流の方向が基板面に垂直である選択絶縁ゲート形電界
効果トランジスタと容量部とを有し、チャネルに電界効
果を及ぼすゲート電極が動作時にチャネルにつくる空乏
層幅と同じかまたはそれより薄い半導体薄膜にチャネル
を設けるようにしたものである。また、本発明の半導体記憶装置は、基板面に垂直な縦
方向に、ソース、ドレインを配置した選択絶縁ゲート形
電界効果トランジスタと容量部とを有し、容量部を絶縁
膜上に配置した薄膜から構成し、この薄膜の両側面を容
量とするようにしたものである。さらにまた、本発明の半導体装置は、チャネルを流れ
る電流の方向が基板面に垂直である絶縁ゲート形電界効
果トランジスタを有し、このチャネルに電界効果を及ぼ
すゲート電極が動作時にチャネルにつくる空乏層幅と同
じかまたはそれより薄い半導体薄膜にチャネルを設ける
ようにしたものである。

【作用】

チャネルの周囲を絶縁物で囲むことでセル間が確実に
分離される。そこで、先に述べたこの構造を用いた時の
チャネルと基板との電気的分離の問題について説明す
る。チャネルと基板が電気的に分離されるため生じるトラ
ンジスタの不安定動作は基板フローティング現象と呼ば
れ、特に絶縁物上に半導体層を形成した基板（SOI基
板）を用いてMOSトランジスタを作るうえで解決すべく
重要な問題として知られている。基板フローティングの問題は、基板の一部に電気的な
分離により基板電極から電位を与えられない領域ができ
るため、例えば正孔等の電荷を持ったキャリアがその領
域で多くなると、電荷によってその領域の電位が変化す
るために起こる。すなわち、MOSトランジスタでは基板
電位が変動すると、例えばソース、ドレイン間を流れる
電流量等のトランジスタ動作の変動するため、基板フロ
ーティングではトランジスタが不安定な動作をするもの
と考えられる。平面MOSの基板フローティングの問題について、ア
イ、イー、イー、イー、エレクトロン、デバイス、レタ
ー、第９巻第２冊の第97頁から第98頁（IEEE ElectronD
evice Letters,vol.9,no.2,Feb.（1988）pp.97−99）に
おいて新たな点が明らかにされてきた。すなわちSOI基板に形成したMOSトランジスタのゲート
がゲート絶縁膜を介してチャネルの基板方向に伸ばすで
あろう空乏層幅をXdとする。このとき基板の厚さがXdよ
り薄い構造のトランジスタにおいては、基板のほぼ全域
がゲートの及ぼす電界により制御されるため、基板フロ
ーティングの問題を解決できることが示されている。以
下ここでは、薄膜基板構造により、基板フローティング
を抑えることを薄膜効果と呼ぶことにする。本発明は、この平面MOSで明らかにされた薄膜効果を
縦型構造において適用することで、縦型構造の集積化上
の課題を解決し、これを選択トランジスタとしたDRAMが
高集積化できるようにした。

【実施例】

以下、本発明の実施例を図面を用いて説明する。第１図（ａ）は、本発明の特徴を最もよく表した素子
平面配置図、同図（ｂ）は、その断面構造図である。基
板10に垂直に立つ薄膜半導体（上部よりドレイン電極82
1、チャネル120、容量部42となる。）は絶縁層20により
基板10及び容量プレート電極63、64と電気的に分離され
ている。ゲート電極（ワード線）30は、ゲート絶縁膜12
2をはさんで薄膜チャネル120に電界効果を及ぼす。ゲー
ト電極30は、容量部42の上部の拡散層とドレイン電極
（ビット線電極）821により選択MISFETを構成する。ド
レイン電極821はビット線82により隣接セルとつながっ
ている。容量部42は、容量絶縁膜90をはさんで容量プレ
ート電極63と、また容量絶縁膜901をはさんで容量プレ
ート電極64と記憶容量を構成する。容量部42及びチャネ
ル120は、基板面に直立した管形状をとっている。容量
プレート電極64は、管底部より基板内の高濃度不純物層
62によりバイアスされる。容量プレート電極63とビット
線82は絶縁層508により、またゲート電極30と容量プレ
ート電極64は絶縁層511により絶縁分離される。この選
択MISFETと記憶容量部により１トランジスタ１容量から
なるメモリーセルを構成する。本実施例構造では、薄膜両側面を容量部として活用で
きるため、大きな容量を得ることができる。また、この
容量部は選択トランジスタのチャネル以外は絶縁物によ
り取り囲まれているため、α線が入射しても基板から容
量部にノイズ電荷が流入することはない。また、ワード
線となるゲート電極30は、管形状のチャネルに囲まれて
いるため、隣接したセルともゲート電極間にノイズを生
じる等の電気的な干渉を起こし難い構造である。そのた
め集積化にあたり、セル間の干渉などを考慮しないで自
由な配置をとることができる。この構造の形成方法を第２図を用いて説明する。（第２図（ａ））シリコン基板表面を熱酸化して、20nm
の酸化膜（501）を形成し、多結晶シリコン（502）300n
m、シリコン酸化物（503）200nm、多結晶シリコン（50
4）200nm、シリコン酸化物（505）200nm、シリコン窒化
物（506）200nm、さらにシリコン酸化物（図示せず）10
00nmを堆積した。多結晶シリコン、シリコン酸化物、シ
リコン窒化物はいずれもCVD法により堆積した。以下、
とくに記載しないかぎりこれらの物質は同じ方法により
堆積した。ついでレジストをもちいてパターニング（第
１パターン）し、RIE法により基板上に堆積した層を垂
直にエッチングし、レジスト除去後、最上部に堆積した
シリコン酸化物層をマスクに基板を５μｍエッチングす
ることで基板と垂直な柱を形成する。このエッチングの
際、基板を２μｍエッチングしたときに一旦エッチング
をとめて10nmのシリコン酸化物（図示せず）を堆積する
ことで側壁保護の上、リンを垂直にイオン打ち込みする
ことで、基板内部にｎ型の高濃度不純物層62を導入す
る。シリコン窒化物を30nm厚さで堆積、RIE法により異方
的にエッチングすることで、柱側壁にシリコン窒化膜50
7によるマスクを形成してから、フッ酸系のウェットエ
ッチングによりエッチングマスクに用いたシリコン酸化
物を除去する。さらにシリコン窒化膜507をマスクにフ
ッ硝酸系のウェットエッチング法を用いて等方的にエッ
チングすることでシリコン溝底部に凹部を、シリコン基
板の柱根もとの側面にくびれを形成する。その後、この
基板を1000℃のウェット雰囲気の酸化を行い、溝底部及
び柱底部側面のくびれに絶縁膜20を形成する。（第２図（ｂ））シリコン窒化物506及びシリコン窒化
膜507を熱リン酸系エッチングにより除去する。柱側壁
に熱酸化により容量絶縁膜90をつけてから、エッチバッ
ク法によって容量プレート電極63を形成する。エッチバ
ック法は、溝の最も広い幅の1/2以上の厚さで等方的な
堆積をして表面をほぼ平坦化し、そこで、垂直なエッチ
ングを行うことで溝部分のみに堆積物を残す方法であ
る。ここでは、不純物としてリンを１×10²⁰（/cm³ドー
ピングした多結晶シリコンを堆積し、エッチバックする
ことで、容量プレート電極63を高濃度不純物層62の表面
より低い位置まで埋め込む。その後、シリコン酸化物を
堆積し、第２図（ｆ）の平面図に示すようにレジストを
用いてパターニングし、レジストパターン300を形成す
る。第２図（ｆ）の平面図は第１パターン382とマスク
パターンの関係を示し、同図AA断面が第２図（ｂ）に相
当する。レジストパターン300をマスクにシリコン酸化
物を300nmエッチングすることでシリコン酸化物層に溝
パターンを形成し、さらに全面のエッチングを行うこと
で容量プレート電極63上にビット線の溝パターンをもっ
た絶縁層508を初めの基板表面より低い位置まで形成す
る。このビット線パターンニングは、柱間をつなぐよう
に形成すればよく、柱パターン（第１パターン）とのパ
ターン位置合わせが容易である。（第２図（ｃ））側壁のシリコン酸化物を軽くエッチン
グすることで柱側面のシリコン基板を露出させ、さらに
上記基板上全面にリンを１×10²⁰（/cm³）をドーピング
した多結晶シリコンを堆積ののち、エッチバックし上記
溝パターンにビット線82となる多結晶シリコン層を詰め
る。さらに、シリコン酸化物を堆積しエッチバックする
ことでシリコン酸化物のキャップ200を、その表面が多
結晶シリコン502とほぼ平坦になるように形成し、ビッ
ト線82を埋め込む。上記２回のエッチバックの際、シリ
コン酸化物503、多結晶シリコン504はエッチングされ
る。（第２図（ｄ））フッ硝酸系のウェットエッチングによ
り柱上部に堆積した多結晶シリコン502を取り除く。次
に段差を利用してシリコン酸化物を200nm堆積してから
基板に垂直にシリコン酸化物を選択的にエッチングする
ことで上記キャップ200側壁にシリコン酸化物のスペー
サ509を形成する。（第２図（ｅ））スペーサ509及びキャップ200をマスク
に基板を垂直に絶縁層20上までエッチングすることで絶
縁層20上に基板結晶の管形状を第１のパターンと自己整
合的に形成することができる。穴側壁に容量絶縁膜901
を形成後、多結晶シリコンを20nm堆積し基板に垂直にエ
ッチングして底部を開口し、電極層となる高濃度不純物
層62と導通をとれるようにする。不純物をドーピングし
た多結晶シリコンの堆積、エッチバックすることで容量
プレート電極64を形成する。多結晶シリコンの選択的な
酸化を行なうことで、容量プレート電極64上に絶縁膜51
1を設ける。この分離層上の側壁に熱酸化によりゲート
絶縁膜122を形成する。以後、通常の方法で多結晶シリ
コンを堆積して管内部にゲート電極30を形成し、第１図
に示した半導体装置を得た。この基板に垂直な半導体薄
膜の厚さは約0.1μｍである。また、ゲート絶縁膜形成前工程において、チャネル面
に酸化膜を形成、除去を繰り返すことで、エッチング時
のダメージをとり、膜厚を調整することができる。管の
厚さすなわち膜厚をゲート電極の電界効果により伸びる
であろう空乏層幅より小さくすることで薄膜トランジス
タ動作を得ることができる。ゲート電極がゲート絶縁膜を介して基板側に伸ばす空
乏層幅Xdは、とみることができる。ここに Ks:基板半導体の誘電率 ε₀:真空の誘電率 φs:表面が強反転状態となるときの表面空乏層でのポ
テンシャル変化 q:電子電荷量 Ns:基板の不純物濃度である。そのためシリコンチャネルにおいて例えば基板
不純物濃度５×10¹⁶（/cm³）のときXd＝0.1μｍ程度と
なる。よって、膜厚を0.1μｍ以下に設定すればよい。
もちろん、これより薄い0.05μｍ程度とした基板をもつ
構造をとることで極めて良好な特性を得ることができ
る。この形成法においては、スペーサ509の幅により、
管の厚さを設定できる。本実施例構造の素子は、基板とは絶縁されているため
同一基板またはチップ上において集積しても、各々は独
立した素子であり、素子間の分離を良好に行うことがで
きる。本実施例に用いる縦型の管構造の薄膜は、エピタキシ
ャル成長させた単結晶によっても実現することができ
る。ここでは、第３図に示すように選択トランジスタと
なる単体の縦型MOSを用いて製法を説明する。第３図
に、素子の構造を示す。ゲート電極30は、ゲート絶縁膜
122をはさんで基板と垂直に立つ薄膜半導体のチャネル1
20を制御する。ソース電極40は上部より配線層44に接続
され、ドレイン電極50は、基板内の拡散層により形成さ
れたドレイン引出線52に接続する。DRAMメモリーセルで
は基板内部の配線層がキャパシタのプレート電極に対応
する。ゲート電極30はゲート絶縁膜122を介してチャネ
ル120に電界効果を及ぼし、ソース電極40とドレイン電
極50により電界効果型トランジスタ動作を行う。形成方法を第４図を用いて説明する。（第４図（ａ））シリコン基板表面を熱酸化して、20nm
の酸化膜（図示せず）を形成し、配線をレジストにより
パターニングし、それをマスクに不純物をイオン打ち込
みすることでドレイン引出線52を形成する。レジストを
除き、上記基板全面に、シリコン酸化物529を800nm堆積
する。（第４図（ｂ））上記基板表面をレジストを用いてパタ
ーニングし、それをマスクにドレイン引出線52までドラ
イエッチングによりシリコン酸化物529を開孔する。そ
の後Arスパッタを行うことで基板面を洗浄し、CVD法に
よりアモルファス状態のシリコン層418を150nmの厚さに
被着する。このシリコン層を600℃でアニールして基板
のシリコンの結晶をもとに単結晶化する。この単結晶化
には550℃−700℃のアニールが有効である。本実施例構造では、堆積したアモルファス層の単結晶
化は、チャネルとして用いる基板に近い領域のみ行われ
ていればよい。もちろん、回路中で負荷として用いるデ
バイス等のように電流量が少なくてもよいときや、オフ
状態でのリーク電流が多くても良いときには、アモルフ
ァス状態のまま、あるいは多結晶状態となったチャネル
をもちいてもよい。その後、第３図に示した構造とするために上記基板を
熱酸化することでゲート絶縁膜122を形成したのちゲー
ト電極30をつけ、さらにイオン打込み法によりソース電
極40及び配線層44を形成する。この製法では、上部電極とのコンタクト及び配線形成
が容易となる特徴がある。すなわち、チャネル形成のた
め堆積したアモルファスシリコン層をそのまま上部電極
の引出配線としてつかうことができる利点がある。基板内に拡散層を配線として用いると、拡散層のもつ
接合容量が大きいこと、また抵抗も大きくなる。そのた
め、これを用いて高速動作させるのが困難である。しか
し第５図に示すように、基板上へシリコン酸化物438を
形成し、配線層12として多結晶シリコン堆積後、金属例
えばタングステンと反応させることでその表面をシリサ
イド化し、シリサイド層600を形成し、ついでシリコン
酸化物529と堆積することで容易に埋め込み配線を形成
し、これらの問題を改善できる。なお、シリサイド層60
0は形成することなく配線層12のみであってもよい。配線層12につながるドレイン電極50は、多結晶シリコ
ン12にドーピングした不純物を拡散させることで形成す
ればよい。埋め込み配線層はチャネル側面からコンタク
トをとる形になる。このため、アモルファスシリコン被
着まえのArスパッタによる洗浄では、自然酸化膜が残る
ため、エピタキシャル時にもこの配線層を種とした結晶
化、すなわち、多結晶シリコン化は抑えられる。本発明構造素子は、基板とは絶縁されているため同一
基板またはチップ上において集積しても、各々は独立し
た素子であり、素子間の分離を良好に行うことができ
る。そのため従来CMOS構造で問題視されていたラッチア
ップを起こしにくく、また、α線や宇宙線等の引き起こ
すソフトエラーを避けることができる。第６図は、この製法によるトランジスタをCMOSインバ
ータに応用した実施例の素子断面図である。図の左方に
ｐ型ウエル10a上にｎ型チャネルのトランジスタを、図
の右方にｎ型ウエル10b上にｐ型チャネルのトランジス
タを配置してある。第７図は、本発明構造の縦型MOSと平面型MOSを組み合
わせることで、フリップフロップ回路を形成したときの
実施例を示したものである。縦型MOSから引出線11によ
り平面MOSのゲート電極30′に接続し、一方平面MOSから
引出線により縦型MOSのゲート電極30に接続する構成を
とる。第８図は、引出線と内部電極の分離をシリコンの熱酸
化膜で形成した例を示したものである。ゲート電極30
は、ゲート絶縁膜122を介しチャネル120に電界効果をお
よぼし、ソース電極40とドレイン電極50間でトランジス
タを構成する。ドレイン電極50は、ドレイン引出線55に
よりコンタクトされる。この構造は、第９図に示すようにシリコン窒化物506
を堆積後エッチングによる柱形成の際、エッチングを一
度停止し、柱側面にもシリコン窒化膜507を形成し、さ
らにエッチングを行い、その後フィールド酸化すること
で、第９図破線でしめした絶縁層22を形成することがで
きる。さらに第８図の構造にするため、側壁のシリコン
窒化膜507を取り除き、ドレイン引出線55を形成後、絶
縁膜508を埋めてからエッチバックし、シリコン窒化物5
06をエッチングにより取り除き、このシリコン窒化物50
6によりできていた絶縁膜508と柱基板上部のとの段差を
利用し、シリコン酸化物によりスペーサ509を形成し、
これをマスクにして基板を垂直にエッチングすることで
円筒形状の半導体薄膜を形成する。以下、ゲート形成等
の工程は、他の実施例と同様にすればよい。また、第10図に示すように、第８図に示したMOSとバ
イポーラトランジスタを組み合わせた半導体装置として
もてもよい。第10図（ａ）は素子断面図、（ｂ）は等価
回路である。第10図の構造のMOSの製造は、第８図に示したMOSを製
造するときと同様にし、ゲート電極30を形成するための
内側のエッチングマスクとなるスペーサ形成後、バイポ
ーラをつくるところはレジスト剤によりマスクし、MOS
のみエッチングし、ゲート絶縁膜形成後、バイポーラの
領域では絶縁膜を除去し、多結晶シリコンをパターニン
グせしめることで、MOSではゲート30をつくり、バイポ
ーラではエミッタ33を同時に作ることができる。第11図は、本発明構造によるトランジスタを用いてフ
リップフロップ回路を形成したものである。第11図
（ａ）は平面配置、第11図（ｂ）は等価回路である。こ
れによると極めて小さな面積で回路を構成することがで
きるためSRAMセル等に好適である。

【発明の効果】

本発明によれば、安定した動作を行う微細トランジス
タをえることができるため、これを用いて集積化に好適
な素子を得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の半導体記憶装置の断面
図、第２図は、その製法を示す工程断面図及び平面図、
第３図は、本発明の一実施例の半導体装置の断面図、第
４図は、その製法を示す工程断面図、第５図、第６図、
第７図、第８図は、他の実施例の半導体装置の断面図、
第９図は、その製法を示す工程断面図、第10図は、さら
に他の実施例の半導体装置の断面図及び等価回路図、第
11図は、さらに他の実施例の半導体装置の平面図及び等
価回路図、第12図、第13図は、従来の半導体記憶装置の
断面図である。 10……基板 10a……ｐ型ウエル 10b……ｎ型ウエル 11……引出線 12,44……配線層 20,22,27,508,511……絶縁層 30,30′……ゲート電極（ワード線） 33……エミッタ 40……ソース電極（容量部） 42……容量部 50,821……ドレイン電極 52,55……ドレイン引出線 62……高濃度不純物層 63,64……容量プレート電極 82……ビット線 90,901……容量絶縁膜 120……チャネル 122……ゲート絶縁膜 200……キャップ 300……レジストパターン 382……第１パターン 418……シリコン層 438,503,505,529……シリコン酸化物 501……酸化膜 502,504……多結晶シリコン 506……シリコン窒化物 507……シリコン窒化膜 509……スペーサ 600……シリサイド層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板面に垂直な縦方向に、ソース、ドレイ
ンを配置した選択絶縁ゲート形電界効果トランジスタと
容量部とを有し、上記選択絶縁ゲート形電界効果トラン
ジスタのチャネルを基板面と垂直な薄膜半導体に設けた
半導体記憶装置において、上記容量部は、絶縁層上に配
置された薄膜から構成され、該薄膜の両面を容量とする
ことを特徴とする半導体記憶装置。
【請求項２】上記容量部と上記選択絶縁ゲート形電界効
果トランジスタは、上記絶縁層上に重ねて配置されたこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項３】上記チャネルとソース電極に連なる引出線
と、上記チャネルとドレイン電極に連なる引出線が熱酸
化膜をはさんで設けられていることを特徴とする請求項
１記載の半導体記憶装置。
【請求項４】チャネルを流れる電流の方向が基板面に垂
直である選択絶縁ゲート形電界効果トランジスタと容量
部とを有する半導体記憶装置において、該チャネルに電
界効果を及ぼすゲート電極が動作時にチャネルにつくる
空乏層幅と同じかまたはそれより薄い半導体薄膜にチャ
ネルを設けたことを特徴とする半導体記憶装置。
【請求項５】基板面に垂直な縦方向に、ソース、ドレイ
ンを配置した選択絶縁ゲート形電界効果トランジスタと
容量部とを有する半導体記憶装置において、上記容量部
が、絶縁膜上に配置された薄膜から構成され、該薄膜の
両側面を容量とすることを特徴とする半導体記憶装置。
【請求項６】チャネルを流れる電流の方向が基板面に垂
直である絶縁ゲート形電界効果トランジスタを有する半
導体装置において、該チャネルに電界効果を及ぼすゲー
ト電極が動作時にチャネルにつくる空乏層幅と同じかま
たはそれより薄い半導体薄膜にチャネルを設けたことを
特徴とする半導体装置。