JP2768719B2 - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置

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Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、絶縁ゲート型電界効果トランジスタを有す
る半導体装置及び半導体記憶装置に関する。
【従来の技術】
従来のMOS型電界効果トランジスタ（以下MOSFETと略
す）について図面を用いて説明する。代表的な構造を第
22図（ａ）に平面レイアウトで示し、このＡ−Ａ′断面
による断面構造を第22図（Ｂ）に示す。 この素子は、チャネル及びソース、ドレイン電極とし
て用いる活性領域19の周囲に厚い絶縁膜21を形成するこ
とで活性領域19を分離し、この活性領域19にゲート絶縁
膜を形成したうえにゲート電極30を形成し、このゲート
電極30をマスクとしてイオン打ち込み法により自己整合
的にソース電極40,ドレイン電極50を形成することで作
られている。このデバイスを同一基板上で集積すると
き、上記の酸化膜により行った活性領域の分離により電
気的な分離がなされている。この酸化膜形成において、
ゲート絶縁膜に比べ十分な厚さを確保することで、動作
電圧がゲートに加えられてもこの酸化膜に覆われた部分
は不活性状態を保たせることができる。この酸化膜を成
長させるには、通常ウェット雰囲気で酸化を行ない十分
な膜厚まで酸化膜を成長させる。こうした酸化をフィー
ルド酸化と、また成長した酸化膜をフィールド酸化膜と
呼ぶ。以下ここでもこの用語をもちいる。 上記素子において集積度を高めると、例えば図中ｘで
示したデバイス間隔が近づいてくると、図中ａの矢印で
示したフィールド絶縁膜21下を電流が流れ易く成る問題
が生じてくる。 このような不要な電流パスを無くすため、第23図に示
すチャネル下に絶縁膜20を敷いたSOI（Silicon On In
sulator）基板構造が考えられてきた。 この絶縁物上に形成したFETについては、アイ、イ
ー、イー、イー、エレクトロン、デバイス、レター、第
９巻第２冊の第97頁から第99頁（IEEE Electron Device
Letters,vol.9,No.2,Feb.（1988）pp.97〜99）におい
て論じられている。 この構造は、酸素をイオン打ち込みすることで形成さ
れたシリコン酸化物騒を絶縁層20として内部に有する基
板10上にトランジスタを形成している。トランジスタ
は、上記基板表面の半導体上にゲート絶縁膜を付け、ゲ
ート電極30を形成したのち、ゲートに対しイオン打ち込
み法を用いて自己整合的にソース電極40、ドレイン電極
50を形成して製造する。このトランジスタは、平面レイ
アウト的には第22図（ａ）に示した通常のMOSFET構造と
同じ構造をとっている。 さらに、ここに見られる構造の特徴として、絶縁膜20
上のシリコンの厚さｄすなわちチャネルの厚さを0.1μ
ｍ程度以下の薄膜にしたことを上げられる。第22図に示
した構造では、ゲートから離れた基板内部では、ゲート
の電界効果が及び難くなっている。これに対して第23図
で示した構造では、こうした電界効果の及びにくい領域
を絶縁物に置き換えている。そのためゲートにより良好
なデバイス動作の制御を行うことができる。なお、特開
昭64−27270号公報に、チャネルの三方をゲート電極で
囲んだ構造が示されている。
【発明が解決しようとする課題】
上記従来技術の構造では、デバイスの流す電流Ｉとチ
ャネル幅Ｗとの間には、 Ｉ∝Ｗ の関係があるため、Ｗを小さくするとＩも減少する問題
があった。そのため、電流量を減らさずに平面的な寸法
を小さくすることができなかった。 本発明の目的は、高集積化に好適な半導体装置及び半
導体記憶装置も提供することにある。
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、
基板上に、電荷結合部と、該電荷結合部に絶縁膜を介し
て作用する複数のゲート電極とを設けた電荷結合素子を
有し、電荷結合部の少なくとも一部分を基板とほぼ垂直
な半導体層に設け、電荷結合部における電荷転送の方向
を基板とほぼ平行になるようにしたものである。 また、上記目的を達成するために、本発明の半導体記
憶装置は、基板上に少なくとも二個のトランジスタを設
け、このトランジスタの少なくとも一個を、ソース電
極、ドレイン電極、チャネル及びチャネルに絶縁膜を介
して電界効果を及ぼすゲート電極を有する電界効果トラ
ンジスタとし、この電界効果トランジスタのチャネル
を、少なくともその一部分が上記ソース電極及びドレイ
ン電極の間に基板にほぼ垂直に配置し、このチャネルの
上部を、チャネルの側壁部とは別工程で絶縁層を形成
し、チャネルの側壁に配置されたゲート電極の電界によ
りチャネルを流れる電流の方向を基板とほぼ平行とし、
かつ、チャネルを基板と実質的に絶縁するようにしたも
のである。 また、上記目的を達成するために、本発明の半導体装
置は、基板上に設けられたソース電極とドレイン電極
と、ソース電極及びドレイン電極間に設けられたチャネ
ルと、チャネルに絶縁膜を介して電界効果を及ぼすゲー
ト電極とからなる電界効果トランジスタを少なくともに
二個有し、上記各々のチャネルの少なくともその一部分
を基板にほぼ垂直な半導体層に設け、チャネルを流れる
電流の方向を基板とほぼ平行とし、二個のチャネルの間
に上記トランジスタの少なくとも一個のゲート電極を配
置するようにしたものである。 また、上記目的を達成するために、本発明の半導体記
憶装置は、基板上に、ソース電極とドレイン電極と、ソ
ース電極及びドレイン電極間に配置されたチャネルと、
チャネルに絶縁膜を介して電界効果を及ぼすゲート電極
とを設けた電界効果トランジスタを少なくとも一個及び
容量を少なくとも一個有し、上記チャネルの少なくとも
その一部分を基板にほぼ垂直な半導体層に設け、このチ
ャネルを流れる電流の方向を基板とほぼ平行となるよう
にしたものである。 この半導体記憶装置のチャネルは、基板と実質的に絶
縁されていることが好ましい。 本発明において、チャネルは基板と実質的に絶縁され
ていることが好ましい。ここに実質的とは完全に絶縁さ
れていなくても、その作動電圧において絶縁されている
場合とほぼ同様の効果を及ぼすことである。また、半導
体層は薄膜であることが好ましい。
【作用】
基板にほぼ垂直な半導体層にチャネルを設け、チャネ
ルを流れる電流の方向を基板とほぼ平行としたFETにお
いては、半導体層の高さを高くすることにより電流量を
決めるチャネル幅を拡げることができる。そのためゲー
トによる良好な電気特性を得る薄膜チャネル効果を損な
うこと無く、半導体層の高さを確保することで電流量を
維持し、かつ、平面的には微細化したFETとすることが
できる。
【実施例】
以下、本発明の実施例を図面を用いて説明する。 第１図は、本発明の特徴を表した素子構造図である。
基板と垂直に立つ薄膜半導体層は、絶縁層20により基板
10と分離されている。ゲート電極30は、ゲート絶縁膜91
を挾んで薄膜半導体層を取り囲んでいる。ゲートに覆わ
れていない薄膜部が不純物を高濃度にドーピングし活性
化したソース電極40及びドレイン電極50であり、その間
のゲートに覆われた薄膜半導体層が基板面と平行方向に
チャネルを構成する。チャネルは、絶縁層20及びゲート
絶縁膜91により囲まれているため、基板10と電気的に分
離されている。 ゲート電極30はゲート絶縁膜91を介してチャネルに電
界効果を及ぼし、ソース電極40とドレイン電極50により
３端子電界効果型トランジスタ動作を行う。 この構造はＰ型チャネルトランジスタでもＮ型チャネ
ルトランジスタでも同様に作ることができる。ここで
は、Ｎ型チャネルトランジスタの形成方法を第２図を用
いて説明する。第２図は、第２図（ａ），（ｂ），
（ｃ），（ｅ）は第１図のａ−ａ断面を示したものであ
る。 （第２図（ａ）） Ｐ型シリコン基板表面を熱酸化し
て、20nm程度のシリコン酸化膜151を形成し、シリコン
窒化膜701をCVD法により20nm程度堆積してから、レジス
ト201により細線状にパターニングし、さらにRIE法によ
り基板に垂直に１μｍ程度エッチングし、基板と垂直と
立つ厚み0.1μｍの半導体層100を形成する。このパター
ニングはシリコン酸化膜によって行なってもよい。以下
ここではこのように基板に垂直に立った、その一部をチ
ャネルとして用いる層を、半導体層と呼ぶことにする。 このとき半導体層100の厚さをゲートの電界効果によ
り延びるであろう空乏層幅より小さくすると薄膜トラン
ジスタ動作を得ることができる。すなわち、ゲートにバ
イアスを加えチャネルがオン状態となるチャネル部表面
が強反転した状態で、半導体層内は空乏状態ないし反転
状態とすることができる。このため、半導体層内の正孔
密度を低く抑える等のゲートによる制御を行なうことが
できる。 ゲートがゲート絶縁膜を介して基板側に伸ばす空乏層
幅Xd、すなわち電界効果の及ぶ範囲は、 とみることができる。 ここに Ks:基板半導体の誘電率 ε0:真空の誘電率 φs:表面が強反転状態となるときの表面空乏層で
のポテンシャル変化 q :電子電荷量 Ns:基板の不純物濃度 である。そのためシリコンチャネルにおいて、たとえば
基板不純物濃度を５×1016cm-3のときXd＝0.1μｍ程度
となる。本実施例では後の工程で説明するように、半導
体層100は両側からゲート電極30によって電界効果が及
ぼされる。そのため半導体層の膜厚を0.2μｍ以下に設
定すればよい。 （第２図（ｂ）） 上記薄膜形成後、レジストマスクを
除去し、基板表面に20nm程度のシリコン酸化膜152を形
成し、CVD法を用いてシリコン窒化膜を20nm程度堆積
し、RIE法を用いてシリコン窒化膜を異方的にエッチン
グすることにより、薄膜側壁にシリコン窒化膜700を形
成せしめる。上記基板をフッ酸系のエッチングによりシ
リコン窒化膜701及び700で覆われていない部分のシリコ
ン酸化膜152を取り除き、さらに、フッ硝酸系のウェッ
トエッチングにより底部シリコンを軽くエッチングして
から1100℃のウェット雰囲気でフィールド酸化すること
により半導体層以外の基板表面に選択的に厚いフィール
ド酸化膜をつけることができる。この酸化膜が絶縁層20
となる。このとき、半導体層底部は、両側より酸化膜が
成長するため、延びてきた酸化膜がつながり、これによ
って半導体層100は基板10と分離される。 （第２図（ｃ）） シリコン窒化膜700、701をウェット
エッチングで取り除いた後、薄膜表面を酸化し熱酸化膜
（図示せず）を形成し、フッ酸系の等方的なエッチング
を行いこの熱酸化膜を除去することで、半導体層表面よ
りエッチングによるダメージを受けている層を取り除
き、また、半導体層100の薄厚を所定のものに整える。
このあと酸化により10nmの厚さのゲート酸化膜91を形成
し、ゲートとなる多結晶シリコン30′を200nm程度堆積
し、レジスト材によりパターニングし、これをマスクに
ゲートをエッチングにより加工する。ゲート電極と半導
体層間のゲート絶縁膜以外の半導体層表面のゲート酸化
膜をフッ酸系ウェットエッチングにより除去しリンをド
ープすることでソース電極40、ドレイン電極50の拡散層
及びゲート電極となる多結晶シリコン30′に高濃度のリ
ンを導入し、熱アニールを加えることで不純物を活性化
してソース、ドレイン及びゲートの各電極を形成する。
このソース，ドレイン電極への不純物導入は、ゲートを
マスクとしてイオン打ち込み法により行ってもよい。半
導体層の両側面に対して基板と斜め方向からイオン打ち
込みすることで形成できる。また半導体層の高さが低い
とき、たとえば0.2μｍ程度のときには、イオン打ち込
み後熱処理により不純物を広く拡散せずにソース、ドレ
イン電極が形成できること、また、打ち込みエネルギを
低く設定できるためフィールド酸化膜でイオン打ち込み
の不純物を止めることができるため、基板面にはほぼ垂
直な方向から打ち込むことで形成してもよい。 （第２図（ｄ）） この図は第１図ｂ−ｂ断面を示す。
第２図（ｃ）の工程の後に、ゲート電極30、ソース電極
40、ドレイン電極50の表面に熱酸化膜（図示せず）を成
長せしめた上にシリコン酸化物150を堆積したのち、ゲ
ート電極30、ソース電極40、ドレイン電極50にコンタク
トホールを開孔し各々配線を行う。コンタクトの形成は
半導体層100の側面に接するようにすることで、コンタ
クト面積を大きくし、コンタクトの抵抗を小さくするこ
とできる。 以上、第１図に示した素子構造の製造方法を示した
が、この方法を改良した例を示す。第２図（ｂ）工程に
おいて、エッチングによる半導体層形成に際し、側壁の
みにシリコン窒化膜700を形成後、さらに半導体基板エ
ッチングを追加することで、半導体層100の側壁下部に
はシリコン窒化膜をつけない領域を形成できる（第２図
（ｅ））。この後にフィールド酸化すれば、半導体層10
0下の絶縁層20の形成を容易にすることができる。 また第２図（ａ）の工程において、半導体層上部にシ
リコン窒化膜701を予め堆積することで、半導体上部の
酸化を抑えたが、上部にはシリコン窒化膜を敷かずにフ
ィールド酸化することで、半導体上部にも酸化膜を形成
することができる。この場合、半導体層上部の酸化膜
は、後のゲート加工の際にエッチングのストッパー層と
して働く。 なお、半導体層の高さはトランジスタのチャネル幅を
決める。そのため、半導体層を高くすることで、流れる
電流量を増大できる。しかし、これを高くすることは、
後工程においてソース、ドレインにコントラストをとる
とき高い半導体層上で行わなければならず、コンタクト
の引出層形成が困難になる。そのため、第２図（ｆ）に
他の実施例の横断面図を示す様に、チャネル以外の半導
体層の高さを低くすることで回避することができる。 本発明構造では、ゲート電極がチャネルとなる半導体
層を乗り越えるため、従来の平面型MOSFETにくらべゲー
ト長が実効的には長くなる。そのため、ゲート配線抵抗
が増大する問題がある。しかし第２図（ｇ）に示すよう
にゲート電極30の多結晶シリコンの堆積を隣接チャネル
間の幅の1/2以上の厚さにするとゲート上部はほぼ一様
につながることができ、ゲート抵抗を従来構造程度とす
ることができる。また、第２図（ｇ）にあるように、こ
のゲート電極上にタングステンシリサイド層30′を設け
たり、ゲート電極30をシリサイドに置換することでゲー
ト電極の配線抵抗を減らすことができる。この構造では
デバイスのオン、オフ状態を決めるゲートバイアスの閾
値はゲート材の仕事関数に強く依存してくる。そのため
ゲート材に適当な仕事関数をもつシリサイド等の材料を
用いることで、回路動作上必要とされる閾値を設定する
ことができる。 本発明の素子は、基板とは絶縁されているため同一基
板上又はチップ上において集積しても、各々は独立した
素子であり、素子間の分離は良好におこなうことができ
る。そのため従来のCMOS構造で問題視されていたラッチ
アップをおこしにくく、また、α線や宇宙線等の引き起
こすソフトエラーを避けることができる。 半導体層の厚さをより薄くすると、ゲート電極による
チャネル制御がより強く働く。そのため、シリコンチャ
ネルにおいて0.1μｍないし0.05μｍ程度にすることで
良好な薄膜トランジスタ特性を得ることができる。 ここでは、酸化法を用いてSOI基板構造を形成した
が、基板内に高濃度の酸素をイオン打ち込みし、基板内
部に酸化膜層を形成したSOI基板（いわゆる“SIMOX"）
或は、酸化膜層上にシリコン再結晶層を形成してできた
SOI基板、或は、シリコン酸化物層を挾んでシリコン単
結晶層を張り合わせることにより形成したSOI等の基板
や、SOS（Sillicon On Sapphire）基板を用いて、本
発明デバイス構造を作ることができる。 なお、半導体層の下部に両側から延びる絶縁層がつな
がらない状態では、素子と基板の電気的絶縁分離の効果
は失われる。しかし、薄膜半導体に作るチャネルに対
し、両側のゲートが行う電界効果による良好なチャネル
電気特性の制御や、高集積化に好適等の素子の特徴を保
つことができる。第３図はそのような素子構造を示した
もので、第３図（ａ）は平面図、第３図（ｂ）は同図
（ａ）のＡ−Ａ′断面図、第３図（ｃ）は同図（ａ）の
Ｂ−Ｂ′断面図である。２個のトランジスタの半導体層
100がゲート電極30を共有する構造である。第３図
（ｃ）に示すように、このような構造では、ソース、ド
レイン電極拡散層フィールド酸化膜より浅めに半導体層
100内に形成しゲート電極をこれより深く形成すること
でより安定した電気特性を得ることができる。こうした
基板結晶と薄膜がつながる構造では、開孔部をもつ絶縁
層20を基板上に形成し、開孔より基板結晶をエピタキシ
ャル生長させ、半導体層100を得ることができる。 第４図は、本発明をDRAMセルに応用した実施例を示す
もので、第４図（ａ）は平面図、第４図（ｂ）は側面透
視図である。第１図に示したトランジスタのソース電極
に配線によるコンタクトをとる代わりに、ゲート絶縁膜
同様にソース電極周囲を容量絶縁膜90で覆い、その上に
プレート電極60を付けることにより、容量部41を形成で
きる。第４図では、ワード線31及びビット線80により２
ビットのメモリを構成している。第４図に示すように容
量部41のレイアウトを複雑化し、Ｔ字型とすることで表
面積を増大させ容量を増やすことができる。 また、第４図（ｃ），（ｄ），（ｅ）に示すように薄
膜半導体上に容量部41を積み上げて容量を増大させるこ
とができる。第４図（ｃ）は平面図、第４図（ｄ）は
（ｃ）のＡ−Ａ′線での断面図である。ソース電極40、
ドレイン電極50のチャネル側に低濃度不純物拡散層45,5
5を形成し、DDD型のトランジスタを形成した。また第４
図（ｅ）は他の実施例で、図に示すいようにワード線31
形成後、ビット線80を形成し、その後容量部41を積み上
げても良い。 第５図は、本発明をトレンチ型のDRAMセルに用いた実
施例を示す素子断面図、第６図は、その製法を示す工程
図である。 第５図において容量部41は基板に掘ったトレンチ96内
部にあり、その周囲を容量絶縁膜90を挾んで基板プレー
ト60′により構成される。 フィールド酸化膜20上の半導体層100を用い、ワード
線31をゲートとする薄膜トランジスタを介してビット線
80から容量部41に電荷情報を書き込むことができる。 本発明構造であるトランジスタは、基板と電気的には
分離されているため、基板から電気的な影響を受けるこ
とがない。そのため、プレートすなわち基板の電位は任
意に設定可能である。ここでは、基板をプレートとして
用いているが、基板に形成した基板より不純物濃度を高
くして導電性を高めたウェル層によりプレートを構成し
ても同様である。 第６図を用いて第５図の実施例における素子の形成法
を説明する。 （第６図（ａ）） ボロンを濃度１×1012cm-2イオン打
ち込みし熱処理により拡散してｐ型ウェル11を形成した
シリコン基板10表面を熱酸化し、20nm程度の酸化膜（図
示せず）を形成し、その上にシリコン窒化膜701をCVD法
により20nm程度堆積してから、レジストにトレンチパタ
ーンを形成する。これをマスクにRIE法により異方的に
シリコン窒化膜701をエッチングし、さらにRIE法により
基板を垂直に５μｍ程度エッチングしてトレンチを形成
した後レジストを除去し、トレンチ表面に容量絶縁膜90
を形成する。 （第６図（ｂ）） 上記基板全面に多結晶シリコンをCV
D法によりトレンチ径の1/2程度以上堆積したのちエッチ
バックし、基板表面より500nm程度の深さまで多結晶シ
リコンを除去し、トレンチ内部に容量部となる多結晶シ
リコンを残す。エッチバック法とは異方的エッチング等
でできた基板上の溝パターンのもっともひろい幅の1/2
以上の厚さまで等方的な堆積をすると基板表面がほぼ平
坦化されることを利用し、堆積後に基板に垂直なエッチ
ングをおこなうことで、形成されていた溝部分のみに堆
積物を残す方法である。 上記多結晶シリコンをマスクに容量絶縁膜90をエッチ
ングしトレンチ上部の側壁900を開口したのち、再び多
結晶シリコンの堆積及びエッチバックを繰り返すこと
で、トレンチ内部に多結晶シリコンを詰め込み、容量部
41を形成する。その後、シリコン窒化膜701を熱リン酸
系のウェットエッチングにより除いてから、シリコン酸
化物を20nm堆積（図示せず）し、再びシリコン窒化膜70
1′を50nm堆積した後、半導体層を形成するためのレジ
スト201をパターニングする。 上記工程において、シリコン酸化物及びシリコン窒化
膜の堆積を行わずにつぎの工程で半導体層の形成と熱酸
化を行ってからシリコン窒化膜の堆積を行ってもよい。 （第６図（ｃ）） 上記レジスト201のマスクをもとに
基板を垂直にエッチングし、トランジスタとなる半導体
層100を形成する。該半導体層100を熱酸化し、半導体層
表面に10nmの酸化膜を成長させてから、シリコン窒化膜
702を20nm堆積し、容量部41と半導体層100との接続部及
び半導体層100を保護するため、半導体層100に接するト
レンチ上面の一部に引出部形成用マスクをかけてから、
異方的にエッチングすることで半導体層100及びトレン
チ引出部をシリコン窒化膜701′,702により覆う。ここ
でウェル不純物をさらに１×1013cm-2にイオン打ち込み
することでチャネルとは別に、プレート電極となる基板
の不純物濃度及びｐ型を設定できる。 （第６図（ｄ）） 上記基板よりレジストを除去し、フ
ィールド酸化することで厚い絶縁膜20を形成し、チャネ
ルとなる半導体層100を基板より絶縁分離する。このと
き、半導体層100と容量部41とを電気的に接続する部分
は、前記シリコン窒化膜702で被覆されているので、酸
化膜が成長せず電気的導通が保持される。こののちシリ
コン窒化物702を除去する。 （第６図（ｅ）） 薄膜表面を酸化し20nmの厚さのゲー
ト絶縁膜（図示せず）を形成した後、ワード線31を形成
する。以下配線等の工程は、第一実施例と同様である。 本実施例においては、トレンチ容量一個に対して薄膜
半導体で構成されたトランジスタは一個である。これに
対して、チャネルとなる半導体層を１つのトレンチ容量
に対し複数個形成することで、実質的にトランジスタの
チャネル幅を増やし、流れる電流を増大させることがで
きる。 本発明構造のデバイスを選択トランジスタとして用
い、チャネルを縦型の薄膜化することで平面的なスペー
スを縮小することができる。第７図に示すように、DRAM
において従来アイソレーション領域としてのみ用いられ
てきた領域をトランジスタ領域として有効に使うことが
できる。このため、メモリセル面積の減少、或は、蓄積
容量を増大する効果がある。第７図（ａ）は２セルを持
つDRAMの平面配置図であり、第７図（ｂ）は、第７図
（ａ）のＡ−Ａ′断面、第７図（ｃ）は、第７図（ａ）
のＢ−Ｂ′断面である。 容量部41は隣接容量部間のアイソレーションに必要な
領域を除き、メモリセル内に最大限の面積を持つように
レイアウトできる。半導体層100は、この容量部41を挾
み、ワード線31がその容量部の上を横切ることができ
る。また、トレンチ開口250を除いて表面がフィールド
酸化膜20に覆われているため、その上部に作るコンタク
ト等の形成にとって、容量部41のレイアウトを考慮しな
くて良い。 第８図は、微細なメモリセル面積を実現し得るDRAM用
メモリセルの実施例である。一つの薄膜半導体を選択ト
ランジスタのチャネルとして用いた２交点用のメモリセ
ル配置を示している。 第９図は、チャネル薄膜100をトレンチマスクと自己
整合的に形成したものである。第９図（ａ）は２つのセ
ル配置を示した平面図、第９図（ｂ）は、（ａ）のＡ−
Ａ′断面、第９図（ｃ）は（ａ）のＢ−Ｂ′断面であ
る。 （第10図（ａ）） 基板上に500nm程度のシリコン酸化
物211を堆積した上から、トレンチを形成するためのパ
ターニングを行ないそれをマスクにトレンチを形成す
る。容量部41をトレンチ内に形成後、レジストを塗布
し、エッチングバックすることで、シリコン酸化物表面
までレジスト210を詰める。 （第10図（ｂ）） その後、シリコン酸化物211を除去
し、基板面とレジストの段差を用いてレジスト側壁にス
ペーサ212を付ける。このように段差のあるパターン上
に等方的に一様な厚さの堆積を行なったのち、基板と垂
直に堆積した膜厚だけエッチングすると段差側壁にのみ
堆積物を残すことができる。以下このようにして形成し
た堆積物をスペーサと呼ぶことにする。上記スペーサを
マスクに基板をエッチングすることで、トレンチパター
ンと自己整合化した半導体層101を形成することができ
る。 第10図（ｃ）は、他の実施例を示し、トレンチ周囲の
半導体層100へ容量部41から引出層300を用いて接続して
もよい。 第11図（ａ）は２交点配置における２セルの平面配置
図、第11図（ｂ）は（ａ）のＡ−Ａ′断面、第11図
（ｃ）は（ａ）のＢ−Ｂ断面である。トレンチ96内の容
量部41は、トレンチ開口部250から引出層300により半導
体層100と接続する。引出層300は、ワード線31、31′側
壁にシリコン酸化物によるスペーサ310を形成すること
でワード線31,31′と自己整合的に形成することができ
る。 第12図は、半導体層100を隣接セル間の基板シリコン
を利用して設けた時の２交点配置を示す平面図である。
容量部41は引出層300により半導体層100に接続されてい
る。ワード線31により、半導体層100に選択トランジス
タが構成され、ビット線コンタクト400を介しデータ線
（図示せず）につながる。 第12図に示した素子は、次のようにして製造する。第
13図に示すように、基板にトレンチを開孔し容量部41を
形成後、等方的にエッチングすることで突起部を細ら
せ、所定の厚さの半導体層100を形成する。この工程
で、熱酸化により半導体層表面層を酸化膜にし、シリコ
ン酸化物を除去することで突起部を細らせ、半導体層10
0を形成しても良い。これらの手法によれば、隣接トレ
ンチ間で自己整合的にチャネルとなる半導体層を形成す
ることができる。そのため、隣接トレンチとの距離を一
様にすることができるため、高集積するのに好適であ
る。その後、フィールド酸化膜形成後、チャネルに使わ
ない半導体層100を除去することで、自己整合的に半導
体層100を形成できる。この除去工程は、チャネル等と
して用いるアクティブ領域をマスキングしたうえでエッ
チングすればよい。またアクティブ領域以外の薄膜半導
体を熱酸化等により不活性化することでアクティブ領域
と分離しておいてもよい。 また、トレンチを形成するとき、0.1〜0.2μｍ程度の
間隔でエッチングすることで、トレンチと半導体層100
を同時に形成することができる。第14図（ａ）は２交点
での４ビットのメモリセル平面配置図、第14図（ｂ）は
（ａ）のＡ−Ａ′断面図、第14図（ｃ）は（ａ）のＢ−
Ｂ′断面図である。第14図（ｄ）は他のメモリセル平面
配置図である。 第14図に示す実施例において、基板表面に厚さ500nm
程度のフィールド酸化膜25を熱酸化により形成してから
トレンチ96を開孔することで、部分的にシリコン酸化物
層25を持つ半導体層100を形成することができる。この
装置においては、隣接する電極間が初めに設けたフィー
ルド酸化膜25により電気的に分離されているため、薄膜
半導体の下に形成したフィールド酸化膜20の形成が不充
分であっても、セル間のリークは抑えられる。また、ト
レンチ96を平面的にみて凹型に形成することで引出層30
0を形成する際、隣のトレンチとの分離余裕αや薄膜半
導体との合わせ余裕βを大きくすることができる。ま
た、（ｄ）に示すようにトレンチを対称の位置に配置し
てもよい。 この実施例の構造は、容量部も基板とともにフィール
ド酸化して分離するため、容量部の形成時にチャネルを
形成するための節約がすくなくてすむ。 他の実施例として第15図に示すように容量部41をプレ
ート電極60′で囲むようにしてもよい。このときプレー
ト電極60′及び容量部41は、ともに例えば多結晶シリコ
ンで作ることができるため、絶縁膜中の、或は絶縁膜を
形成する際の不純物が基板表面或は基板内を汚染する危
険が小さく、従って容量絶縁膜90にTa2O5、Hf酸化物等
様々な材料を使うことができる。第15図（ａ）は１セル
の平面配置図、第15図（ｂ）は（ａ）のＡ−Ａ′断面図
である。第15図の実施例である半導体装置を形成するに
は、第14図において、トレンチ形成後、側壁にシリコン
酸化膜150を形成し、プレート電極60を形成する。さら
に容量絶縁膜90を形成後、容量蓄積電極43を詰めること
で容量部を形成できる。 第16図は１交点配置による他の実施例である。（ａ）
は２セルの平面図、（ｂ）は（ａ）のＡ−Ａ′断面図で
ある。 また、第17図に示すように半導体層100を十分に薄く
することで、片側のみにゲートを付けても良い。この素
子では半導体層は0.1μｍの薄膜に設定すればよい。第1
7図（ａ）は１ゲートでの平面配置図、（ｂ）は（ａ）
のＡ−Ａ′断面図である。半導体層100の片側にシリコ
ン酸化物によるスペーサ500を形成し、その上をゲート
電極30を走らせ、ソース電極40、ドレイン電極50とでト
ランジスタ動作を得ることができる。 第17図（ｃ）は他の実施例で、図に示すように段差部
501において、半導体層100を用いてトランジスタを形成
しても良い。 第18図は、本発明構造のトランジスタを用いて、５段
のCMOSインバータチェーンを形成したものである。第18
図（ａ）は、平面配置図、第18図（ｂ）は（ａ）のＡ−
Ａ′断面図である。櫛状の薄膜半導体層103がNMOSを構
成し、薄膜半導体層104がPMOSを構成する。また、この
実施例においてゲート30側壁にシリコン酸化物によるス
ペーサ500形成後、シリコン薄膜表面を金属、例えばタ
ングステン等との反応でできるシリサイド層600を設
け、薄膜半導体層の導電性を高めることができる。従来
のソース、ドレインとなる拡散層では、抵抗や基板との
寄生容量により、配線層として用いることが困難であっ
たが、本実施例においては、１層目の配線層として用い
ることができる。また、各々の素子が独立しているた
め、集積しても容易に素子間のアイソレーションを保こ
とができる。 また、半導体層100を用いてバイポーラトランジスタ
を作ることができる。このとき、MOSFETと同様に形成す
ることができるため、MOSFETとバイポーラを併せもつ回
路を形成することが容易にできる。第19図（ａ）はその
１例の平面レイアウト図、同図（ｂ）は等価の回路図を
示したものである。第19図Ａ−Ａ′によるMOS部の断面
を第20図（ａ）に示し、第19図Ｂ−Ｂ′によるバイポー
ラ部の断面を第20図（ｂ）に示した。バイポーラはMOS
のゲート加工時にシリコン酸化物でベース801上にマス
クを形成し、インプラ法によってエミッタ800、コレク
タ802領域を形成することができる。このとき、マスク
側壁にスペーサ805を形成し、その前後２度インプラす
ることで片側のみ２段の濃度分布を持つようにすること
ができる。これによって中濃度領域802′を形成するこ
とができる。 同様にバイポーラトランジスタとMOSFETを併せもつ回
路を形成した他の半導体装置の平面レイアウト図を第21
図（ａ）に、その等価回路図を同図（ｂ）に示す。この
装置の形成も第19図に示した例と同様な方法で行なうこ
とができる。 第24図に２トランジスタによるDRAMセルを本発明構造
のトランジスタを用いて形成した例を示す。（ａ）は等
価回路図、（ｂ）は素子の断面図、（ｃ）は（ｂ）のＡ
−Ａ′切断面で（ｂ）とは直交する向きの断面構造を示
したものである。半導体層100上に選択トランジスタα
とメモリ部トランジスタβを形成する。トランジスタβ
は、半導体層100を裏側のゲート電極32とし、その上に
ゲート酸化多結晶シリコンを500Å程度CVD法により堆積
し、チャネル910を形成し、さらにゲート酸化膜91を付
けてから上部ゲート電極30を形成する。チャネル910で
は裏側のゲート電極32の電位すなわちゲート電極32に蓄
えられた電荷量をゲート電極30のVthが変化する。この
変化を読みだすことでメモリ素子として動作させること
ができる。 第25図（ａ）はSRAMのメモリセル等価図である。ここ
で基板の記号を用いてPMOS,NMOSを表示してある。本発
明構造トランジスタでは基板を分離しているため、トラ
ンジスタ間の分離を容易であることから近付けて配置す
ることができる。そのため、本トランジスタは、SRAM構
造のようにトランジスタを高集積する必要性の高いとき
に有効である。 第25図（ｂ），（ｃ）に実際の素子構成例を示す。第
25図（ｂ）は平面レイアウト図、同図（ｃ）は（ｂ）の
Ａ−Ａ′断面図を示す。 第25図（ｂ）のαで示した枠が１ビットのメモリセル
を構成しており、（ｂ）は２ビットのセル配置例を示し
ている。第25図においてワード線31をゲートとするトラ
ンジスタ（ａ）、（ｂ）は半導体層100を用いて形成さ
れている。トランジスタ（ｃ）、（ｄ）は、トレンチ96
により基板内部の埋め込みn+層61とゲート30による縦型
のトランジスタによって形成されている。ゲート30と半
導体層100はコンタクト402により接続している。トラン
ジスタ（ｅ）、（ｆ）は、ゲート30上に積み上げた多結
晶シリコン30′をチャネルとするポリシリコンMOSトラ
ンジスタで形成されている。このチャネル層30′はゲー
ト30上に堆積したゲート絶縁膜92を介しゲート30層によ
り制御される。多結晶シリコン層30′はトレンチ96パタ
ーン上で各々対となるゲート30とコンタクトをとり、他
端をコンタクト403を介して電源線51につながる。 第26図に示すように本発明構造では、ゲートを重ねる
ことで、電荷結合素子（CCD）を作ることができる。１
×1016cm-3濃度のＰ型半導体層100の周囲に１×1017cm
-3のＮ型中濃度不純物層803を形成しゲート絶縁膜90を
つけ、その上にゲート電極30を形成し、ゲート電極30の
上を選択的に酸化してシリコン酸化膜層102を形成した
うえにゲート電極30に重なるようにゲート電極32′を形
成する。ゲート電極に対し順次バイアスを加えることで
半導体層100中を電荷を転送することができる。
【発明の効果】
本発明によれば、高集積でかつ良好な電気特性を有す
る薄膜トランジスタを有する半導体装置を得ることがで
きる。またこの薄膜トランジスタを用いて、集積化に好
適で、かつ、良好な電気特性をもった半導体記憶装置を
得ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例の半導体装置の構造図、第
２図は第１図に示した半導体装置の製造方法を示す工程
図及び他に実施例の半導体装置の製造方法を示す工程
図、第３図、第４図、第５図は本発明のさらに他の実施
例の断面図、平面図及び側面透視図、第６図は第５図に
示した実施例の製造方法を示す工程図、第７図、第８
図、第９図、第10図、第11図、第12図、第13図、第14
図、第15図、第16図、第17図、第18図及び第20図は、本
発明のさらに他の実施例の断面図及び平面図、第19図は
第20図に示した実施例の平面レイアウト図及び回路図、
第21図はさらに他の実施例の平面レイアウト図及び回路
図、第22図及び第23図は、従来の半導体装置の断面図及
び平面レイアウト図、第24図、第25図及び第26図は本発
明のさらに他の実施例の平面図、断面図及び回路図であ
る。 10……基板、11……ウェル 19……活性領域、20……絶縁層 21……絶縁膜、25……フィールド酸化膜 30、32、32′……ゲート電極 30′……多結晶シリコン 31、31′……ワード線、40……ソース電極 40′……ソース配線、41……容量部 45、55……低濃度不純物層 50……ドレイン電極、51……電源線 60……プレート電極、60′……基板プレート 61……埋め込みn+層、80……ビット線 90……容量絶縁膜、91……ゲート絶縁膜 96……トレンチ、100、101……半導体層 102……シリコン酸化物層 103、104……薄膜半導体層 150、151、152、211……シリコン酸化物 201、210……レジスト 212、310、500、805……スペーサ 250……トレンチ開口部、300……引出層 400……ビット線コンタクト 402、403……コンタクト 501……段差部、510……インプット孔 660……シリサイド層 700、701、701′、702……シリコン窒化膜 800……エミッタ、801……ベース 802……コレクタ 802′,803……中濃度領域 900……側壁、910……チャネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂庭 昌弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 治彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平岩 篤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−10973（ＪＰ，Ａ) 特開 昭64−8670（ＪＰ，Ａ) 特開 昭64−27270（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に、電荷結合部と、該電荷結合部に
    絶縁膜を介して作用する複数のゲート電極とを設けた電
    荷結合素子を有する半導体装置において、上記電荷結合
    部の少なくとも一部分が基板とほぼ垂直な半導体層に設
    けられ、上記電荷結合部における電荷転送の方向は基板
    とほぼ平行であることを特徴とする半導体装置。
  2. 【請求項２】基板上に少なくとも二個のトランジスタを
    有し、該トランジスタの少なくとも一個は、ソース電
    極、ドレイン電極、チャネル及び該チャネルに絶縁膜を
    介して電界効果を及ぼすゲート電極を有する電界効果ト
    ランジスタである半導体記憶装置において、上記電界効
    果トランジスタのチャネルは、少なくともその一部分が
    上記ソース電極及びドレイン電極の間に基板にほぼ垂直
    に配置され、上記チャネルの上部は、上記チャネルの側
    壁部とは別工程で絶縁膜が形成されてなり、上記チャネ
    ルの側壁に配置されたゲート電極の電界により上記チャ
    ネルを流れる電流の方向は基板とほぼ平行であり、か
    つ、上記チャネルは、基板と実質的に絶縁されているこ
    とを特徴とする半導体記憶装置。
  3. 【請求項３】基板上に設けられたソース電極とドレイン
    電極と、該ソース電極及びドレイン電極間に設けられた
    チャネルと、該チャネルに絶縁膜を介して電解効果を及
    ぼすゲート電極とからなる電界効果トランジスタを少な
    くとも二個有する半導体装置において、上記各々のチャ
    ネルは、少なくともその一部分が基板にほぼ垂直な半導
    体層に設けられ、上記チャネルを流れる電流の方向は基
    板とほぼ平行であり、上記二個のチャネルの間に上記ト
    ランジスタの少なくとも一個のゲート電極が配置されて
    いることを特徴とする半導体装置。
  4. 【請求項４】基板上にソース電極とドレイン電極と、該
    ソース電極及びドレイン電極間に配置されたチャネル
    と、該チャネルに絶縁膜を介して電界効果を及ぼすゲー
    ト電極とを設けた電界効果トランジスタを少なくとも一
    個及び容量を少なくとも一個有する半導体記憶装置にお
    いて、上記チャネルは、少なくともその一部分が基板に
    ほぼ垂直な半導体層に設けられ、上記チャネルを流れる
    電流の方向は基板とほぼ平行であることを特徴とする半
    導体記憶装置。
  5. 【請求項５】上記チャネルは、基板と実質的に絶縁され
    ていることを特徴とする請求項４記載の半導体記憶装
    置。
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