JP4870291B2 - 半導体装置およびその製造方法および集積回路および半導体システム - Google Patents
半導体装置およびその製造方法および集積回路および半導体システム Download PDFInfo
- Publication number
- JP4870291B2 JP4870291B2 JP2001293751A JP2001293751A JP4870291B2 JP 4870291 B2 JP4870291 B2 JP 4870291B2 JP 2001293751 A JP2001293751 A JP 2001293751A JP 2001293751 A JP2001293751 A JP 2001293751A JP 4870291 B2 JP4870291 B2 JP 4870291B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- semiconductor device
- gate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 224
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 239000013078 crystal Substances 0.000 claims abstract description 72
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 238000000206 photolithography Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000012212 insulator Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 1
- 238000003754 machining Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 239000011229 interlayer Substances 0.000 description 11
- 230000010354 integration Effects 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、埋め込み型ＭＯＳトランジスタ等の半導体装置およびその製造方法および集積回路および半導体システムに関する。
【０００２】
【従来の技術】
従来、半導体装置として、トランジスタ微細化の試みの１つであるＳＧＴ(Ｓurroununding Ｇate Ｔransistor)が知られている。このＳＧＴは、図２５に示すように、縦型トランジスタ構造をしており、ゲート電極領域を縦方向に設置することによって、占有面積の縮小が期待できる。上記ＳＧＴは、基板表面１０に対してシリコン柱５０を垂直に配置し、これを囲むようにゲート絶縁膜６０およびゲート電極２０を配置している。すなわち、チャネル電流の流れる方向は基板表面に垂直方向であり、ソース領域３０,ドレイン領域３０をシリコン柱５０の上下に配置している。したがって、ゲート長Ｌがシリコン柱５０の長さで決定され、ゲート幅Ｗがシリコン柱５０の断面周囲長で決定される。このような縦型トランジスタ構造を用いることによって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記縦型トランジスタ構造の半導体装置(ＳＧＴ)では、微細化を進めていくとゲート幅Ｗが減少してしまい、その結果、十分なチャネル電流が確保できなくなる。すなわち、微細化がかえってトランジスタの高速化の阻害要因となるという重大な欠点がある。
【０００４】
また、その他の半導体装置として、多層配線のように基板上の１層目のトランジスタの上にさらにトランジスタを形成する層をもうけて、多層構造にすることによって、実質的に基板表面に対する占有面積を減少させるものも提案されている。しかしながら、そのような多層構造では、チャネル領域等を単結晶にするためにエピタキシャル成長法を用いる必要があり、工程が増大して複雑になるため、生産性が劣るという欠点がある。
【０００５】
そこで、この発明の目的は、占有面積の低減とゲート幅の確保を簡単な構成で実現でき、フォトリソグラフィーの能力で決定される最小加工寸法に制限されることなくさらなる微細化が可能な半導体装置およびその製造方法およびその半導体装置を用いた集積回路およびその集積回路を用いた半導体システムを提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の半導体装置は、第１導電型のソース領域と、第１導電型のドレイン領域と、上記第１導電型のソース領域,ドレイン領域間に形成された第２導電型のチャネル領域と、ゲート絶縁膜とゲート電極からなるゲート電極領域とが単結晶半導体基板の表面に平行な面内にある半導体装置であって、上記ゲート電極領域の上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向しており、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴としている。
【０００７】
上記構成の半導体装置によれば、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域とゲート電極領域および素子分離領域が、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域は、上記平行な面に交差する方向に延在している。したがって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する上、単結晶半導体基板の表面に対して垂直な方向(基板の厚み方向)にチャネル幅を増大させていっても基板表面の占有面積は一定であり、また、微細化を進めていってもゲート幅は自由に設定することができる。このような半導体装置では、ＳＧＴに代表される従来の縦型トランジスタのように微細化を進めていくとゲート幅が必然的に減少してしまって十分なチャネル電流が確保できなくなり、微細化がかえってトランジスタの高速化の阻害要因となるという欠点がなく、高速性も確保することができる。また、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少するので、集積化が容易であると共に、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域およびゲート電極領域が素子分離領域で囲まれた素子領域内にあるので、寄生容量を低減でき、より高速化が可能である。
また、接合容量を低減することが可能となり、より高速動作が可能となる。
【０００８】
また、一実施形態の半導体装置は、上記ゲート電極領域の大部分が、上記単結晶半導体基板の表面よりも下方にあることを特徴としている。
【０００９】
上記実施形態の半導体装置によれば、上記ゲート電極領域の大部分が単結晶半導体基板の表面よりも下方にあるので、基板表面よりも上部にゲート電極を設けるよりも、基板上方の膜厚および落差を減らすことができ、製膜ばらつきによる歩留まり低下を抑制できる。
【００１０】
また、第２の発明の半導体装置は、互いに接することなく形成された第１導電型のソース領域および第１導電型のドレイン領域と、上記第１導電型のソース領域,ドレイン領域と間に、上記第１導電型のソース領域,ドレイン領域に接するように形成された第２導電型のチャネル領域と、ゲート絶縁膜とゲート電極からなり、上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向するゲート電極領域とを有する単結晶半導体基板を備えた半導体装置であって、上記ゲート電極領域は、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であり、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあり、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域と上記ゲート電極領域および上記素子分離領域は、上記単結晶半導体基板の表面に平行な面内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴としている。
【００１１】
上記構成の半導体装置によれば、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域とゲート電極領域および素子分離領域が、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域は、上記平行な面に交差する方向に延在している。したがって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する上、チャネル幅を増大させていっても基板表面の占有面積は一定であり、また、微細化を進めていってもゲート幅は自由に設定することができる。このような半導体装置では、ＳＧＴに代表される従来の縦型トランジスタのように微細化を進めていくとゲート幅が必然的に減少してしまって十分なチャネル電流が確保できなくなり、微細化がかえってトランジスタの高速化の阻害要因となるという欠点がなく、高速性も確保することができる。また、ゲート電極を２つ有するので、ゲート電極が１つの場合よりもほぼ２倍の能力を有する一方、占有面積は２倍未満に抑えることができる。
【００１２】
また、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域でダブルゲート電極構造を有するので、チャネルをオンにするときに一方のゲート電極に電圧を印加すると同時に他方のゲート電極にも同じ極性の電圧を印加することによりチャネル領域の空乏化を助け、チャネル領域に対するドレイン電圧の影響を低減して、一層、短チャネル効果を抑制できる。また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタのオン時にのみ閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd（≒Ｖg−Ｖth）を上昇させると共に、実効移動度を上昇させるので、チャネル電流が増加して高速動作を図ることができる。
また、接合容量を低減することが可能となり、より高速動作が可能となる。
【００１３】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域が、上記第１導電型のソース領域,ドレイン領域および上記ゲート電極領域のいずれの領域よりも、上記単結晶半導体基板の表面から深くまで形成されていることを特徴としている。
【００１４】
上記実施形態の半導体装置によれば、上記素子分離領域がソース領域,ドレイン領域およびゲート電極領域のいずれの領域よりも深くまで形成されているため、素子間の短絡の発生を効果的に抑制できる。
【００１５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート電極領域が上記素子分離領域と接していることを特徴としている。
【００１６】
上記実施形態の半導体装置によれば、ゲート電極領域の一部が素子分離領域と接することにより、ゲート電極領域の接合容量を低減することが可能となり、低消費電力化と高速動作が可能となる。また、上記ゲート電極領域が、第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域である場合は、２つのゲート電極領域によって、素子領域がソース領域側とドレイン領域側に分断することによって、特にソース領域とドレイン領域を画定する手間が省ける。
【００１７】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記単結晶半導体基板がＳＯＩ(Semiconductor on Insulator: シリコン・オン・インシュレータ)基板であることを特徴としている。
【００１８】
一般に、ＳＯＩ基板の表面から絶縁層までの深さが基板面内で一定である。したがって、上記実施形態の半導体装置によれば、製造時にソース領域,ドレイン領域およびゲート電極領域を形成する場合、ＳＯＩ基板にそれぞれの領域に対応する開口部を開口するときに、半導体と絶縁体の選択性のあるエッチングにより各々の開口部の基板表面からの深さをＳＯＩ基板の表面から絶縁層までの深さとすることによって、容易にソース領域,ドレイン領域およびゲート電極領域の基板表面からの深さを精度よく揃えることができる。したがって、ゲート幅を精度よく揃えることができ、従来のトランジスタにおけるフォト条件やエッチング条件によるゲート幅の製造ばらつきに比べて格段に製造ばらつきの少ない半導体装置を実現することができる。また、チャネル領域は、ソース領域,ドレイン領域を介する部分を除きＳＯＩ基板と電気的に分離することができるので、ゲート電圧によるチャネル領域の制御をより完全にすることが可能となる。これによりさらにドレイン電圧のチャネル領域への影響が少なくなって短チャネル効果が抑制されると共に、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされるので、閾値電圧も効果的に減少する。この結果、さらに高速動作が可能となる。
【００１９】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１１１］面に平行であるかまたは略平行であることを特徴としている。ここで「略平行」とは製造誤差、ばらつきの範囲内で平行であることをいう。
【００２０】
上記実施形態の半導体装置によれば、ゲート電極領域のゲート絶縁膜とチャネル領域の界面は［１１１］面となるので、ゲート電極領域を開口するための工程において基板表面に対して垂直に開口を行い易く、界面状態も平坦化されやすいので、ゲート幅の誤差やばらつきを抑制することができ、また界面のラフネスによる移動度の低下を防ぐことができる。また、チャネル領域を挟んで互いに対向する２つのゲート電極領域を有するダブルゲート電極構造とした場合は、２つのゲート電極の間隔Ｄを基板表面側から基板内部側にかけて一定にすることが容易となる。したがって、性能の悪化やばらつきを抑制することが可能となる。
【００２１】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１００］面に垂直であるかまたは略垂直であることを特徴としている。ここで「略垂直」とは製造誤差、ばらつきの範囲内で垂直であることをいう。
【００２２】
上記実施形態の半導体装置によれば、チャネル電流の流れる方向が［１００］方向となるので、電子の移動度が大きく、界面準位密度も低くなる。したがって、高移動度が可能となる。なお、ここで[１００]面とは、［１００］と等価な［０１０］,［００１］,［１１１］および［１-１１］等などを含む結晶面を意味するものとする。
【００２３】
また、一実施形態の半導体装置は、上記第２の発明の半導体装置において、上記単結晶半導体基板が、上記第２導電型のチャネル領域にゲート絶縁膜を介して対向する第３のゲート電極を有し、上記第３のゲート電極と上記第２導電型のチャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にあることを特徴としている。
【００２４】
上記実施形態の半導体装置によれば、同一のチャネル領域に作用するゲート電極が増えるため、チャネルをオンにするときに上記ゲート電極領域のゲート電極(第３のゲート電極以外)に電圧を印加すると同時に第３のゲート電極にも同じ極性の電圧を印加することにより実効的なゲート幅を大きくすることができる。したがって駆動能力を増大することが可能となり、高速動作が可能となる。また、第３のゲート電極とチャネル領域は単結晶半導体基板の平面に垂直な平面内にあるので、第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【００２５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記チャネル領域に対向する上記ゲート電極領域が複数あるとき、その複数のゲート電極領域のゲート電極が互いに電気的に接続されていることを特徴としている。
【００２６】
上記構成の半導体装置によれば、一方のゲート電極に電圧を印加すれば他方のゲート電極にも同電圧が印加されるため、ゲート電極毎にコンタクトを作成する必要がなく、工程の簡略とコンタクト工程でのマージンに余裕が生まれるので、生産性に優れる。また、性能面においても印加電圧のばらつきを抑制できるので、信頼性が向上する。
【００２７】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート電極領域が、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であるとき、対向する上記２つのゲート電極領域のゲート電極の間隔が０.３μｍ以下であることを特徴としている。
【００２８】
上記実施形態の半導体装置によれば、上記第２導電型のチャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上できると共に、低ゲート電圧での高い移動度が可能となる。
【００２９】
【００３０】
【００３１】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域の大部分が堆積物で形成されていることを特徴としている。
【００３２】
上記実施形態の半導体装置によれば、上記素子分離領域の大部分が堆積物として例えば熱酸化で形成されているので、素子分離領域における応力を緩和させることができ、応力による素子特性の劣化を防ぐことが可能となる。
【００３３】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域の少なくとも上記素子領域側がシリコン窒化膜からなることを特徴としている。
【００３４】
上記実施形態の半導体装置によれば、シリコン窒化膜は緻密な構造であり、製造工程で用いられるフッ化水素溶液にも耐性があり、例えば酸化などの後工程によって素子分離領域が酸化されるなどの影響をうけて応力が発生して素子特性が劣化したり、製造ばらつきが発生したりするのを防ぐことができ、信頼性を向上できる。
【００３５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記単結晶半導体基板として球状の半導体単結晶粒を用いたことを特徴としている。
【００３６】
上記実施形態の半導体装置によれば、同じ材料の量でも平面基板よりも球状の半導体単結晶粒である球状基板のほうが表面積を多くでき、材料を効率的に利用できる。また、球状の半導体単結晶粒である球状基板の３次元性を利用して積み上げたり並べたりすることで立体構造を作ることが可能になるので、より実効的な占有面積を削減でき、小型が可能となる。
【００３７】
また、この発明の集積回路は、上記半導体装置を用いたことを特徴としている。
【００３８】
上記集積回路によれば、占有面積の小さい半導体装置を用いて作製されるので高集積化が可能となる。また、占有面積を拡大せずに縦方向にゲート幅を大きくすることが可能であるので高速化も容易である。
【００３９】
また、この発明の半導体システムは、上記集積回路を用いたことを特徴としている。
【００４０】
上記半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので小型で高速動作が可能な半導体システムを実現できる。
【００４１】
また、この発明の半導体装置の製造方法は、上記第１,第２の発明の半導体装置を製造する半導体装置の製造方法であって、単結晶半導体基板の素子分離領域となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を形成する第１の開口工程と、上記第１の開口部の内側に絶縁体を形成する絶縁体形成工程と、上記単結晶半導体基板のソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部を形成する第２の開口工程と、上記第２の開口部を半導体または導体を堆積することによって埋め込む第１の埋め込み工程と、上記第１の埋め込み工程の後、上記単結晶半導体基板に堆積した上記半導体または導体をエッチバックして、上記第２の開口部に上記ソース領域,ドレイン領域を形成する第１のエッチバック工程と、上記単結晶半導体基板のゲート電極領域となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部を形成する第３の開口工程と、上記第３の開口部の内壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜形成工程の後、上記第３の開口部を半導体または導体を堆積することによって埋め込む第２の埋め込み工程と、上記第２の埋め込み工程の後、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックして、上記第３の開口部にゲート電極を形成する第２のエッチバック工程とを有することを特徴としている。
【００４２】
上記半導体装置の製造方法によれば、上記第１の開口工程において単結晶半導体基板に素子分離領域となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する。次に、上記絶縁体形成工程においてその第１の開口部の内側に絶縁体を形成することによって絶縁化し、基板上部に形成された上記絶縁体をエッチバックすることにより、基板表面に垂直な方向に延びた素子分離領域を形成する。また、上記第２の開口工程において、上記単結晶半導体基板のソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部を開口する。次に、上記第１の埋め込み工程において、上記第２の開口部を半導体または導体を堆積することによって埋め込み、その後、第１のエッチバック工程により単結晶半導体基板上に堆積した上記半導体または導体をエッチバックすることにより、単結晶半導体基板上の表面に垂直な方向に延びたソース領域,ドレイン領域を形成する。次に、上記第３の開口工程において、上記単結晶半導体基板のゲート電極となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部を開口する。そして、上記ゲート絶縁膜形成工程において、第３の開口部の内壁にゲート絶縁膜を形成することによって、ゲート絶縁膜の形成と同時に後に形成されるゲート電極をその他の領域と電気的に分離する。次に、上記第２の埋め込み工程において、第３の開口部を半導体または導体を堆積することによって埋め込み、その後、第２のエッチバック工程において、単結晶半導体基板上に堆積した上記半導体または導体をエッチバックすることにより、ゲート電極を形成することができる。これにより、ソース領域,ドレイン領域,チャネル領域およびゲート電極領域が素子分離領域で囲まれた素子領域内にあり、かつ、ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域が、基板表面に平行な面内にある半導体装置を作製することができる。
【００４３】
また、一実施形態の半導体装置の製造方法は、上記第３の開口工程の後、上記第３の開口部の内壁を酸化することにより酸化膜を形成した後にその酸化膜を除去する酸化膜除去工程を有することを特徴としている。
【００４４】
上記実施形態の半導体装置の製造方法によれば、上記第３の開口部の内壁を酸化して酸化膜を形成した後、その酸化膜を除去することによって、エッチングによるダメージを除去できると共に、２つのゲート電極がチャネル領域を挟んで互いに対向する形態である場合には、２つのゲート電極の間隔を小さくすることができる。
【００４５】
また、一実施形態の半導体装置の製造方法は、上記絶縁体形成工程では、酸化シリコンまたは窒化シリコンを堆積することを特徴としている。
【００４６】
上記実施形態の半導体装置の製造方法によれば、素子分離領域を従来の半導体ＣＶＤ(Chemical Vapor Deposition；化学的気相成長)装置で作成することができ、安価で信頼性に優れる。また、堆積物で開口部を埋め込むので、内壁を熱酸化等の方法で絶縁化するよりも応力が少なく、素子特性を劣化させる恐れが無く、ばらつきが少ない。したがって、歩留まりと信頼性が向上する。
【００４７】
また、一実施形態の半導体装置の製造方法は、上記絶縁体形成工程では、少なくとも窒化シリコンを堆積することを特徴としている。
【００４８】
上記実施形態の半導体装置の製造方法によれば、例えばゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって開口した開口部の内壁を酸化した後、酸化膜を除去する工程において、窒化シリコンは酸化膜を除去するフッ化水素水溶液等に対して耐性を有するので、誤って素子分離領域を一部または全部を除去してしまう可能性を低減できる。したがって、製造が容易になり、歩留まりを向上することが可能となる。
【００４９】
また、一実施形態の半導体装置の製造方法は、上記第３の開口工程において、上記単結晶半導体基板のチャネル領域となる領域を挟んで互いに対向する２つのゲート電極領域となる領域に上記第３の開口部を形成すると共に、上記第２のエッチバック工程において、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで互い対向する上記２つのゲート電極領域のゲート電極を上記チャネル領域上でつなぐように上記半導体または導体を残すことによって、上部ゲート電極を形成することを特徴としている。
【００５０】
上記実施形態の半導体装置の製造方法によれば、上記第３の開口工程において、上記単結晶半導体基板のチャネル領域となる領域を挟んで互いに対向する２つのゲート電極領域となる領域に第３の開口部を形成し、その第３の開口部を半導体または導体を堆積することによって埋め込んだ後、第２のエッチバック工程において、単結晶半導体基板上に堆積した半導体または導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで互い対向する２つのゲート電極領域のゲート電極をチャネル領域上でをつなぐように上記半導体または導体を残すことによって、簡単な方法で上部ゲート電極を形成することができる。これにより上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上記上部ゲート電極とチャネル領域は単結晶半導体基板の平面に垂直な平面内に作製することが可能となる。
【００５１】
また、一実施形態の半導体装置の製造方法は、上記第１の埋め込み工程または上記第２の埋め込み工程において、少なくとも１つの開口部をポリシリコンによって埋め込むことを特徴としている。
【００５２】
上記実施形態の半導体装置の製造方法によれば、上記第１の埋め込み工程または上記第２の埋め込み工程において、開口部を半導体または導体を堆積することによって埋め込むときに、少なくとも開口部の１つがポリシリコンによって埋め込まれるので、必ずしもエピタキシャル成長を行う必要がなく、従来のＬＳＩ(大規模集積回路)の製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな設備導入を減らすことができる。
【００５３】
【発明の実施の形態】
以下、この発明の半導体装置およびその製造方法および集積回路および半導体システムを図示の実施の形態により詳細に説明する。
【００５４】
（第１実施形態）
図１はこの発明の第１実施形態の半導体装置としてのトランジスタの模式的な立体斜視図を示しており、単結晶半導体基板の表面に平行な平面１００と、その平面１００に平行な平面１０１との間の領域でのトランジスタの立体的な構造を示している。また、図２は上記トランジスタの主要部分の平面図を示し、図３は図２のIII−III線から見た断面を示し、図４は図２のIV−IV線から見た断面を示している。図１〜図４を参照しながらこの第１実施形態のトランジスタの構造を説明する。
【００５５】
図１に示すように、第１導電型のソース領域３０１,第１導電型のドレイン領域４０１およびゲート電極領域２０１,２０２は、平面１００と平面１０１との間で縦方向(Ｚ方向)に延在している。このソース領域３０１とドレイン領域４０１は、所定の間隔を隔てて、Ｘ方向に対向している。また、上記ゲート電極領域２０１,２０２は、所定の間隔を隔てて、Ｙ方向に対向している。上記ゲート電極領域２０１はゲート絶縁膜６０１とゲート電極２０１Ａからなり、ゲート電極領域２０２はゲート絶縁膜６０２とゲート電極２０２Ａからなる。
【００５６】
このゲート電極領域２０１,２０２とソース領域３０１,ドレイン領域４０１とで囲まれた領域が、第２導電型のチャネル領域５０１になっている。このチャネル領域５０１は、ゲート電極領域２０１のゲート絶縁膜６０１を介してゲート電極２０１Ａに対向すると共に、チャネル領域５０１は、ゲート電極領域２０２のゲート絶縁膜６０２を介してゲート電極２０２Ａに対向している。
【００５７】
また、上記ソース領域３０１,ドレイン領域４０１は、チャネル領域５０１側の端部が、ゲート電極領域２０１,２０２によって、Ｙ方向の両側から挟み込まれた状態になっている。この端部は基部に比べて、Ｙ方向の厚さが小さく、上記チャネル領域５０１と略同じ厚さになっている。
【００５８】
また、図２に示すように、ソース領域３０１,ドレイン領域４０１と、チャネル領域５０１と、ゲート電極領域２０１,２０２とが、平面１００(単結晶半導体基板の表面に平行な面)に平行な面１０１内に並存している。そして、図１,図２に示すように、このゲート電極領域２０１,２０２が有するゲート電極２０１Ａ,２０２Ａは、Ｘ−Ｙ平面による切断面おいて断面長方形形状の四角柱であり、その４つの側面をゲート絶縁膜６０１,６０２で夫々被覆している。
【００５９】
この第１実施形態では、ゲート電極２０１Ａ,２０２Ａとソース領域３０１,ドレイン領域４０１は、いずれもドープされたポリシリコンからなり、チャネル領域５０１は単結晶シリコンからなる。
【００６０】
また、図３では、平面１０１よりもＺ方向上方の構造も示している。なお、図１,図２では、この平面１０１よりもＺ方向上方の構造は示されていない。
【００６１】
図３に示すように、上記ソース領域３０１,ドレイン領域４０１は、平面１０１よりもＺ方向上方に延在しており、このソース領域３０１,ドレイン領域４０１のＺ方向の寸法が、ゲート幅Ｗとなる。上記ソース領域３０１,ドレイン領域４０１の上に、層間絶縁膜１００１を形成している。上記ソース領域３０１,ドレイン領域４０１を、層間絶縁膜１００１のコンタクトホール１００２を経由して、ソースコンタクト８０１,ドレインコンタクト９０１に接続している。
【００６２】
また、図４では、平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造も示している。なお、図１では、この平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造は示されていない。
【００６３】
図４に示すように、上記ゲート電極２０１Ａ,２０２Ａは、チャネル領域５０１に対する対向面がゲート絶縁膜６０１,６０２で被覆されており、この対向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２で被覆されている。さらに、上記ゲート電極２０１Ａ,２０２Ａは、平面１００に面する端面もゲート絶縁膜６０１,６０２で被覆されている。また、このゲート電極領域２０１,２０２は、平面１０１よりも縦方向(Ｚ方向)上方に延在しており、このゲート電極領域２０１,２０２上に、上記層間絶縁膜１００１を形成している。この層間絶縁膜１００１に、コンタクトホール１００３を形成しており、ゲート電極２０１Ａ,２０２Ａを、コンタクトホール１００３を経由して、層間絶縁膜１００１上に形成されたゲートコンタクト７０１,７０２に接続している。
【００６４】
この第１実施形態のトランジスタは、ゲート幅Ｗが基板表面に対して垂直方向であるので、ゲート幅Ｗを大きくしても基板表面の占有面積はかわらず、集積度、高速応答性に優れている。
【００６５】
また、上記ゲート電極領域２０１,２０２の大部分が単結晶半導体基板の表面よりも下方にあるので、基板表面よりも上部にゲート電極を設けるよりも、基板上方の膜厚および落差を減らすことができ、製膜ばらつきによる歩留まり低下を抑制することができる。
【００６６】
さらに、上記ゲート電極２０１Ａ,２０２Ａのように容易にダブルゲート電極構造とすることができ、チャネル領域５０１に対するゲート電圧の制御性を高めて、チャネル領域５０１に対するドレイン電圧の影響を相対的に低減し、素子の微細化を妨げる種々の短チャネル効果を抑制することができ、駆動能力を向上できる。
【００６７】
また、上記素子分離領域２１０１は、ソース領域３０１,ドレイン領域４０１およびゲート電極領域２０１,２０２のいずれよりも深くまで形成されているため、素子間の短絡の発生を効果的に抑制することができる。例えば、ソース領域３０１,ドレイン領域４０１およびゲート電極領域２０１,２０２は、１μｍの深さに対して素子分離領域は１.４μｍの深さに形成している。
【００６８】
また、上記ゲート電極領域２０１,２０２の一部が素子分離領域２１０１と接することにより、ゲート電極領域２０１,２０２の接合容量を低減することが可能となり、低消費電力化と高速動作が可能となる。
【００６９】
また、上記ゲート電極領域２０１,２０２によって、素子領域２１１１がソース領域３０１側とドレイン領域４０１側に分断されているので、特にソース領域３０１とドレイン領域４０１を画定する手間が省ける。
【００７０】
さらに、上記ソース領域３０１,ドレイン領域４０１に対するゲート電極２０１Ａ,２０２Ａのアライメントは、チャネル領域５０１がソース領域３０１,ドレイン領域４０１に接する範囲でアライメントずれが許されるため、製造が容易で歩留まりもよく生産性に優れている。
【００７１】
また、ソースコンタクト８０１,ドレインコンタクト９０１およびゲートコンタクト７０１,７０２に関しても、直接ソース領域３０１,ドレイン領域４０１およびゲート電極２０１Ａ,２０２Ａにコンタクトを落とすことができる。したがって、従来技術と異なり、ゲート電極領域から配線を介して別の領域にコンタクトを設ける必要がなく、さらに製造が容易で歩留まりもよく生産性を向上できる。
【００７２】
また、上記ゲート電極領域が他の領域と接するゲート界面はほぼ平面であり、ゲート界面に対して結晶方位が揃っている。したがって、この第１実施形態によれば、ゲート電極が活性層を跨ぐような形状のトランジスタに見られる曲率の小さい部位で発生する局所的な電界集中や結晶方位依存性による局所的な空乏化や反転による特性劣化を抑制することができるので、高性能なトランジスタを実現することができる。
【００７３】
なお、この第１実施形態のトランジスタは、ゲート絶縁膜６０１,６０２を介してチャネル領域５０１に対向するゲート電極２０１Ａ,２０２Ａの面が［１１１］面に平行であるほうが望ましく、その場合、加工するときに容易に加工でき、さらに、エピタキシャル成長が行いやすくなる。
【００７４】
また、この第１実施形態のトランジスタは、ゲート絶縁膜６０１,６０２を介してチャネル領域５０１に対向するゲート電極領域２０１,２０２の面が単結晶半導体基板の［１００］面に垂直になるようにして、そのチャネル電流の方向を基板結晶方位の［１００］面に平行にするほうが電子の移動度が大きくなるので望ましい。この第１実施形態のトランジスタは、エピタキシャル成長法を用いずとも製造可能であるから、安価で高性能なトランジスタが得られる。
【００７５】
（第２実施形態）
図５はこの発明の第２実施形態の半導体装置としてのトランジスタの模式的な立体斜視図であり、図６この半導体装置としてのトランジスタの主要部分の平面図であり、図７は図６のVII−VII線から見た断面図であり、図８は図６のVIII−VIII線から見た断面図である。なお、この第２実施形態のトランジスタは、上部ゲート電極およびゲートコンタクトを除いて第１実施形態のトランジスタと同一の構成をしており、同一構成部は同一参照番号を付して説明を省略する。また、この第２実施形態のトランジスタでは、素子分離領域は第１実施形態のトランジスタと同じであるので、図５〜図８では省いている。
【００７６】
この第２実施形態のトランジスタでは、第１実施形態のトランジスタの構成にさらにゲート電極２０１Ａ,２０２Ａをつなぐようにチャネル領域５０１の上方にも上部ゲート電極２０３を有する。上記上部ゲート電極２０３を層間絶縁膜１００１上に形成されたゲートコンタクト７０３に接続している。上記上部ゲート電極２０３によって、ゲート電極２０１Ａ,２０２Ａおよび上部ゲート電極２０３は互いに電気的に接続された状態となるので、ゲート電極用のコンタクトは１つでよくなり、コンタクトを形成する工程での信頼性の向上が可能となる。また、上記上部ゲート電極２０３によって、実効的なゲート幅を大きくでき、さらに駆動能力を向上することが可能となる。
【００７７】
また、この第２実施形態では、ゲート電極２０１Ａ,２０２Ａおよび上部ゲート電極２０３は互いに電気的に接続された状態にしたが、必要に応じて電気的に切り離しておいて、別個に駆動可能にしておくことも可能である。
【００７８】
（第３実施形態）
この発明の第３実施形態のトランジスタは、第１,第２実施形態のトランジスタにおいてゲート電極２０１Ａ,２０２Ａの間を十分に狭め、動作状態においてチャネル領域５０１を完全に空乏化することを可能としたものである。
【００７９】
「ＣＭＯＳ集積回路(榎本忠儀著、培風館、１９９８年発行)」によれば、空乏層では、空乏層幅をＸd(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘電率をεsi、真空の誘電率をε0(Ｆ/ｃｍ)、単位電荷をｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮA(個/ｃｍ2)とすれば、空乏層幅Ｘdは次式(１)で表される。
【００８０】
Ｘd＝(２φsεsiε0／ｑＮA)1/2 ……… (１)
この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最大のＸdmaxになり、
そのときの表面電位φsは、ゲート電圧をＶG(Ｖ)とし、単位面積当りのゲート絶縁膜容量をＣ0(Ｆ/ｃｍ2)とすれば、次式(２)で表される。
【００８１】
φs＝ＶG＋ＶC−(２ＶGＶC＋ＶC 2)1/2 ……… (２)
ただし、ここで、ＶC＝εsiε0ｑＮA／Ｃ0 2 である。したがって、ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは、互いの影響を考えない概算によれば、次式(３)を満たすようにする。
【００８２】
Ｄ/２≦Ｘdmax ……… (３)
したがって、通常、用いられる範囲の条件では、ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは、０.３μｍ以下が好ましく、この実施の形態では０.１μｍとしている。
【００８３】
このトランジスタの構造により、ドレイン電圧破壊電圧を高め、動作電圧の高速化が可能となる。また、ＳＯＩ基板等を用いた従来の完全空乏化のＭＯＳトランジスタのような下地酸化膜へのホットエレクトロン注入等の欠点も解決することができる。また、上記ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは極端に小さくするとチャネル抵抗が増大するので、反転層よりも厚くするのが望ましく、１ｎｍ以上を確保することが望ましい。
【００８４】
（第４実施形態）
図９この発明の第４実施形態の半導体装置としてのトランジスタの主要部分の平面図である。図９中で素子分離領域は省いている。
【００８５】
この第４実施形態のトランジスタは、ゲート絶縁膜の厚さが局所的に厚い。例えばゲート絶縁膜６４１,６４２の領域のうちソース領域３４１,ドレイン領域４４１と接する領域のゲート絶縁膜を厚くしている。すなわち、上記第２導電型のチャネル領域５４１に接するゲート絶縁膜６４１,６４２の部分の厚さをＴoxとし、第１導電型のソース領域３４１および第１導電型のドレイン領域４４１と接するゲート絶縁膜６４１,６４２の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすようにする。そうすることによって、接合容量を低減することができ、動作速度の向上および低消費電力化がより一層可能となる。
【００８６】
この第４実施形態のトランジスタの構造は、言うまでもなく通常のバルク基板以外のＳＯＩ基板などにも適用できる。また、単結晶半導体基板の表面とは球状のシリコン粒の表面のような曲面も含まれる。
【００８７】
また、上記単結晶半導体基板としてＳＯＩ基板を用いた場合には、ゲート電極２４１Ａ,２４２Ａの基板表面に垂直な方向(Ｚ方向)におけるゲート幅Ｗは、ＳＯＩ基板の絶縁膜までの長さとする。すなわち、ゲート幅Ｗは、ゲート電極２４１Ａ,２４２Ａとも正確に揃えることができる。また、チャネル領域を電気的に単結晶半導体基板と分離できるので、より完全空乏化の効果を増大することができる。例えば、ＳＯＩ基板の表面から１μｍの深さにシリコン酸化層のあるＳＯＩ基板を用いて、ゲート幅Ｗが略１μｍの複数のトランジスタをほとんどばらつきなく作成することができる。
【００８８】
（第５実施形態）
図１０はこの発明の第５実施形態の半導体装置としてのトランジスタの主要部分の断面図を示している。この図１０は、第１実施形態における図３に相当し、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１に対して垂直なＺ−Ｘ平面における断面図である。この第５実施形態のトランジスタでは、図１０中では、第１実施形態の図３の素子分離領域は省いている。なお、図中の矢線は説明のためのもので電流の様子を示している。この第５実施形態のトランジスタでは、素材となる単結晶半導体基板として球状のシリコン粒を用いた点が、前述の第１実施形態と異なる。したがって、この第５実施形態では、前述の第１実施形態と異なる点を説明する。
【００８９】
上記球状のシリコン粒の表面のような曲面上では、従来の表面チャネル型のＭＯＳトランジスタを用いると、図２４に示すように、チャネル領域が直線からずれるので平面基板を用いたときより特性が劣るといった問題があった。図２４に示すように、チャネル領域９が直線からずれる。図２４において、１は層間絶縁膜、２,３,４はコンタクトホール、５はゲート電極、７はゲート絶縁膜、６はソース、８はドレインである。
【００９０】
これに対して、この第５実施形態による埋め込み型ＭＯＳトランジスタの構造によれば、図１０に示すように、ソース領域３５１,ドレイン領域４５１が、縦方向(Ｚ方向)すなわち前述の平面１０１に垂直な方向に延在している。なお、図１０において、１０５１は層間絶縁膜、８５１はソースコンタクト、９５１ドレインコンタクトである。
【００９１】
したがって、チャネル領域５５１も縦方向に延在している。したがって、このチャネル領域５５１は、そのほとんどの部分が、上記球状のシリコン粒の表面５５５よりも内部の部分となる。このため、球状のシリコン粒を用いていても、従来のようなチャネル領域の湾曲(電流経路の湾曲)がほとんどなくなり、特性の劣化はほとんど起らない。
【００９２】
また、単結晶半導体基板として球状のシリコン粒を採用した場合には、平板状の単結晶半導体基板を採用した場合に比べて、体積当りの表面積の割合が大きくなり、また、３次元的に積み重ねることも可能になるので、集積度をさらに向上できる。
【００９３】
（第６実施形態）
次に、この発明の第６実施形態の半導体装置としてのトランジスタの製造方法について、図１１〜図１９を参照しながら説明する。
【００９４】
図１１〜図１３は素子分離領域を形成した後、ゲート電極２０１Ａ,２０２Ａを形成する領域を開口した時点の概略図で、図１１は上記トランジスタの平面を示し、図１２は図１１のXII−XII線から見た断面を示し、図１３は図１１のXIII−XIII線から見た断面を示している。図１４〜図１９は図１３と同じ断面での製造工程を説明するための図である。
【００９５】
まず、単結晶半導体基板としてのシリコン基板上に素子分離領域２１６１(図１１に示す)となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する(第１の開口工程)。
【００９６】
次に、上記第１の開口部を例えば酸化シリコンを堆積することによって埋め込む(絶縁体形成工程)。この第１の開口部の深さは任意に行うことができるが、作成しようとするトランジスタのゲート幅Ｗより深く掘り込むのが望ましい。例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.６μｍ掘り込んでいる。
【００９７】
なお、上記第１の開口部を埋める酸化シリコンの代わりに、熱酸化膜を形成してもよいが、発生応力の少ない堆積法を用いるほうが好ましい。また、絶縁体であれば、酸化シリコンに限らず酸窒化物、酸化物と窒化物の積層膜、金属酸化物等の電気絶縁性の物質であればよく、堆積法のほか、スパッタなど様々の方法を用いて、様々な材質を用いることができる。また、素子分離領域の幅はトンネル電流が流れない以上の厚さをもつことが望ましく約５ｎｍ以上の幅を有することが好ましい。また、逆に必要以上に素子分離領域の幅が大きくても集積度が低下するので、できるだけ小さくするのが望ましい。この第６実施形態では０.２μｍとした。これは、用いた製造装置の加工限界の値である。
【００９８】
そして、上記第１の開口部を埋め込んだ後、シリコン基板上に堆積した余分な酸化シリコンを除去する。
【００９９】
次に、図１２に示すように、ソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部２３６１,２４６１を開口する(第２の開口工程)。
【０１００】
その後、第２の開口部２３６１,２４６１に例えばポリシリコンを堆積することによって埋め込む(第１の埋め込み工程)。
【０１０１】
上記第２の開口部２３６１,２４６１の深さは、作成しようとするトランジスタのゲート幅Ｗによる。ただし、酸化工程等の後工程による表面の変動を考慮する必要があり、例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.２μｍ掘り込んでいる。また、上記第２の開口部２３６１,２４６１は、用いた製造装置の加工限界の０.２μｍ角の大きさとしている。また、上記第２の開口部２３６１,２４６１を埋めるポリシリコンは、アンドープとして後工程でイオン注入等によってＮ型またはＰ型にドープしてもよいが、ドープしたポリシリコンを用いるほうが、工程がより簡単になり、開口部を深くしても均一な濃度になるので望ましい。なお、ドープするときの導電型は、通常、チャネル領域の導電型と反対の導電型である。
【０１０２】
上記ポリシリコンを堆積して第２の開口部２３６１,２４６１を埋め込んだ後、シリコン基板上に堆積したポリシリコンをエッチバックにより除去する(第１のエッチバック工程)。そうして、第２の開口部２３６１,２４６１内にソース領域,ドレイン領域を形成する。
【０１０３】
そして、図１３に示すように、ゲート電極となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部２２６１,２２６２を開口する(第３の開口工程)。上記第３の開口部２２６１,２２６２の深さは、任意に行うことができるが、作成しようとするトランジスタのゲート幅Ｗより深く掘り込むのが望ましい。例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.０μｍ掘り込んでいる。また、開口部は用いた装置の加工限界の０.２μｍ角の大きさとしている。
【０１０４】
対向するゲート電極の間隔をフォトリソグラフィーによる限界以上に狭める場合は、図１４に示すように、第３の開口部２２６１,２２６２の内壁を酸化して酸化膜１１６１を形成した後、図１５に示すように、酸化膜１１６１を例えばＨＦなどで除去することにより拡大した第３の開口部２２６１a,２２６２aを得る(酸化膜除去工程)。このようにして、最小加工寸法Ｆ以下のゲート電極間の間隔Ｄを得る。
【０１０５】
この第６実施形態では、０.２μｍの初期の開口部および０.２μｍのゲート電極間の初期の間隔Ｄに対して第３の開口部を拡大して０.３μｍおよびゲート電極間の間隔Ｄを０.１μｍとした。また、酸化膜厚の制御は、フォトリソグラフィーのアライメント精度に比べてはるかに精度がよいので、従来の方法に比べてゲート電極間の間隔は精度よく再現できる。また、一旦酸化したのち酸化膜を除去することによって、エッチングによるダメージの除去を行うことができる。
【０１０６】
次に、図１６に示すように、再度、拡大した第３の開口部２２６１a,２２６２aの内壁を酸化してゲート絶縁膜６６１,６６２を形成する(ゲート絶縁膜形成工程)。上記ゲート絶縁膜６６１,６６２は、酸化による酸化膜以外にも、例えば開口部を窒化することにより形成された窒化膜を用いてもよく、酸窒化膜、酸化膜と窒化膜の積層膜、金属酸化膜等の電気絶縁性の物質であればよく、その他堆積、スパッタなど様々の方法を用いて、様々な材質を用いることができる。この第６実施形態では、Ｎ2Ｏ酸化とＨＣl酸化を併用して４ｎｍのゲート絶縁膜を作成している。
【０１０７】
次に、図１７に示すように、内壁にゲート絶縁膜６６１,６６２が形成された第３の開口部２２６１a,２２６２aに例えばポリシリコン１２６１を堆積することによって埋め込む(第２の埋め込み工程)。上記第３の開口部２２６１a,２２６２aを埋めるポリシリコンは、アンドープとして後工程でイオン注入等によってＮ型またはＰ型にドープしてもよいが、ドープしたポリシリコンを用いるほうが、工程がより簡単になり開口部を深くしても均一な濃度になり望ましい。なお、ドープするときの導電型は通常、チャネル領域の導電型と反対の導電型である。
【０１０８】
次に、デポした後、図１８に示すように、シリコン基板上に堆積したポリシリコンをエッチバックにより除去する(第２のエッチバック工程)。そうして、上記第３の開口部２２６１a,２２６２a内にゲート電極２６１,２６２を形成する。
【０１０９】
次に、図１９に示すように、シリコン基板上に層間絶縁膜１０６１を形成した後、通常の方法によってそれぞれゲート電極２６１,２６２とソース電極とドレイン電極の取り出し口となる開口部を形成し、金属等の導電体を埋め込んで、図２に示すように、それぞれゲートコンタクト７０１,７０２、ソースコンタクト８０１およびドレインコンタクト９０１を形成して工程を完了する。
【０１１０】
このようにして、ゲート長Ｌが約０.２μｍ、ゲート幅が約１.０μｍ、ゲート電極２６１,２６２の間隔Ｄが約０.１μｍの完全空乏化ダブルゲート電極型トランジスタを得る。
【０１１１】
この第６実施形態のトランジスタの製造方法によれば、エピタキシャル成長法を用いることなく、極めて簡単な工程でシリコン基板表面に平行な平面内に、ゲート電極２６１,２６２とチャネル領域とソース領域およびドレイン領域が存在する構造を形成することが可能となる。
【０１１２】
また、上記酸化膜除去工程において、第３の開口部２２６１,２２６２の内壁を酸化した後、酸化膜を除去することによって、エッチングによるダメージを除去できると共に、２つのゲート電極２０１Ａ,２０２Ａの間隔Ｄを最小加工寸法Ｆよりも小さくすることができる。
【０１１３】
また、上記絶縁体形成工程において、酸化シリコンまたは窒化シリコンを堆積することによって、素子分離領域を従来の半導体ＣＶＤ装置で作成できると共に、堆積物で第１の開口部を埋め込むので、内壁を熱酸化等の方法で絶縁化するよりも応力が少なく、素子特性を劣化させる恐れが無く、ばらつきが少ない。したがって、低コストで製造でき、歩留まりと信頼性を向上できる。
【０１１４】
上記第１の埋め込み工程または上記第２の埋め込み工程において開口部にポリシリコンによって埋め込まれるので、必ずしもエピタキシャル成長法を用いる必要がなく、従来のＬＳＩ製造工程で用いられるシリコンＣＶＤ装置等を用いて製造することが可能である。したがって、新たな設備導入を減らすことができる。
【０１１５】
（第７実施形態）
次に、この発明の第７実施形態の半導体装置の製造方法として、ゲート電極領域の形成方法に注目したトランジスタの製造方法について説明する。
【０１１６】
図２０は上記トランジスタの平面図であり、図２１は図２０のXXI−XXI線から見た断面図であり、図２２は図２０のXXII−XXII線から見た断面図である。なお、素子分離領域は図示していない。また、ゲート絶縁膜６７１,６７２,６７３、絶縁膜６７４は、同時に形成される絶縁膜である。
【０１１７】
まず、第６実施形態のトランジスタの製造方法と同様の方法で、図１７に示すように、ゲート電極領域となる第３の開口部に例えばポリシリコンを堆積して埋め込む工程まで行う。
【０１１８】
次に、フォトリソグラフィーと異方性エッチングによって、図２０〜図２２に示すように、基板上部に堆積したポリシリコンをエッチバックにより除去しつつ、チャネル領域５７１を挟んで互いに対向するゲート電極領域２７１,２７２をチャネル領域５７１上でつなぐようにポリシリコンを残し、上部ゲート電極２７３を形成する。
【０１１９】
次に、層間絶縁膜を形成した後、通常の方法によってそれぞれゲート電極,ソース電極およびドレイン電極の取り出し口となる開口部を形成し、金属等の導電体を埋め込んで、図５〜図８に示すように、それぞれゲートコンタクト７０３とソースコンタクト８０１およびドレインコンタクト９０１を形成して、工程を完了する。
【０１２０】
この第７実施形態のトランジスタの製造方法によれば、エピタキシャル成長法を用いることなく、極めて簡単な工程で基板表面に平行な平面内に、ゲート電極２７１Ａ,２７２Ａとチャネル領域５７１とソース領域３７１およびドレイン領域４７１が存在する構造を形成することが可能となる。
【０１２１】
また、上部ゲート電極２７３によって、ゲート電極２７１Ａ,２７２Ａどうしは電気的に接続されるので、ゲート電極用の取り出し口となる開口部は１つで済む。
【０１２２】
（第８実施形態）
次に、この発明の第８実施形態の半導体装置の製造方法として、素子分離領域の形成方法に注目したトランジスタの製造方法について説明する。
【０１２３】
図２３は上記トランジスタの平面図であり、第６実施形態のトランジスタの製造方法における図１１に対応している。
【０１２４】
図２３において、２８１,２８２はゲート電極領域、２８１Ａ,２８２Ａはゲート電極、３８１はソース領域、４８１はドレイン領域、５８１はチャネル領域、６８１,６８２はゲート絶縁膜、２２８１は窒化シリコン膜、２１８１は素子分離領域である。
【０１２５】
まず、シリコン基板の素子分離領域２１８１となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する(第１の開口工程)。
【０１２６】
その後、上記第１の開口部に例えば酸化シリコンを堆積する前に、第１の開口部の内壁に窒化シリコン膜２２８１を形成する。または、第１の開口部全体を窒化シリコンで埋め込んでもよい。すなわち、窒化シリコンで素子分離領域全体を形成してもよい。
【０１２７】
この後、第６実施形態または第７実施形態のトランジスタの製造方法と同様の工程でトランジスタを完成する。
【０１２８】
この第８実施形態のトランジスタの製造方法では、窒化シリコンはフッ化水素水溶液に対して耐性を有するので、チャネル領域と反対側へ開口部が拡大して、必要以上にゲート電極領域２８１,２８２が拡大するのを防ぐことができる。また、素子分離領域がフッ化水素水溶液に侵されることを防ぐことができる。したがって、この第８実施形態のトランジスタの製造方法は、ゲート電極２６１,２６２を形成する領域にフォトリソグラフィーと異方性エッチングによって第３の開口を開口する工程や、対向するゲート電極間の間隔をフォトリソグラフィーによる限界以上に狭める場合に、第３の開口部の内壁を酸化して酸化膜を形成した後、酸化膜を例えばフッ化水素水溶液などで除去することにより拡大した開口部を得る工程において特に有効である。
【０１２９】
また、上記第３の開口部を開口する第３の開口工程においても、酸化シリコンまたは窒化シリコンに対するレートの低いシリコンエッチングを用いれば、一般にアライメント精度のほうが最小加工寸法より小さいので、フォトリソグラフィーによる限界以下の大きさの開口部を開口することができる。ただし、後でフッ化水素水溶液を用いて拡大した開口部を得る酸化膜除去工程を行う場合には、窒化シリコンが残るようにする。
【０１３０】
したがって、この第８実施形態のトランジスタの製造方法では、ゲート電極容量、接合容量を低減することが可能であり、低消費、高速動作が可能となる。
【０１３１】
なお、以上に述べた第１〜第８実施形態のトランジスタの製造方法は、単結晶半導体基板として通常のＳi基板はもちろんＳＯＩ基板や球状半導体、または、Ｓi以外のＧeやＧaＡsなどの半導体基板を用いることもできる。また、一般に、フォトリソグラフィーを用いることによる微細加工寸法の限界以下の構造を形成する方法として利用することができる。
【０１３２】
また、ソース領域,ドレイン領域,ゲート電極領域にエピタキシャル成長法を用いることもできるが、ポリシリコンデポジションやタングステンＣＶＤなどの堆積法を用いるほうが、はるかに製造が容易で生産性を向上できる。
【０１３３】
この発明の半導体装置としてのトランジスタを集積回路に適用することによって、占有面積の小さいトランジスタを用いて作製されるので、高集積化が可能となる。また、占有面積を拡大せずに縦方向(基板の厚み方向)にゲート幅を大きくすることが可能であるので、容易に高速化が可能な集積回路を実現することができる。
【０１３４】
また、この発明の半導体装置としてのトランジスタを用いた集積回路を半導体システムに適用することによって、集積度が高く、高速化も容易な集積回路を用いて構築されるので、小型で高速動作が可能な半導体システムを実現することができる。
【０１３５】
【発明の効果】
以上より明らかなように、この発明の半導体装置およびその製造方法によれば、埋め込み型トランジスタにおいて、ダブルゲート電極構造とその対をなすゲート電極の対向関係を精度よく作ることが容易にでき、さらにはフォトリソグラフィーの能力で決定される最小加工寸法によらずゲート電極の微細化を可能にし、全面空乏化が可能な程度にまでゲート電極の間隔を狭めることができる。また、埋め込み型トランジスタの特性向上を可能にさせる効果がある。また、それに適した素子分離構造によって、寄生容量を低減することができる。
【０１３６】
また、この発明の集積回路は、占有面積の小さい上記半導体装置を用いることによって、高集積化と高速化も図ることができる。
【０１３７】
また、この発明の半導体システムは、集積度が高く高速化も容易な上記集積回路を用いることによって、小型で高速動作が可能な半導体システムを実現することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の半導体装置としてのトランジスタの模式的な立体斜視図である。
【図２】 図２は上記トランジスタの主要部分の平面図であり、図３は図２のIII−III線から見た断面図であり、図４は図２のIII−III線から見た断面図である。
【図３】 図３は図２のIII−III線から見た断面図である。
【図４】 図４は図２のIV−IV線から見た断面図である。
【図５】 図５はこの発明の第２実施形態の半導体装置としてのトランジスタの模式的な立体斜視図である。
【図６】 図６上記トランジスタの主要部分の平面図である。
【図７】 図７は図６のVII−VII線から見た断面図である。
【図８】 図８は図６のVIII−VIII線から見た断面図である。
【図９】 図９はこの発明の第４実施形態の半導体装置としてのトランジスタの主要部分の平面図である。
【図１０】 図１０はこの発明の第５実施形態の半導体装置としてのトランジスタの主要部分の断面図である。
【図１１】 図１１はこの発明の第６実施形態の半導体装置としてのトランジスタの主要部分の平面図である。
【図１２】 図１２は図１１のXII−XII線から見た断面図である。
【図１３】 図１３は図１１のXIII−XIII線から見た断面図である。
【図１４】 図１４は図１３と同じ断面での工程を説明するための断面図である。
【図１５】 図１５は図１４に続く工程を説明するための断面図である。
【図１６】 図１６は図１５に続く工程を説明するための断面図である。
【図１７】 図１７は図１６に続く工程を説明するための断面図である。
【図１８】 図１８は図１７に続く工程を説明するための断面図である。
【図１９】 図１９は図１８に続く工程を説明するための断面図である。
【図２０】 図２０はこの発明の第７実施形態の半導体装置としてのトランジスタの製造方法を説明するための平面図である。
【図２１】 図２１は図２０のXXI−XXI線から見た断面図である。
【図２２】 図２２は図２０のXXII−XXII線から見た断面図である。
【図２３】 図２３はこの発明の第８実施形態の半導体装置としてのトランジスタの製造方法を説明するための平面図である。
【図２４】 図２４は従来の半導体装置の構造を説明するための模式断面図である。
【図２５】 図２５は従来の半導体装置の構造を説明するための模式断面図である。
【符号の説明】
１００,１０１…平面、
２０１,２０２,２７１,２７２,２８１,２８２…ゲート電極領域、
２０１Ａ,２０２Ａ,２７１Ａ,２７２Ａ,２８１Ａ,２８２Ａ…ゲート電極、
２０３…上部ゲート電極、
２２６１,２２６２…第２の開口部、
２３６１,２４６１…第３の開口部、
２２６１a,２２６２a…拡大された第３の開口部、
３０１,３４１,３５１,３６１,３７１,３８１…ソース領域、
４０１,４４１,４５１,４６１,４７１,４８１…ドレイン領域、
５０１,５４１,５５１,５７１,５８１…チャネル領域、
６０１,６０２,６０３,６４１,６４２,６６１,６６２,６７１,６７２,６７３,６８１,６８２…ゲート絶縁膜、
６７４…絶縁膜、
７０１,７０２,７０３…ゲートコンタクト、
８０１,８５１…ソースコンタクト、
９０１,９５１…ドレインコンタクト、
１００１,１０５１,１０６１…層間絶縁膜、
１００２,１００３…コンタクトホール、
１１６１…酸化膜、
１２６１…ポリシリコン、
２１０１,２１６１,２１８１…素子分離領域、
２１１１…素子領域、
２２８１…窒化シリコン。
【発明の属する技術分野】
この発明は、埋め込み型ＭＯＳトランジスタ等の半導体装置およびその製造方法および集積回路および半導体システムに関する。
【０００２】
【従来の技術】
従来、半導体装置として、トランジスタ微細化の試みの１つであるＳＧＴ(Ｓurroununding Ｇate Ｔransistor)が知られている。このＳＧＴは、図２５に示すように、縦型トランジスタ構造をしており、ゲート電極領域を縦方向に設置することによって、占有面積の縮小が期待できる。上記ＳＧＴは、基板表面１０に対してシリコン柱５０を垂直に配置し、これを囲むようにゲート絶縁膜６０およびゲート電極２０を配置している。すなわち、チャネル電流の流れる方向は基板表面に垂直方向であり、ソース領域３０,ドレイン領域３０をシリコン柱５０の上下に配置している。したがって、ゲート長Ｌがシリコン柱５０の長さで決定され、ゲート幅Ｗがシリコン柱５０の断面周囲長で決定される。このような縦型トランジスタ構造を用いることによって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記縦型トランジスタ構造の半導体装置(ＳＧＴ)では、微細化を進めていくとゲート幅Ｗが減少してしまい、その結果、十分なチャネル電流が確保できなくなる。すなわち、微細化がかえってトランジスタの高速化の阻害要因となるという重大な欠点がある。
【０００４】
また、その他の半導体装置として、多層配線のように基板上の１層目のトランジスタの上にさらにトランジスタを形成する層をもうけて、多層構造にすることによって、実質的に基板表面に対する占有面積を減少させるものも提案されている。しかしながら、そのような多層構造では、チャネル領域等を単結晶にするためにエピタキシャル成長法を用いる必要があり、工程が増大して複雑になるため、生産性が劣るという欠点がある。
【０００５】
そこで、この発明の目的は、占有面積の低減とゲート幅の確保を簡単な構成で実現でき、フォトリソグラフィーの能力で決定される最小加工寸法に制限されることなくさらなる微細化が可能な半導体装置およびその製造方法およびその半導体装置を用いた集積回路およびその集積回路を用いた半導体システムを提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の半導体装置は、第１導電型のソース領域と、第１導電型のドレイン領域と、上記第１導電型のソース領域,ドレイン領域間に形成された第２導電型のチャネル領域と、ゲート絶縁膜とゲート電極からなるゲート電極領域とが単結晶半導体基板の表面に平行な面内にある半導体装置であって、上記ゲート電極領域の上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向しており、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴としている。
【０００７】
上記構成の半導体装置によれば、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域とゲート電極領域および素子分離領域が、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域は、上記平行な面に交差する方向に延在している。したがって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する上、単結晶半導体基板の表面に対して垂直な方向(基板の厚み方向)にチャネル幅を増大させていっても基板表面の占有面積は一定であり、また、微細化を進めていってもゲート幅は自由に設定することができる。このような半導体装置では、ＳＧＴに代表される従来の縦型トランジスタのように微細化を進めていくとゲート幅が必然的に減少してしまって十分なチャネル電流が確保できなくなり、微細化がかえってトランジスタの高速化の阻害要因となるという欠点がなく、高速性も確保することができる。また、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少するので、集積化が容易であると共に、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域およびゲート電極領域が素子分離領域で囲まれた素子領域内にあるので、寄生容量を低減でき、より高速化が可能である。
また、接合容量を低減することが可能となり、より高速動作が可能となる。
【０００８】
また、一実施形態の半導体装置は、上記ゲート電極領域の大部分が、上記単結晶半導体基板の表面よりも下方にあることを特徴としている。
【０００９】
上記実施形態の半導体装置によれば、上記ゲート電極領域の大部分が単結晶半導体基板の表面よりも下方にあるので、基板表面よりも上部にゲート電極を設けるよりも、基板上方の膜厚および落差を減らすことができ、製膜ばらつきによる歩留まり低下を抑制できる。
【００１０】
また、第２の発明の半導体装置は、互いに接することなく形成された第１導電型のソース領域および第１導電型のドレイン領域と、上記第１導電型のソース領域,ドレイン領域と間に、上記第１導電型のソース領域,ドレイン領域に接するように形成された第２導電型のチャネル領域と、ゲート絶縁膜とゲート電極からなり、上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向するゲート電極領域とを有する単結晶半導体基板を備えた半導体装置であって、上記ゲート電極領域は、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であり、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあり、上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域と上記ゲート電極領域および上記素子分離領域は、上記単結晶半導体基板の表面に平行な面内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴としている。
【００１１】
上記構成の半導体装置によれば、上記第１導電型のソース領域,ドレイン領域と第２導電型のチャネル領域とゲート電極領域および素子分離領域が、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域は、上記平行な面に交差する方向に延在している。したがって、横型ＭＯＳトランジスタに比べて平面上の占有面積が減少する上、チャネル幅を増大させていっても基板表面の占有面積は一定であり、また、微細化を進めていってもゲート幅は自由に設定することができる。このような半導体装置では、ＳＧＴに代表される従来の縦型トランジスタのように微細化を進めていくとゲート幅が必然的に減少してしまって十分なチャネル電流が確保できなくなり、微細化がかえってトランジスタの高速化の阻害要因となるという欠点がなく、高速性も確保することができる。また、ゲート電極を２つ有するので、ゲート電極が１つの場合よりもほぼ２倍の能力を有する一方、占有面積は２倍未満に抑えることができる。
【００１２】
また、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域でダブルゲート電極構造を有するので、チャネルをオンにするときに一方のゲート電極に電圧を印加すると同時に他方のゲート電極にも同じ極性の電圧を印加することによりチャネル領域の空乏化を助け、チャネル領域に対するドレイン電圧の影響を低減して、一層、短チャネル効果を抑制できる。また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタのオン時にのみ閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd（≒Ｖg−Ｖth）を上昇させると共に、実効移動度を上昇させるので、チャネル電流が増加して高速動作を図ることができる。
また、接合容量を低減することが可能となり、より高速動作が可能となる。
【００１３】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域が、上記第１導電型のソース領域,ドレイン領域および上記ゲート電極領域のいずれの領域よりも、上記単結晶半導体基板の表面から深くまで形成されていることを特徴としている。
【００１４】
上記実施形態の半導体装置によれば、上記素子分離領域がソース領域,ドレイン領域およびゲート電極領域のいずれの領域よりも深くまで形成されているため、素子間の短絡の発生を効果的に抑制できる。
【００１５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート電極領域が上記素子分離領域と接していることを特徴としている。
【００１６】
上記実施形態の半導体装置によれば、ゲート電極領域の一部が素子分離領域と接することにより、ゲート電極領域の接合容量を低減することが可能となり、低消費電力化と高速動作が可能となる。また、上記ゲート電極領域が、第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域である場合は、２つのゲート電極領域によって、素子領域がソース領域側とドレイン領域側に分断することによって、特にソース領域とドレイン領域を画定する手間が省ける。
【００１７】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記単結晶半導体基板がＳＯＩ(Semiconductor on Insulator: シリコン・オン・インシュレータ)基板であることを特徴としている。
【００１８】
一般に、ＳＯＩ基板の表面から絶縁層までの深さが基板面内で一定である。したがって、上記実施形態の半導体装置によれば、製造時にソース領域,ドレイン領域およびゲート電極領域を形成する場合、ＳＯＩ基板にそれぞれの領域に対応する開口部を開口するときに、半導体と絶縁体の選択性のあるエッチングにより各々の開口部の基板表面からの深さをＳＯＩ基板の表面から絶縁層までの深さとすることによって、容易にソース領域,ドレイン領域およびゲート電極領域の基板表面からの深さを精度よく揃えることができる。したがって、ゲート幅を精度よく揃えることができ、従来のトランジスタにおけるフォト条件やエッチング条件によるゲート幅の製造ばらつきに比べて格段に製造ばらつきの少ない半導体装置を実現することができる。また、チャネル領域は、ソース領域,ドレイン領域を介する部分を除きＳＯＩ基板と電気的に分離することができるので、ゲート電圧によるチャネル領域の制御をより完全にすることが可能となる。これによりさらにドレイン電圧のチャネル領域への影響が少なくなって短チャネル効果が抑制されると共に、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされるので、閾値電圧も効果的に減少する。この結果、さらに高速動作が可能となる。
【００１９】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１１１］面に平行であるかまたは略平行であることを特徴としている。ここで「略平行」とは製造誤差、ばらつきの範囲内で平行であることをいう。
【００２０】
上記実施形態の半導体装置によれば、ゲート電極領域のゲート絶縁膜とチャネル領域の界面は［１１１］面となるので、ゲート電極領域を開口するための工程において基板表面に対して垂直に開口を行い易く、界面状態も平坦化されやすいので、ゲート幅の誤差やばらつきを抑制することができ、また界面のラフネスによる移動度の低下を防ぐことができる。また、チャネル領域を挟んで互いに対向する２つのゲート電極領域を有するダブルゲート電極構造とした場合は、２つのゲート電極の間隔Ｄを基板表面側から基板内部側にかけて一定にすることが容易となる。したがって、性能の悪化やばらつきを抑制することが可能となる。
【００２１】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１００］面に垂直であるかまたは略垂直であることを特徴としている。ここで「略垂直」とは製造誤差、ばらつきの範囲内で垂直であることをいう。
【００２２】
上記実施形態の半導体装置によれば、チャネル電流の流れる方向が［１００］方向となるので、電子の移動度が大きく、界面準位密度も低くなる。したがって、高移動度が可能となる。なお、ここで[１００]面とは、［１００］と等価な［０１０］,［００１］,［１１１］および［１-１１］等などを含む結晶面を意味するものとする。
【００２３】
また、一実施形態の半導体装置は、上記第２の発明の半導体装置において、上記単結晶半導体基板が、上記第２導電型のチャネル領域にゲート絶縁膜を介して対向する第３のゲート電極を有し、上記第３のゲート電極と上記第２導電型のチャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にあることを特徴としている。
【００２４】
上記実施形態の半導体装置によれば、同一のチャネル領域に作用するゲート電極が増えるため、チャネルをオンにするときに上記ゲート電極領域のゲート電極(第３のゲート電極以外)に電圧を印加すると同時に第３のゲート電極にも同じ極性の電圧を印加することにより実効的なゲート幅を大きくすることができる。したがって駆動能力を増大することが可能となり、高速動作が可能となる。また、第３のゲート電極とチャネル領域は単結晶半導体基板の平面に垂直な平面内にあるので、第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【００２５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記チャネル領域に対向する上記ゲート電極領域が複数あるとき、その複数のゲート電極領域のゲート電極が互いに電気的に接続されていることを特徴としている。
【００２６】
上記構成の半導体装置によれば、一方のゲート電極に電圧を印加すれば他方のゲート電極にも同電圧が印加されるため、ゲート電極毎にコンタクトを作成する必要がなく、工程の簡略とコンタクト工程でのマージンに余裕が生まれるので、生産性に優れる。また、性能面においても印加電圧のばらつきを抑制できるので、信頼性が向上する。
【００２７】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記ゲート電極領域が、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であるとき、対向する上記２つのゲート電極領域のゲート電極の間隔が０.３μｍ以下であることを特徴としている。
【００２８】
上記実施形態の半導体装置によれば、上記第２導電型のチャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上できると共に、低ゲート電圧での高い移動度が可能となる。
【００２９】
【００３０】
【００３１】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域の大部分が堆積物で形成されていることを特徴としている。
【００３２】
上記実施形態の半導体装置によれば、上記素子分離領域の大部分が堆積物として例えば熱酸化で形成されているので、素子分離領域における応力を緩和させることができ、応力による素子特性の劣化を防ぐことが可能となる。
【００３３】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記素子分離領域の少なくとも上記素子領域側がシリコン窒化膜からなることを特徴としている。
【００３４】
上記実施形態の半導体装置によれば、シリコン窒化膜は緻密な構造であり、製造工程で用いられるフッ化水素溶液にも耐性があり、例えば酸化などの後工程によって素子分離領域が酸化されるなどの影響をうけて応力が発生して素子特性が劣化したり、製造ばらつきが発生したりするのを防ぐことができ、信頼性を向上できる。
【００３５】
また、一実施形態の半導体装置は、上記第１,第２の発明の半導体装置において、上記単結晶半導体基板として球状の半導体単結晶粒を用いたことを特徴としている。
【００３６】
上記実施形態の半導体装置によれば、同じ材料の量でも平面基板よりも球状の半導体単結晶粒である球状基板のほうが表面積を多くでき、材料を効率的に利用できる。また、球状の半導体単結晶粒である球状基板の３次元性を利用して積み上げたり並べたりすることで立体構造を作ることが可能になるので、より実効的な占有面積を削減でき、小型が可能となる。
【００３７】
また、この発明の集積回路は、上記半導体装置を用いたことを特徴としている。
【００３８】
上記集積回路によれば、占有面積の小さい半導体装置を用いて作製されるので高集積化が可能となる。また、占有面積を拡大せずに縦方向にゲート幅を大きくすることが可能であるので高速化も容易である。
【００３９】
また、この発明の半導体システムは、上記集積回路を用いたことを特徴としている。
【００４０】
上記半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので小型で高速動作が可能な半導体システムを実現できる。
【００４１】
また、この発明の半導体装置の製造方法は、上記第１,第２の発明の半導体装置を製造する半導体装置の製造方法であって、単結晶半導体基板の素子分離領域となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を形成する第１の開口工程と、上記第１の開口部の内側に絶縁体を形成する絶縁体形成工程と、上記単結晶半導体基板のソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部を形成する第２の開口工程と、上記第２の開口部を半導体または導体を堆積することによって埋め込む第１の埋め込み工程と、上記第１の埋め込み工程の後、上記単結晶半導体基板に堆積した上記半導体または導体をエッチバックして、上記第２の開口部に上記ソース領域,ドレイン領域を形成する第１のエッチバック工程と、上記単結晶半導体基板のゲート電極領域となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部を形成する第３の開口工程と、上記第３の開口部の内壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜形成工程の後、上記第３の開口部を半導体または導体を堆積することによって埋め込む第２の埋め込み工程と、上記第２の埋め込み工程の後、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックして、上記第３の開口部にゲート電極を形成する第２のエッチバック工程とを有することを特徴としている。
【００４２】
上記半導体装置の製造方法によれば、上記第１の開口工程において単結晶半導体基板に素子分離領域となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する。次に、上記絶縁体形成工程においてその第１の開口部の内側に絶縁体を形成することによって絶縁化し、基板上部に形成された上記絶縁体をエッチバックすることにより、基板表面に垂直な方向に延びた素子分離領域を形成する。また、上記第２の開口工程において、上記単結晶半導体基板のソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部を開口する。次に、上記第１の埋め込み工程において、上記第２の開口部を半導体または導体を堆積することによって埋め込み、その後、第１のエッチバック工程により単結晶半導体基板上に堆積した上記半導体または導体をエッチバックすることにより、単結晶半導体基板上の表面に垂直な方向に延びたソース領域,ドレイン領域を形成する。次に、上記第３の開口工程において、上記単結晶半導体基板のゲート電極となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部を開口する。そして、上記ゲート絶縁膜形成工程において、第３の開口部の内壁にゲート絶縁膜を形成することによって、ゲート絶縁膜の形成と同時に後に形成されるゲート電極をその他の領域と電気的に分離する。次に、上記第２の埋め込み工程において、第３の開口部を半導体または導体を堆積することによって埋め込み、その後、第２のエッチバック工程において、単結晶半導体基板上に堆積した上記半導体または導体をエッチバックすることにより、ゲート電極を形成することができる。これにより、ソース領域,ドレイン領域,チャネル領域およびゲート電極領域が素子分離領域で囲まれた素子領域内にあり、かつ、ソース領域,ドレイン領域,チャネル領域,ゲート電極領域および素子分離領域が、基板表面に平行な面内にある半導体装置を作製することができる。
【００４３】
また、一実施形態の半導体装置の製造方法は、上記第３の開口工程の後、上記第３の開口部の内壁を酸化することにより酸化膜を形成した後にその酸化膜を除去する酸化膜除去工程を有することを特徴としている。
【００４４】
上記実施形態の半導体装置の製造方法によれば、上記第３の開口部の内壁を酸化して酸化膜を形成した後、その酸化膜を除去することによって、エッチングによるダメージを除去できると共に、２つのゲート電極がチャネル領域を挟んで互いに対向する形態である場合には、２つのゲート電極の間隔を小さくすることができる。
【００４５】
また、一実施形態の半導体装置の製造方法は、上記絶縁体形成工程では、酸化シリコンまたは窒化シリコンを堆積することを特徴としている。
【００４６】
上記実施形態の半導体装置の製造方法によれば、素子分離領域を従来の半導体ＣＶＤ(Chemical Vapor Deposition；化学的気相成長)装置で作成することができ、安価で信頼性に優れる。また、堆積物で開口部を埋め込むので、内壁を熱酸化等の方法で絶縁化するよりも応力が少なく、素子特性を劣化させる恐れが無く、ばらつきが少ない。したがって、歩留まりと信頼性が向上する。
【００４７】
また、一実施形態の半導体装置の製造方法は、上記絶縁体形成工程では、少なくとも窒化シリコンを堆積することを特徴としている。
【００４８】
上記実施形態の半導体装置の製造方法によれば、例えばゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって開口した開口部の内壁を酸化した後、酸化膜を除去する工程において、窒化シリコンは酸化膜を除去するフッ化水素水溶液等に対して耐性を有するので、誤って素子分離領域を一部または全部を除去してしまう可能性を低減できる。したがって、製造が容易になり、歩留まりを向上することが可能となる。
【００４９】
また、一実施形態の半導体装置の製造方法は、上記第３の開口工程において、上記単結晶半導体基板のチャネル領域となる領域を挟んで互いに対向する２つのゲート電極領域となる領域に上記第３の開口部を形成すると共に、上記第２のエッチバック工程において、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで互い対向する上記２つのゲート電極領域のゲート電極を上記チャネル領域上でつなぐように上記半導体または導体を残すことによって、上部ゲート電極を形成することを特徴としている。
【００５０】
上記実施形態の半導体装置の製造方法によれば、上記第３の開口工程において、上記単結晶半導体基板のチャネル領域となる領域を挟んで互いに対向する２つのゲート電極領域となる領域に第３の開口部を形成し、その第３の開口部を半導体または導体を堆積することによって埋め込んだ後、第２のエッチバック工程において、単結晶半導体基板上に堆積した半導体または導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで互い対向する２つのゲート電極領域のゲート電極をチャネル領域上でをつなぐように上記半導体または導体を残すことによって、簡単な方法で上部ゲート電極を形成することができる。これにより上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上記上部ゲート電極とチャネル領域は単結晶半導体基板の平面に垂直な平面内に作製することが可能となる。
【００５１】
また、一実施形態の半導体装置の製造方法は、上記第１の埋め込み工程または上記第２の埋め込み工程において、少なくとも１つの開口部をポリシリコンによって埋め込むことを特徴としている。
【００５２】
上記実施形態の半導体装置の製造方法によれば、上記第１の埋め込み工程または上記第２の埋め込み工程において、開口部を半導体または導体を堆積することによって埋め込むときに、少なくとも開口部の１つがポリシリコンによって埋め込まれるので、必ずしもエピタキシャル成長を行う必要がなく、従来のＬＳＩ(大規模集積回路)の製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな設備導入を減らすことができる。
【００５３】
【発明の実施の形態】
以下、この発明の半導体装置およびその製造方法および集積回路および半導体システムを図示の実施の形態により詳細に説明する。
【００５４】
（第１実施形態）
図１はこの発明の第１実施形態の半導体装置としてのトランジスタの模式的な立体斜視図を示しており、単結晶半導体基板の表面に平行な平面１００と、その平面１００に平行な平面１０１との間の領域でのトランジスタの立体的な構造を示している。また、図２は上記トランジスタの主要部分の平面図を示し、図３は図２のIII−III線から見た断面を示し、図４は図２のIV−IV線から見た断面を示している。図１〜図４を参照しながらこの第１実施形態のトランジスタの構造を説明する。
【００５５】
図１に示すように、第１導電型のソース領域３０１,第１導電型のドレイン領域４０１およびゲート電極領域２０１,２０２は、平面１００と平面１０１との間で縦方向(Ｚ方向)に延在している。このソース領域３０１とドレイン領域４０１は、所定の間隔を隔てて、Ｘ方向に対向している。また、上記ゲート電極領域２０１,２０２は、所定の間隔を隔てて、Ｙ方向に対向している。上記ゲート電極領域２０１はゲート絶縁膜６０１とゲート電極２０１Ａからなり、ゲート電極領域２０２はゲート絶縁膜６０２とゲート電極２０２Ａからなる。
【００５６】
このゲート電極領域２０１,２０２とソース領域３０１,ドレイン領域４０１とで囲まれた領域が、第２導電型のチャネル領域５０１になっている。このチャネル領域５０１は、ゲート電極領域２０１のゲート絶縁膜６０１を介してゲート電極２０１Ａに対向すると共に、チャネル領域５０１は、ゲート電極領域２０２のゲート絶縁膜６０２を介してゲート電極２０２Ａに対向している。
【００５７】
また、上記ソース領域３０１,ドレイン領域４０１は、チャネル領域５０１側の端部が、ゲート電極領域２０１,２０２によって、Ｙ方向の両側から挟み込まれた状態になっている。この端部は基部に比べて、Ｙ方向の厚さが小さく、上記チャネル領域５０１と略同じ厚さになっている。
【００５８】
また、図２に示すように、ソース領域３０１,ドレイン領域４０１と、チャネル領域５０１と、ゲート電極領域２０１,２０２とが、平面１００(単結晶半導体基板の表面に平行な面)に平行な面１０１内に並存している。そして、図１,図２に示すように、このゲート電極領域２０１,２０２が有するゲート電極２０１Ａ,２０２Ａは、Ｘ−Ｙ平面による切断面おいて断面長方形形状の四角柱であり、その４つの側面をゲート絶縁膜６０１,６０２で夫々被覆している。
【００５９】
この第１実施形態では、ゲート電極２０１Ａ,２０２Ａとソース領域３０１,ドレイン領域４０１は、いずれもドープされたポリシリコンからなり、チャネル領域５０１は単結晶シリコンからなる。
【００６０】
また、図３では、平面１０１よりもＺ方向上方の構造も示している。なお、図１,図２では、この平面１０１よりもＺ方向上方の構造は示されていない。
【００６１】
図３に示すように、上記ソース領域３０１,ドレイン領域４０１は、平面１０１よりもＺ方向上方に延在しており、このソース領域３０１,ドレイン領域４０１のＺ方向の寸法が、ゲート幅Ｗとなる。上記ソース領域３０１,ドレイン領域４０１の上に、層間絶縁膜１００１を形成している。上記ソース領域３０１,ドレイン領域４０１を、層間絶縁膜１００１のコンタクトホール１００２を経由して、ソースコンタクト８０１,ドレインコンタクト９０１に接続している。
【００６２】
また、図４では、平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造も示している。なお、図１では、この平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造は示されていない。
【００６３】
図４に示すように、上記ゲート電極２０１Ａ,２０２Ａは、チャネル領域５０１に対する対向面がゲート絶縁膜６０１,６０２で被覆されており、この対向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２で被覆されている。さらに、上記ゲート電極２０１Ａ,２０２Ａは、平面１００に面する端面もゲート絶縁膜６０１,６０２で被覆されている。また、このゲート電極領域２０１,２０２は、平面１０１よりも縦方向(Ｚ方向)上方に延在しており、このゲート電極領域２０１,２０２上に、上記層間絶縁膜１００１を形成している。この層間絶縁膜１００１に、コンタクトホール１００３を形成しており、ゲート電極２０１Ａ,２０２Ａを、コンタクトホール１００３を経由して、層間絶縁膜１００１上に形成されたゲートコンタクト７０１,７０２に接続している。
【００６４】
この第１実施形態のトランジスタは、ゲート幅Ｗが基板表面に対して垂直方向であるので、ゲート幅Ｗを大きくしても基板表面の占有面積はかわらず、集積度、高速応答性に優れている。
【００６５】
また、上記ゲート電極領域２０１,２０２の大部分が単結晶半導体基板の表面よりも下方にあるので、基板表面よりも上部にゲート電極を設けるよりも、基板上方の膜厚および落差を減らすことができ、製膜ばらつきによる歩留まり低下を抑制することができる。
【００６６】
さらに、上記ゲート電極２０１Ａ,２０２Ａのように容易にダブルゲート電極構造とすることができ、チャネル領域５０１に対するゲート電圧の制御性を高めて、チャネル領域５０１に対するドレイン電圧の影響を相対的に低減し、素子の微細化を妨げる種々の短チャネル効果を抑制することができ、駆動能力を向上できる。
【００６７】
また、上記素子分離領域２１０１は、ソース領域３０１,ドレイン領域４０１およびゲート電極領域２０１,２０２のいずれよりも深くまで形成されているため、素子間の短絡の発生を効果的に抑制することができる。例えば、ソース領域３０１,ドレイン領域４０１およびゲート電極領域２０１,２０２は、１μｍの深さに対して素子分離領域は１.４μｍの深さに形成している。
【００６８】
また、上記ゲート電極領域２０１,２０２の一部が素子分離領域２１０１と接することにより、ゲート電極領域２０１,２０２の接合容量を低減することが可能となり、低消費電力化と高速動作が可能となる。
【００６９】
また、上記ゲート電極領域２０１,２０２によって、素子領域２１１１がソース領域３０１側とドレイン領域４０１側に分断されているので、特にソース領域３０１とドレイン領域４０１を画定する手間が省ける。
【００７０】
さらに、上記ソース領域３０１,ドレイン領域４０１に対するゲート電極２０１Ａ,２０２Ａのアライメントは、チャネル領域５０１がソース領域３０１,ドレイン領域４０１に接する範囲でアライメントずれが許されるため、製造が容易で歩留まりもよく生産性に優れている。
【００７１】
また、ソースコンタクト８０１,ドレインコンタクト９０１およびゲートコンタクト７０１,７０２に関しても、直接ソース領域３０１,ドレイン領域４０１およびゲート電極２０１Ａ,２０２Ａにコンタクトを落とすことができる。したがって、従来技術と異なり、ゲート電極領域から配線を介して別の領域にコンタクトを設ける必要がなく、さらに製造が容易で歩留まりもよく生産性を向上できる。
【００７２】
また、上記ゲート電極領域が他の領域と接するゲート界面はほぼ平面であり、ゲート界面に対して結晶方位が揃っている。したがって、この第１実施形態によれば、ゲート電極が活性層を跨ぐような形状のトランジスタに見られる曲率の小さい部位で発生する局所的な電界集中や結晶方位依存性による局所的な空乏化や反転による特性劣化を抑制することができるので、高性能なトランジスタを実現することができる。
【００７３】
なお、この第１実施形態のトランジスタは、ゲート絶縁膜６０１,６０２を介してチャネル領域５０１に対向するゲート電極２０１Ａ,２０２Ａの面が［１１１］面に平行であるほうが望ましく、その場合、加工するときに容易に加工でき、さらに、エピタキシャル成長が行いやすくなる。
【００７４】
また、この第１実施形態のトランジスタは、ゲート絶縁膜６０１,６０２を介してチャネル領域５０１に対向するゲート電極領域２０１,２０２の面が単結晶半導体基板の［１００］面に垂直になるようにして、そのチャネル電流の方向を基板結晶方位の［１００］面に平行にするほうが電子の移動度が大きくなるので望ましい。この第１実施形態のトランジスタは、エピタキシャル成長法を用いずとも製造可能であるから、安価で高性能なトランジスタが得られる。
【００７５】
（第２実施形態）
図５はこの発明の第２実施形態の半導体装置としてのトランジスタの模式的な立体斜視図であり、図６この半導体装置としてのトランジスタの主要部分の平面図であり、図７は図６のVII−VII線から見た断面図であり、図８は図６のVIII−VIII線から見た断面図である。なお、この第２実施形態のトランジスタは、上部ゲート電極およびゲートコンタクトを除いて第１実施形態のトランジスタと同一の構成をしており、同一構成部は同一参照番号を付して説明を省略する。また、この第２実施形態のトランジスタでは、素子分離領域は第１実施形態のトランジスタと同じであるので、図５〜図８では省いている。
【００７６】
この第２実施形態のトランジスタでは、第１実施形態のトランジスタの構成にさらにゲート電極２０１Ａ,２０２Ａをつなぐようにチャネル領域５０１の上方にも上部ゲート電極２０３を有する。上記上部ゲート電極２０３を層間絶縁膜１００１上に形成されたゲートコンタクト７０３に接続している。上記上部ゲート電極２０３によって、ゲート電極２０１Ａ,２０２Ａおよび上部ゲート電極２０３は互いに電気的に接続された状態となるので、ゲート電極用のコンタクトは１つでよくなり、コンタクトを形成する工程での信頼性の向上が可能となる。また、上記上部ゲート電極２０３によって、実効的なゲート幅を大きくでき、さらに駆動能力を向上することが可能となる。
【００７７】
また、この第２実施形態では、ゲート電極２０１Ａ,２０２Ａおよび上部ゲート電極２０３は互いに電気的に接続された状態にしたが、必要に応じて電気的に切り離しておいて、別個に駆動可能にしておくことも可能である。
【００７８】
（第３実施形態）
この発明の第３実施形態のトランジスタは、第１,第２実施形態のトランジスタにおいてゲート電極２０１Ａ,２０２Ａの間を十分に狭め、動作状態においてチャネル領域５０１を完全に空乏化することを可能としたものである。
【００７９】
「ＣＭＯＳ集積回路(榎本忠儀著、培風館、１９９８年発行)」によれば、空乏層では、空乏層幅をＸd(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘電率をεsi、真空の誘電率をε0(Ｆ/ｃｍ)、単位電荷をｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮA(個/ｃｍ2)とすれば、空乏層幅Ｘdは次式(１)で表される。
【００８０】
Ｘd＝(２φsεsiε0／ｑＮA)1/2 ……… (１)
この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最大のＸdmaxになり、
そのときの表面電位φsは、ゲート電圧をＶG(Ｖ)とし、単位面積当りのゲート絶縁膜容量をＣ0(Ｆ/ｃｍ2)とすれば、次式(２)で表される。
【００８１】
φs＝ＶG＋ＶC−(２ＶGＶC＋ＶC 2)1/2 ……… (２)
ただし、ここで、ＶC＝εsiε0ｑＮA／Ｃ0 2 である。したがって、ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは、互いの影響を考えない概算によれば、次式(３)を満たすようにする。
【００８２】
Ｄ/２≦Ｘdmax ……… (３)
したがって、通常、用いられる範囲の条件では、ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは、０.３μｍ以下が好ましく、この実施の形態では０.１μｍとしている。
【００８３】
このトランジスタの構造により、ドレイン電圧破壊電圧を高め、動作電圧の高速化が可能となる。また、ＳＯＩ基板等を用いた従来の完全空乏化のＭＯＳトランジスタのような下地酸化膜へのホットエレクトロン注入等の欠点も解決することができる。また、上記ゲート電極２０１Ａとゲート電極２０２Ａとの間隔Ｄは極端に小さくするとチャネル抵抗が増大するので、反転層よりも厚くするのが望ましく、１ｎｍ以上を確保することが望ましい。
【００８４】
（第４実施形態）
図９この発明の第４実施形態の半導体装置としてのトランジスタの主要部分の平面図である。図９中で素子分離領域は省いている。
【００８５】
この第４実施形態のトランジスタは、ゲート絶縁膜の厚さが局所的に厚い。例えばゲート絶縁膜６４１,６４２の領域のうちソース領域３４１,ドレイン領域４４１と接する領域のゲート絶縁膜を厚くしている。すなわち、上記第２導電型のチャネル領域５４１に接するゲート絶縁膜６４１,６４２の部分の厚さをＴoxとし、第１導電型のソース領域３４１および第１導電型のドレイン領域４４１と接するゲート絶縁膜６４１,６４２の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすようにする。そうすることによって、接合容量を低減することができ、動作速度の向上および低消費電力化がより一層可能となる。
【００８６】
この第４実施形態のトランジスタの構造は、言うまでもなく通常のバルク基板以外のＳＯＩ基板などにも適用できる。また、単結晶半導体基板の表面とは球状のシリコン粒の表面のような曲面も含まれる。
【００８７】
また、上記単結晶半導体基板としてＳＯＩ基板を用いた場合には、ゲート電極２４１Ａ,２４２Ａの基板表面に垂直な方向(Ｚ方向)におけるゲート幅Ｗは、ＳＯＩ基板の絶縁膜までの長さとする。すなわち、ゲート幅Ｗは、ゲート電極２４１Ａ,２４２Ａとも正確に揃えることができる。また、チャネル領域を電気的に単結晶半導体基板と分離できるので、より完全空乏化の効果を増大することができる。例えば、ＳＯＩ基板の表面から１μｍの深さにシリコン酸化層のあるＳＯＩ基板を用いて、ゲート幅Ｗが略１μｍの複数のトランジスタをほとんどばらつきなく作成することができる。
【００８８】
（第５実施形態）
図１０はこの発明の第５実施形態の半導体装置としてのトランジスタの主要部分の断面図を示している。この図１０は、第１実施形態における図３に相当し、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１に対して垂直なＺ−Ｘ平面における断面図である。この第５実施形態のトランジスタでは、図１０中では、第１実施形態の図３の素子分離領域は省いている。なお、図中の矢線は説明のためのもので電流の様子を示している。この第５実施形態のトランジスタでは、素材となる単結晶半導体基板として球状のシリコン粒を用いた点が、前述の第１実施形態と異なる。したがって、この第５実施形態では、前述の第１実施形態と異なる点を説明する。
【００８９】
上記球状のシリコン粒の表面のような曲面上では、従来の表面チャネル型のＭＯＳトランジスタを用いると、図２４に示すように、チャネル領域が直線からずれるので平面基板を用いたときより特性が劣るといった問題があった。図２４に示すように、チャネル領域９が直線からずれる。図２４において、１は層間絶縁膜、２,３,４はコンタクトホール、５はゲート電極、７はゲート絶縁膜、６はソース、８はドレインである。
【００９０】
これに対して、この第５実施形態による埋め込み型ＭＯＳトランジスタの構造によれば、図１０に示すように、ソース領域３５１,ドレイン領域４５１が、縦方向(Ｚ方向)すなわち前述の平面１０１に垂直な方向に延在している。なお、図１０において、１０５１は層間絶縁膜、８５１はソースコンタクト、９５１ドレインコンタクトである。
【００９１】
したがって、チャネル領域５５１も縦方向に延在している。したがって、このチャネル領域５５１は、そのほとんどの部分が、上記球状のシリコン粒の表面５５５よりも内部の部分となる。このため、球状のシリコン粒を用いていても、従来のようなチャネル領域の湾曲(電流経路の湾曲)がほとんどなくなり、特性の劣化はほとんど起らない。
【００９２】
また、単結晶半導体基板として球状のシリコン粒を採用した場合には、平板状の単結晶半導体基板を採用した場合に比べて、体積当りの表面積の割合が大きくなり、また、３次元的に積み重ねることも可能になるので、集積度をさらに向上できる。
【００９３】
（第６実施形態）
次に、この発明の第６実施形態の半導体装置としてのトランジスタの製造方法について、図１１〜図１９を参照しながら説明する。
【００９４】
図１１〜図１３は素子分離領域を形成した後、ゲート電極２０１Ａ,２０２Ａを形成する領域を開口した時点の概略図で、図１１は上記トランジスタの平面を示し、図１２は図１１のXII−XII線から見た断面を示し、図１３は図１１のXIII−XIII線から見た断面を示している。図１４〜図１９は図１３と同じ断面での製造工程を説明するための図である。
【００９５】
まず、単結晶半導体基板としてのシリコン基板上に素子分離領域２１６１(図１１に示す)となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する(第１の開口工程)。
【００９６】
次に、上記第１の開口部を例えば酸化シリコンを堆積することによって埋め込む(絶縁体形成工程)。この第１の開口部の深さは任意に行うことができるが、作成しようとするトランジスタのゲート幅Ｗより深く掘り込むのが望ましい。例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.６μｍ掘り込んでいる。
【００９７】
なお、上記第１の開口部を埋める酸化シリコンの代わりに、熱酸化膜を形成してもよいが、発生応力の少ない堆積法を用いるほうが好ましい。また、絶縁体であれば、酸化シリコンに限らず酸窒化物、酸化物と窒化物の積層膜、金属酸化物等の電気絶縁性の物質であればよく、堆積法のほか、スパッタなど様々の方法を用いて、様々な材質を用いることができる。また、素子分離領域の幅はトンネル電流が流れない以上の厚さをもつことが望ましく約５ｎｍ以上の幅を有することが好ましい。また、逆に必要以上に素子分離領域の幅が大きくても集積度が低下するので、できるだけ小さくするのが望ましい。この第６実施形態では０.２μｍとした。これは、用いた製造装置の加工限界の値である。
【００９８】
そして、上記第１の開口部を埋め込んだ後、シリコン基板上に堆積した余分な酸化シリコンを除去する。
【００９９】
次に、図１２に示すように、ソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部２３６１,２４６１を開口する(第２の開口工程)。
【０１００】
その後、第２の開口部２３６１,２４６１に例えばポリシリコンを堆積することによって埋め込む(第１の埋め込み工程)。
【０１０１】
上記第２の開口部２３６１,２４６１の深さは、作成しようとするトランジスタのゲート幅Ｗによる。ただし、酸化工程等の後工程による表面の変動を考慮する必要があり、例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.２μｍ掘り込んでいる。また、上記第２の開口部２３６１,２４６１は、用いた製造装置の加工限界の０.２μｍ角の大きさとしている。また、上記第２の開口部２３６１,２４６１を埋めるポリシリコンは、アンドープとして後工程でイオン注入等によってＮ型またはＰ型にドープしてもよいが、ドープしたポリシリコンを用いるほうが、工程がより簡単になり、開口部を深くしても均一な濃度になるので望ましい。なお、ドープするときの導電型は、通常、チャネル領域の導電型と反対の導電型である。
【０１０２】
上記ポリシリコンを堆積して第２の開口部２３６１,２４６１を埋め込んだ後、シリコン基板上に堆積したポリシリコンをエッチバックにより除去する(第１のエッチバック工程)。そうして、第２の開口部２３６１,２４６１内にソース領域,ドレイン領域を形成する。
【０１０３】
そして、図１３に示すように、ゲート電極となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部２２６１,２２６２を開口する(第３の開口工程)。上記第３の開口部２２６１,２２６２の深さは、任意に行うことができるが、作成しようとするトランジスタのゲート幅Ｗより深く掘り込むのが望ましい。例えば、必要に応じて１０ｎｍ〜１ｍｍ程度の範囲で作成する。この第６実施形態では約１.０μｍ掘り込んでいる。また、開口部は用いた装置の加工限界の０.２μｍ角の大きさとしている。
【０１０４】
対向するゲート電極の間隔をフォトリソグラフィーによる限界以上に狭める場合は、図１４に示すように、第３の開口部２２６１,２２６２の内壁を酸化して酸化膜１１６１を形成した後、図１５に示すように、酸化膜１１６１を例えばＨＦなどで除去することにより拡大した第３の開口部２２６１a,２２６２aを得る(酸化膜除去工程)。このようにして、最小加工寸法Ｆ以下のゲート電極間の間隔Ｄを得る。
【０１０５】
この第６実施形態では、０.２μｍの初期の開口部および０.２μｍのゲート電極間の初期の間隔Ｄに対して第３の開口部を拡大して０.３μｍおよびゲート電極間の間隔Ｄを０.１μｍとした。また、酸化膜厚の制御は、フォトリソグラフィーのアライメント精度に比べてはるかに精度がよいので、従来の方法に比べてゲート電極間の間隔は精度よく再現できる。また、一旦酸化したのち酸化膜を除去することによって、エッチングによるダメージの除去を行うことができる。
【０１０６】
次に、図１６に示すように、再度、拡大した第３の開口部２２６１a,２２６２aの内壁を酸化してゲート絶縁膜６６１,６６２を形成する(ゲート絶縁膜形成工程)。上記ゲート絶縁膜６６１,６６２は、酸化による酸化膜以外にも、例えば開口部を窒化することにより形成された窒化膜を用いてもよく、酸窒化膜、酸化膜と窒化膜の積層膜、金属酸化膜等の電気絶縁性の物質であればよく、その他堆積、スパッタなど様々の方法を用いて、様々な材質を用いることができる。この第６実施形態では、Ｎ2Ｏ酸化とＨＣl酸化を併用して４ｎｍのゲート絶縁膜を作成している。
【０１０７】
次に、図１７に示すように、内壁にゲート絶縁膜６６１,６６２が形成された第３の開口部２２６１a,２２６２aに例えばポリシリコン１２６１を堆積することによって埋め込む(第２の埋め込み工程)。上記第３の開口部２２６１a,２２６２aを埋めるポリシリコンは、アンドープとして後工程でイオン注入等によってＮ型またはＰ型にドープしてもよいが、ドープしたポリシリコンを用いるほうが、工程がより簡単になり開口部を深くしても均一な濃度になり望ましい。なお、ドープするときの導電型は通常、チャネル領域の導電型と反対の導電型である。
【０１０８】
次に、デポした後、図１８に示すように、シリコン基板上に堆積したポリシリコンをエッチバックにより除去する(第２のエッチバック工程)。そうして、上記第３の開口部２２６１a,２２６２a内にゲート電極２６１,２６２を形成する。
【０１０９】
次に、図１９に示すように、シリコン基板上に層間絶縁膜１０６１を形成した後、通常の方法によってそれぞれゲート電極２６１,２６２とソース電極とドレイン電極の取り出し口となる開口部を形成し、金属等の導電体を埋め込んで、図２に示すように、それぞれゲートコンタクト７０１,７０２、ソースコンタクト８０１およびドレインコンタクト９０１を形成して工程を完了する。
【０１１０】
このようにして、ゲート長Ｌが約０.２μｍ、ゲート幅が約１.０μｍ、ゲート電極２６１,２６２の間隔Ｄが約０.１μｍの完全空乏化ダブルゲート電極型トランジスタを得る。
【０１１１】
この第６実施形態のトランジスタの製造方法によれば、エピタキシャル成長法を用いることなく、極めて簡単な工程でシリコン基板表面に平行な平面内に、ゲート電極２６１,２６２とチャネル領域とソース領域およびドレイン領域が存在する構造を形成することが可能となる。
【０１１２】
また、上記酸化膜除去工程において、第３の開口部２２６１,２２６２の内壁を酸化した後、酸化膜を除去することによって、エッチングによるダメージを除去できると共に、２つのゲート電極２０１Ａ,２０２Ａの間隔Ｄを最小加工寸法Ｆよりも小さくすることができる。
【０１１３】
また、上記絶縁体形成工程において、酸化シリコンまたは窒化シリコンを堆積することによって、素子分離領域を従来の半導体ＣＶＤ装置で作成できると共に、堆積物で第１の開口部を埋め込むので、内壁を熱酸化等の方法で絶縁化するよりも応力が少なく、素子特性を劣化させる恐れが無く、ばらつきが少ない。したがって、低コストで製造でき、歩留まりと信頼性を向上できる。
【０１１４】
上記第１の埋め込み工程または上記第２の埋め込み工程において開口部にポリシリコンによって埋め込まれるので、必ずしもエピタキシャル成長法を用いる必要がなく、従来のＬＳＩ製造工程で用いられるシリコンＣＶＤ装置等を用いて製造することが可能である。したがって、新たな設備導入を減らすことができる。
【０１１５】
（第７実施形態）
次に、この発明の第７実施形態の半導体装置の製造方法として、ゲート電極領域の形成方法に注目したトランジスタの製造方法について説明する。
【０１１６】
図２０は上記トランジスタの平面図であり、図２１は図２０のXXI−XXI線から見た断面図であり、図２２は図２０のXXII−XXII線から見た断面図である。なお、素子分離領域は図示していない。また、ゲート絶縁膜６７１,６７２,６７３、絶縁膜６７４は、同時に形成される絶縁膜である。
【０１１７】
まず、第６実施形態のトランジスタの製造方法と同様の方法で、図１７に示すように、ゲート電極領域となる第３の開口部に例えばポリシリコンを堆積して埋め込む工程まで行う。
【０１１８】
次に、フォトリソグラフィーと異方性エッチングによって、図２０〜図２２に示すように、基板上部に堆積したポリシリコンをエッチバックにより除去しつつ、チャネル領域５７１を挟んで互いに対向するゲート電極領域２７１,２７２をチャネル領域５７１上でつなぐようにポリシリコンを残し、上部ゲート電極２７３を形成する。
【０１１９】
次に、層間絶縁膜を形成した後、通常の方法によってそれぞれゲート電極,ソース電極およびドレイン電極の取り出し口となる開口部を形成し、金属等の導電体を埋め込んで、図５〜図８に示すように、それぞれゲートコンタクト７０３とソースコンタクト８０１およびドレインコンタクト９０１を形成して、工程を完了する。
【０１２０】
この第７実施形態のトランジスタの製造方法によれば、エピタキシャル成長法を用いることなく、極めて簡単な工程で基板表面に平行な平面内に、ゲート電極２７１Ａ,２７２Ａとチャネル領域５７１とソース領域３７１およびドレイン領域４７１が存在する構造を形成することが可能となる。
【０１２１】
また、上部ゲート電極２７３によって、ゲート電極２７１Ａ,２７２Ａどうしは電気的に接続されるので、ゲート電極用の取り出し口となる開口部は１つで済む。
【０１２２】
（第８実施形態）
次に、この発明の第８実施形態の半導体装置の製造方法として、素子分離領域の形成方法に注目したトランジスタの製造方法について説明する。
【０１２３】
図２３は上記トランジスタの平面図であり、第６実施形態のトランジスタの製造方法における図１１に対応している。
【０１２４】
図２３において、２８１,２８２はゲート電極領域、２８１Ａ,２８２Ａはゲート電極、３８１はソース領域、４８１はドレイン領域、５８１はチャネル領域、６８１,６８２はゲート絶縁膜、２２８１は窒化シリコン膜、２１８１は素子分離領域である。
【０１２５】
まず、シリコン基板の素子分離領域２１８１となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を開口する(第１の開口工程)。
【０１２６】
その後、上記第１の開口部に例えば酸化シリコンを堆積する前に、第１の開口部の内壁に窒化シリコン膜２２８１を形成する。または、第１の開口部全体を窒化シリコンで埋め込んでもよい。すなわち、窒化シリコンで素子分離領域全体を形成してもよい。
【０１２７】
この後、第６実施形態または第７実施形態のトランジスタの製造方法と同様の工程でトランジスタを完成する。
【０１２８】
この第８実施形態のトランジスタの製造方法では、窒化シリコンはフッ化水素水溶液に対して耐性を有するので、チャネル領域と反対側へ開口部が拡大して、必要以上にゲート電極領域２８１,２８２が拡大するのを防ぐことができる。また、素子分離領域がフッ化水素水溶液に侵されることを防ぐことができる。したがって、この第８実施形態のトランジスタの製造方法は、ゲート電極２６１,２６２を形成する領域にフォトリソグラフィーと異方性エッチングによって第３の開口を開口する工程や、対向するゲート電極間の間隔をフォトリソグラフィーによる限界以上に狭める場合に、第３の開口部の内壁を酸化して酸化膜を形成した後、酸化膜を例えばフッ化水素水溶液などで除去することにより拡大した開口部を得る工程において特に有効である。
【０１２９】
また、上記第３の開口部を開口する第３の開口工程においても、酸化シリコンまたは窒化シリコンに対するレートの低いシリコンエッチングを用いれば、一般にアライメント精度のほうが最小加工寸法より小さいので、フォトリソグラフィーによる限界以下の大きさの開口部を開口することができる。ただし、後でフッ化水素水溶液を用いて拡大した開口部を得る酸化膜除去工程を行う場合には、窒化シリコンが残るようにする。
【０１３０】
したがって、この第８実施形態のトランジスタの製造方法では、ゲート電極容量、接合容量を低減することが可能であり、低消費、高速動作が可能となる。
【０１３１】
なお、以上に述べた第１〜第８実施形態のトランジスタの製造方法は、単結晶半導体基板として通常のＳi基板はもちろんＳＯＩ基板や球状半導体、または、Ｓi以外のＧeやＧaＡsなどの半導体基板を用いることもできる。また、一般に、フォトリソグラフィーを用いることによる微細加工寸法の限界以下の構造を形成する方法として利用することができる。
【０１３２】
また、ソース領域,ドレイン領域,ゲート電極領域にエピタキシャル成長法を用いることもできるが、ポリシリコンデポジションやタングステンＣＶＤなどの堆積法を用いるほうが、はるかに製造が容易で生産性を向上できる。
【０１３３】
この発明の半導体装置としてのトランジスタを集積回路に適用することによって、占有面積の小さいトランジスタを用いて作製されるので、高集積化が可能となる。また、占有面積を拡大せずに縦方向(基板の厚み方向)にゲート幅を大きくすることが可能であるので、容易に高速化が可能な集積回路を実現することができる。
【０１３４】
また、この発明の半導体装置としてのトランジスタを用いた集積回路を半導体システムに適用することによって、集積度が高く、高速化も容易な集積回路を用いて構築されるので、小型で高速動作が可能な半導体システムを実現することができる。
【０１３５】
【発明の効果】
以上より明らかなように、この発明の半導体装置およびその製造方法によれば、埋め込み型トランジスタにおいて、ダブルゲート電極構造とその対をなすゲート電極の対向関係を精度よく作ることが容易にでき、さらにはフォトリソグラフィーの能力で決定される最小加工寸法によらずゲート電極の微細化を可能にし、全面空乏化が可能な程度にまでゲート電極の間隔を狭めることができる。また、埋め込み型トランジスタの特性向上を可能にさせる効果がある。また、それに適した素子分離構造によって、寄生容量を低減することができる。
【０１３６】
また、この発明の集積回路は、占有面積の小さい上記半導体装置を用いることによって、高集積化と高速化も図ることができる。
【０１３７】
また、この発明の半導体システムは、集積度が高く高速化も容易な上記集積回路を用いることによって、小型で高速動作が可能な半導体システムを実現することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の半導体装置としてのトランジスタの模式的な立体斜視図である。
【図２】 図２は上記トランジスタの主要部分の平面図であり、図３は図２のIII−III線から見た断面図であり、図４は図２のIII−III線から見た断面図である。
【図３】 図３は図２のIII−III線から見た断面図である。
【図４】 図４は図２のIV−IV線から見た断面図である。
【図５】 図５はこの発明の第２実施形態の半導体装置としてのトランジスタの模式的な立体斜視図である。
【図６】 図６上記トランジスタの主要部分の平面図である。
【図７】 図７は図６のVII−VII線から見た断面図である。
【図８】 図８は図６のVIII−VIII線から見た断面図である。
【図９】 図９はこの発明の第４実施形態の半導体装置としてのトランジスタの主要部分の平面図である。
【図１０】 図１０はこの発明の第５実施形態の半導体装置としてのトランジスタの主要部分の断面図である。
【図１１】 図１１はこの発明の第６実施形態の半導体装置としてのトランジスタの主要部分の平面図である。
【図１２】 図１２は図１１のXII−XII線から見た断面図である。
【図１３】 図１３は図１１のXIII−XIII線から見た断面図である。
【図１４】 図１４は図１３と同じ断面での工程を説明するための断面図である。
【図１５】 図１５は図１４に続く工程を説明するための断面図である。
【図１６】 図１６は図１５に続く工程を説明するための断面図である。
【図１７】 図１７は図１６に続く工程を説明するための断面図である。
【図１８】 図１８は図１７に続く工程を説明するための断面図である。
【図１９】 図１９は図１８に続く工程を説明するための断面図である。
【図２０】 図２０はこの発明の第７実施形態の半導体装置としてのトランジスタの製造方法を説明するための平面図である。
【図２１】 図２１は図２０のXXI−XXI線から見た断面図である。
【図２２】 図２２は図２０のXXII−XXII線から見た断面図である。
【図２３】 図２３はこの発明の第８実施形態の半導体装置としてのトランジスタの製造方法を説明するための平面図である。
【図２４】 図２４は従来の半導体装置の構造を説明するための模式断面図である。
【図２５】 図２５は従来の半導体装置の構造を説明するための模式断面図である。
【符号の説明】
１００,１０１…平面、
２０１,２０２,２７１,２７２,２８１,２８２…ゲート電極領域、
２０１Ａ,２０２Ａ,２７１Ａ,２７２Ａ,２８１Ａ,２８２Ａ…ゲート電極、
２０３…上部ゲート電極、
２２６１,２２６２…第２の開口部、
２３６１,２４６１…第３の開口部、
２２６１a,２２６２a…拡大された第３の開口部、
３０１,３４１,３５１,３６１,３７１,３８１…ソース領域、
４０１,４４１,４５１,４６１,４７１,４８１…ドレイン領域、
５０１,５４１,５５１,５７１,５８１…チャネル領域、
６０１,６０２,６０３,６４１,６４２,６６１,６６２,６７１,６７２,６７３,６８１,６８２…ゲート絶縁膜、
６７４…絶縁膜、
７０１,７０２,７０３…ゲートコンタクト、
８０１,８５１…ソースコンタクト、
９０１,９５１…ドレインコンタクト、
１００１,１０５１,１０６１…層間絶縁膜、
１００２,１００３…コンタクトホール、
１１６１…酸化膜、
１２６１…ポリシリコン、
２１０１,２１６１,２１８１…素子分離領域、
２１１１…素子領域、
２２８１…窒化シリコン。
Claims (22)
- 第１導電型のソース領域と、第１導電型のドレイン領域と、上記第１導電型のソース領域,ドレイン領域間に形成された第２導電型のチャネル領域と、ゲート絶縁膜とゲート電極からなるゲート電極領域とが単結晶半導体基板の表面に平行な面内にある半導体装置であって、
上記ゲート電極領域の上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向しており、
上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記ゲート電極領域の大部分は、上記単結晶半導体基板の表面よりも下方にあることを特徴とする半導体装置。 - 互いに接することなく形成された第１導電型のソース領域および第１導電型のドレイン領域と、
上記第１導電型のソース領域,ドレイン領域と間に、上記第１導電型のソース領域,ドレイン領域に接するように形成された第２導電型のチャネル領域と、
ゲート絶縁膜とゲート電極からなり、上記ゲート電極が上記第２導電型のチャネル領域に上記ゲート絶縁膜を介して対向するゲート電極領域とを有する単結晶半導体基板を備えた半導体装置であって、
上記ゲート電極領域は、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であり、
上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域および上記ゲート電極領域は、素子分離領域で囲まれた素子領域内にあり、
上記第１導電型のソース領域,ドレイン領域と上記第２導電型のチャネル領域と上記ゲート電極領域および上記素子分離領域は、上記単結晶半導体基板の表面に平行な面内にあると共に、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしており、
上記チャネル領域に接する上記ゲート絶縁膜の部分の厚さをＴoxとし、上記ソース領域および上記ドレイン領域と接する上記ゲート絶縁膜の部分の厚さをＴsdとするとき、
Ｔox ＜ Ｔsd
の条件を満たすことを特徴とする半導体装置。 - 請求項１乃至３のいずれか１つに記載の半導体装置において、
上記素子分離領域は、上記第１導電型のソース領域,ドレイン領域および上記ゲート電極領域のいずれの領域よりも、上記単結晶半導体基板の表面から深くまで形成されていることを特徴とする半導体装置。 - 請求項１乃至４のいずれか１つに記載の半導体装置において、
上記ゲート電極領域は上記素子分離領域と接していることを特徴とする半導体装置。 - 請求項１乃至５のいずれか１つに記載の半導体装置において、
上記単結晶半導体基板はＳＯＩ基板であることを特徴とする半導体装置。 - 請求項１乃至６のいずれか１つに記載の半導体装置において、
上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１１１］面に平行であるかまたは略平行であることを特徴とする半導体装置。 - 請求項１乃至６のいずれか１つに記載の半導体装置において、
上記ゲート絶縁膜を介して上記チャネル領域に対向する上記ゲート電極領域の面が上記単結晶半導体基板の［１００］面に垂直であるかまたは略垂直であることを特徴とする半導体装置。 - 請求項３に記載の半導体装置において、
上記単結晶半導体基板は、上記第２導電型のチャネル領域にゲート絶縁膜を介して対向する第３のゲート電極を有し、
上記第３のゲート電極と上記第２導電型のチャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にあることを特徴とする半導体装置。 - 請求項１乃至９のいずれか１つに記載の半導体装置において、
上記チャネル領域に対向する上記ゲート電極領域が複数あるとき、その複数のゲート電極領域のゲート電極が互いに電気的に接続されていることを特徴とする半導体装置。 - 請求項１乃至１０のいずれか１つに記載の半導体装置において、
上記ゲート電極領域が、上記第２導電型のチャネル領域を挟んで互いに対向する２つのゲート電極領域であるとき、対向する上記２つのゲート電極領域のゲート電極の間隔が０.３μｍ以下であることを特徴とする半導体装置。 - 請求項１乃至１１のいずれか１つに記載の半導体装置において、
上記素子分離領域の大部分は堆積物で形成されていることを特徴とする半導体装置。 - 請求項１乃至１１のいずれか１つに記載の半導体装置において、
上記素子分離領域の少なくとも上記素子領域側がシリコン窒化膜からなることを特徴とする半導体装置。 - 請求項１乃至５のいずれか１つまたは請求項７乃至１３のいずれか１つに記載の半導体装置において、
上記単結晶半導体基板として球状の半導体単結晶粒を用いたことを特徴とする半導体装置。 - 請求項１乃至１４のいずれか１つに記載の半導体装置を用いたことを特徴とする集積回路。
- 請求項１５に記載の集積回路を用いたことを特徴とする半導体システム。
- 請求項１乃至１４のいずれか１つに記載の半導体装置の製造方法であって、
単結晶半導体基板の素子分離領域となる領域にフォトリソグラフィーと異方性エッチングによって第１の開口部を形成する第１の開口工程と、
上記第１の開口部の内側に絶縁体を形成する絶縁体形成工程と、
上記単結晶半導体基板のソース領域,ドレイン領域となる領域にフォトリソグラフィーと異方性エッチングによって第２の開口部を形成する第２の開口工程と、
上記第２の開口部を半導体または導体を堆積することによって埋め込む第１の埋め込み工程と、
上記第１の埋め込み工程の後、上記単結晶半導体基板に堆積した上記半導体または導体をエッチバックして、上記第２の開口部に上記ソース領域,ドレイン領域を形成する第１のエッチバック工程と、
上記単結晶半導体基板のゲート電極領域となる領域にフォトリソグラフィーと異方性エッチングによって第３の開口部を形成する第３の開口工程と、
上記第３の開口部の内壁にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜形成工程の後、上記第３の開口部を半導体または導体を堆積することによって埋め込む第２の埋め込み工程と、
上記第２の埋め込み工程の後、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックして、上記第３の開口部にゲート電極を形成する第２のエッチバック工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１７に記載の半導体装置の製造方法において、
上記第３の開口工程の後、上記第３の開口部の内壁を酸化することにより酸化膜を形成した後にその酸化膜を除去する酸化膜除去工程を有することを特徴とする半導体装置の製造方法。 - 請求項１７または１８に記載の半導体装置の製造方法において、
上記絶縁体形成工程では、酸化シリコンまたは窒化シリコンを堆積することを特徴とする半導体装置の製造方法。 - 請求項１７または１８に記載の半導体装置の製造方法において、
上記絶縁体形成工程では、少なくとも窒化シリコンを堆積することを特徴とする半導体装置の製造方法。 - 請求項１７乃至２０のいずれか１つに記載の半導体装置の製造方法において、
上記第３の開口工程において、上記単結晶半導体基板のチャネル領域となる領域を挟んで互いに対向する２つのゲート電極領域となる領域に上記第３の開口部を形成すると共に、
上記第２のエッチバック工程において、上記単結晶半導体基板上に堆積した上記半導体または導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで互い対向する上記２つのゲート電極領域のゲート電極を上記チャネル領域上でつなぐように上記半導体または導体を残すことによって、上部ゲート電極を形成することを特徴とする半導体装置の製造方法。 - 請求項１７乃至２１のいずれか１つに記載の半導体装置の製造方法において、
上記第１の埋め込み工程または上記第２の埋め込み工程において、少なくとも１つの開口部をポリシリコンによって埋め込むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293751A JP4870291B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置およびその製造方法および集積回路および半導体システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293751A JP4870291B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置およびその製造方法および集積回路および半導体システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003101013A JP2003101013A (ja) | 2003-04-04 |
| JP4870291B2 true JP4870291B2 (ja) | 2012-02-08 |
Family
ID=19115477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293751A Expired - Fee Related JP4870291B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体装置およびその製造方法および集積回路および半導体システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4870291B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5014566B2 (ja) * | 2003-06-04 | 2012-08-29 | 国立大学法人東北大学 | 半導体装置およびその製造方法 |
| JP4552908B2 (ja) * | 2006-07-26 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2008066562A (ja) * | 2006-09-08 | 2008-03-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008159972A (ja) * | 2006-12-26 | 2008-07-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009081397A (ja) * | 2007-09-27 | 2009-04-16 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009094352A (ja) * | 2007-10-10 | 2009-04-30 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界効果トランジスタ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489366A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Semiconductor device |
| JP2768719B2 (ja) * | 1988-11-21 | 1998-06-25 | 株式会社日立製作所 | 半導体装置及び半導体記憶装置 |
| JPH03177072A (ja) * | 1989-12-05 | 1991-08-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04276662A (ja) * | 1991-03-05 | 1992-10-01 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH05218415A (ja) * | 1992-01-31 | 1993-08-27 | Kawasaki Steel Corp | 半導体装置 |
| JPH06112480A (ja) * | 1992-09-25 | 1994-04-22 | Kawasaki Steel Corp | 半導体装置並びにその製造方法 |
| JPH06302819A (ja) * | 1993-04-16 | 1994-10-28 | Kawasaki Steel Corp | 半導体装置 |
| JP3252578B2 (ja) * | 1993-12-27 | 2002-02-04 | ソニー株式会社 | 平面型絶縁ゲート電界効果トランジスタの製法 |
| JPH08264764A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 半導体装置 |
| JP4384739B2 (ja) * | 1997-04-04 | 2009-12-16 | 聯華電子股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
| JPH11150265A (ja) * | 1997-11-17 | 1999-06-02 | Toshiba Corp | 半導体装置 |
| JP2002026312A (ja) * | 2000-07-06 | 2002-01-25 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JP2002118255A (ja) * | 2000-07-31 | 2002-04-19 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-09-26 JP JP2001293751A patent/JP4870291B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003101013A (ja) | 2003-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11075297B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US7700446B2 (en) | Virtual body-contacted trigate | |
| US7612416B2 (en) | Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same | |
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| KR100366965B1 (ko) | 소스-드레인 확산에 대해 자기 정렬된, 게이트를 통한 절연체 상 실리콘 상보형 모스 바디 콘택트 | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| US6337230B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20050035399A1 (en) | Semiconductor device | |
| WO2017133169A1 (zh) | 连接有负电容的多栅FinFET及其制造方法及电子设备 | |
| KR20010080503A (ko) | 전계 효과 제어 트랜지스터 및 그의 제조 방법 | |
| US11967626B2 (en) | Field effect transistors with gate fins and method of making the same | |
| US20220278209A1 (en) | High voltage field effect transistors with metal-insulator-semiconductor contacts and method of making the same | |
| JP4870291B2 (ja) | 半導体装置およびその製造方法および集積回路および半導体システム | |
| US20050196924A1 (en) | Semiconductor device and its manufacture method | |
| JP4870288B2 (ja) | 半導体装置およびその製造方法と集積回路と半導体システム | |
| JPH0945904A (ja) | 半導体装置およびその製造方法 | |
| JP2009081427A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH06334146A (ja) | 半導体装置 | |
| US6812522B2 (en) | Lateral type power MOS transistor having trench gate formed on silicon-on-insulator (SOI) substrate | |
| JP2633001B2 (ja) | 半導体装置およびその製造方法 | |
| JP2632995B2 (ja) | 半導体装置およびその製造方法 | |
| US12015084B2 (en) | Field effect transistors with gate fins and method of making the same | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JPH02105576A (ja) | 電界効果トランジスタ | |
| JP2001257346A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071026 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |