JP2009081397A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】オン抵抗が低く基板の表面積に対して集積率の高い半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板上に設けられた素子形成領域１０１に、第１のトレンチ１１２、第２のトレンチ１１３、第３のトレンチ１１４が設けられている。第１のトレンチ１１２および第２のトレンチ１１３の内部には金属が堆積されており、それぞれドレイン電極１０２およびソース電極１０３が形成されている。第３のトレンチ１１４の内部には、ゲート絶縁膜１０５を介してポリシリコンが堆積されており、ゲート電極１０４が形成されている。
【選択図】図２

Description

この発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＯＳ構造部が半導体基板に対して垂直方向に形成された３次元構造のＭＯＳＦＥＴに関する。
従来、基板上に平面的に形成される横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、基板上にシリコンを蒸着させたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が知られている。ＭＯＳＦＥＴやＴＦＴは、微細化の要求に伴って、ゲート長（以下、「Ｌ長」という）を小さくすることによって素子のピッチを小さくするとともに、ゲート幅（以下、「Ｗ長」という）を大きくすることによってより多くの電流が流せるように進化してきた。ここで、ゲート長は、ソース−ドレイン間でキャリアが移動する方向のゲート電極の長さであり、ゲート幅は、ゲート長に直交する方向のゲート電極の長さである。
しかし、素子の耐圧を確保する必要があるため、縮小できるＬ長には限界がある。また、平面構造のデバイスでは、拡大できるＷ長に限界がある。これに対して、ディスクリートタイプのＭＯＳＦＥＴでは、基板の上下にドレインとソースを形成して、基板に対して垂直に電流を流す縦型ＭＯＳＦＥＴが知られている。
また、トレンチ側壁にゲート電極を形成して、基板の上面からトレンチ底面に向けて電流を流すトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ）が知られている（たとえば、下記特許文献１参照）。図１６は、トレンチ横型パワーＭＯＳＦＥＴの断面構造を示す説明図である。図１６に示すように、トレンチ横型パワーＭＯＳＦＥＴ１６００は、ｐ型の半導体基板１６０１の表面領域に、ｎ型のウェル領域１６０２が設けられている。ウェル領域１６０２にはトレンチ１６０５が基板表面から形成されている。また、トレンチ１６０５の底部を囲むように、ドリフト領域となるｎ型の拡張ドレイン領域１６０３が形成されている。
トレンチ１６０５側の基板表面層には、高濃度のｎ型ドレイン領域１６０６が設けられている。また、ｎ型ドレイン領域１６０６と拡張ドレイン領域１６０３との間には、ｎ型のオフセット領域１６０８が設けられている。また、トレンチ１６０５を挟んでｎ型ドレイン領域１６０６の反対側には、チャネル領域となるｐ型のオフセット領域１６０４が拡張ドレイン領域１６０３に接して設けられている。オフセット領域１６０４の基板表面層には、高濃度のｎ型ソース領域１６０７がトレンチ１６０５に接して設けられている。
また、トレンチ１６０５において、オフセット領域１６０４に接する側の側壁には、ゲート絶縁膜となるゲート酸化膜１６１３とゲート電極となるゲートポリシリコン電極１６１１が設けられている。また、トレンチ１６０５において、ｎ型ドレイン領域１６０６に接する側の側壁には、フィールドプレート絶縁膜となるフィールドプレート酸化膜１６１４とフィールドプレート１６１２が設けられている。さらに、ゲートポリシリコン電極１６１１とフィールドプレート１６１２の間は、層間絶縁膜１６１５で埋められている。
トレンチ型ＭＯＳＦＥＴでは、通常のＭＯＳＦＥＴにおける長さ方向の構造は、基板に対して垂直に形成される。このため、トレンチ型ＭＯＳＦＥＴは、通常のＭＯＳＦＥＴと比較して素子のピッチを小さくすることができるので、素子全体のＷ長を大きくすることができる。また、素子に流せる電流はＷ長に比例するため、トレンチ横型ＭＯＳＦＥＴでは、オン抵抗を小さくすることができる。
ここで、基板の内部方向にＷ長を伸ばす構造で素子を形成できるならば、素子全体のＷ長を著しく長くして、オン抵抗の低いデバイスを形成することができる。この考えに基づいて開発されたのが、ＦｉｎゲートＭＯＳＦＥＴなどの３次元構造のＭＯＳＦＥＴである（たとえば、下記特許文献２〜４参照）。
たとえば２０Ｖ級のデバイスの場合、プレーナ型のＤＭＯＳＦＥＴのピッチは４μｍであり、トレンチ横型パワーＭＯＳＦＥＴのピッチは２．５μｍとなる。一方、３次元構造のＭＯＳＦＥＴでは、基板表面の２次元方向をＸ方向およびＹ方向、基板内部方向をＺ方向とすると、Ｘ方向のピッチはプレーナ型と同じ４μｍであり、Ｙ方向のピッチは１．５μｍとなる。Ｙ方向のピッチがトレンチ横型パワーＭＯＳＦＥＴのピッチよりも小さいのは、ソース領域およびドレイン領域を形成するためのイオン注入をおこなう必要がないためである。この場合、トレンチゲートの深さ（Ｚ方向の寸法）を１．５μｍとすると、Ｗ長はプレーナ型と同じになる。また、トレンチゲートの深さを２．４μｍとすると、Ｗ長はトレンチ横型パワーＭＯＳＦＥＴと同じになる。よって、トレンチゲートの深さを５μｍとすれば、トレンチ横型パワーＭＯＳＦＥＴの２倍のＷ長を確保することができる。
特開２００６−２１６８６３号公報 特開昭５１−１４７２６９号公報 特開２００５−１３６１５０号公報 特開２００２−２６３１１号公報
しかしながら、ＦｉｎゲートＭＯＳＦＥＴは、トレンチ内部に正確なパターニングをおこなう必要があるため、トレンチのアスペクト比が高くなってくると、精細なデバイス形成が不可能になるという問題点がある。また、デバイスのＷ長を大きくとるためには、トレンチを深く形成する必要があるが、アスペクト比を大きくしないようにするためにはトレンチの幅も広くする必要がある。このため、ＦｉｎゲートＭＯＳＦＥＴではトレンチ側壁に形成できるＭＯＳ構造の密度が減少して面積効率が悪くなるという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗が低く基板の表面積に対して集積率の高い半導体装置を提供することを目的とする。また、この発明は、オン抵抗が低く基板の表面積に対して集積率の高い半導体装置を複雑な工程を伴うことなく製造する方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置は、第１導電型半導体領域に第１のトレンチが設けられており、第１のトレンチ内には金属で形成されたドレイン電極が設けられている。第１のトレンチの周囲には第２導電型のドレイン領域が形成されており、ドレイン領域の周囲にはドレイン領域よりも不純物濃度の低い第２導電型のドリフト領域が形成されている。また、第１導電型半導体領域には、第１のトレンチと平行に第２のトレンチが設けられており、第２のトレンチ内には金属で形成されたソース電極が設けられており、第２のトレンチの周囲には第２導電型のソース領域が形成されている。また、第１導電型半導体領域には、第１のトレンチおよび第２のトレンチと垂直に第３のトレンチが設けられている。第３のトレンチは、ドリフト領域およびソース領域に接している。第３のトレンチ内には絶縁膜を介してポリシリコンで形成されたゲート電極が設けられている。また、第１導電型半導体領域の表面には、ドリフト領域およびソース領域から離れて第１導電型のピックアップ領域が設けられている。ゲート電極と前記ピックアップ領域とは、交互に複数設けられていてもよい。
また、本発明にかかる半導体装置の製造方法は、まず、第１導電型半導体領域内に、第１のトレンチおよび第２のトレンチをほぼ同じ幅で平行に形成するとともに、第１のトレンチおよび第２のトレンチと垂直に第１のトレンチおよび第２のトレンチよりも細い幅で第３のトレンチを形成する。つぎに、第１のトレンチの側壁、第２のトレンチの側壁および第３のトレンチの側壁に絶縁膜を形成する。つづいて、第１のトレンチおよび第２のトレンチの側壁に形成された絶縁膜の表面を覆うとともに、第３のトレンチの内部を埋めるようにポリシリコンを堆積する。そして、第１のトレンチの側壁および第２のトレンチの側壁の絶縁膜とポリシリコンとを除去するとともに、第３のトレンチの開口部周辺の絶縁膜とポリシリコンとを除去して、第３のトレンチ内にゲート絶縁膜およびゲート電極を形成する。その後、第１のトレンチ内および第２のトレンチ内に金属を堆積して、第１のトレンチ内にドレイン電極を、第２のトレンチ内にソース電極をそれぞれ形成する。
また、本発明にかかる半導体装置の製造方法は、まず、第１導電型半導体領域内に、第１のトレンチおよび第２のトレンチをほぼ同じ幅で平行に形成するとともに、第１のトレンチおよび第２のトレンチと垂直かつ第１のトレンチおよび第２のトレンチよりも細い幅の第３のトレンチを形成する。つぎに、第１導電型半導体領域内に第１のトレンチの側壁の周囲に沿って第３のトレンチに接するドリフト領域を形成する。つづいて、第１のトレンチの側壁、第２のトレンチの側壁および第３のトレンチの側壁に絶縁膜を形成した後、第１のトレンチおよび第２のトレンチの側壁に形成された絶縁膜の表面を覆うとともに、第３のトレンチの内部を埋めるようにポリシリコンを堆積する。そして、第１のトレンチの側壁および第２のトレンチの側壁の絶縁膜とポリシリコンとを除去するとともに、第３のトレンチの開口部周辺の絶縁膜とポリシリコンとを除去して、第３のトレンチ内にゲート絶縁膜およびゲート電極を形成する。つぎに、第１導電型半導体領域内に第１のトレンチの側壁の周囲に沿って第２導電型のドレイン領域を形成するとともに、第２のトレンチの側壁の周囲に沿って第２導電型のソース領域を形成する。その後、第１導電型半導体領域の表面の第３のトレンチが形成されていない領域にドリフト領域およびソース領域から離して第１導電型のピックアップ領域を形成する。最後に、第１のトレンチ内および第２のトレンチ内に金属を堆積して、第１のトレンチ内にドレイン電極を、第２のトレンチ内にソース電極をそれぞれ形成する。
なお、上述した製造方法において、ドリフト領域を形成する工程では、第１のトレンチの開口部以外の領域をマスクして、第１のトレンチの開口部に対して垂直方向および斜め方向から第２導電型の不純物を注入し、熱処理をおこなうことによってドリフト領域を形成してもよい。また、ドレイン領域およびソース領域を形成する工程では、第１のトレンチの開口部および第２のトレンチの開口部以外の領域をマスクして、第１のトレンチの開口部および第２のトレンチの開口部に対して垂直方向および斜め方向から第２導電型の不純物を注入し、熱処理をおこなうことによってドレイン領域およびソース領域を形成してもよい。
本発明にかかる半導体装置によれば、オン抵抗が低く基板の表面積に対して集積率の高い半導体装置を得ることができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、オン抵抗が低く基板の表面積に対して集積率の高い半導体装置を複雑な工程を伴うことなく製造することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。
（実施の形態）
図１は、実施の形態にかかる半導体装置の構造を示す平面図である。また、図２は、図１中の線分Ａ−Ａ’方向に沿った断面図、図３は、図１中の線分Ｂ−Ｂ’方向に沿った断面図である。実施の形態１にかかる半導体装置１００は、３次元構造のｎチャネル型ＭＯＳＦＥＴである。また、図４は、実施の形態にかかる半導体装置が形成される基板の断面図である。なお、図１〜図３では、半導体装置１００の表面に形成される層間絶縁膜や金属配線の図示を省略している。
図１〜３に示すように、半導体装置１００は、半導体基板上の素子形成領域１０１（図４参照）の表面にＹ方向に形成されたトレンチ１１２の内部にドレイン電極１０２が、同じくＹ方向に形成されたトレンチ１１３の内部にソース電極１０３が、それぞれ形成されている。ドレイン電極１０２の周囲にはｎ+ドレイン領域１０６が形成されている。また、ｎ+ドレイン領域１０６の周囲にはｎ-ドリフト領域１０７が形成されている。ソース電極１０３の周囲にはｎ+ソース領域１０８が形成されている。
また、素子形成領域１０１の表面にＸ方向に形成されたトレンチ１１４の内部には、ゲート絶縁膜１０５を介してゲート電極１０４が形成されている。トレンチ１１４は、ｎ-ドリフト領域１０７およびｎ+ソース領域１０８に接している。また、素子形成領域１０１の表面には、トレンチ１１４と平行にｐ+ピックアップ領域１０９が形成されている。
半導体装置１００のＸ方向のピッチＰｘ（ドレイン電極１０２のＸ方向の中心とｎ+ソース電極１０３のＸ方向の中心との距離）は、たとえば４．５μｍである。また、半導体装置１００のＹ方向のピッチＰｙ（隣り合うゲート電極１０４のＹ方向の中心間の距離）は、たとえば１．５μｍである。
より詳細には、ドレイン電極１０２用のトレンチ１１２およびソース電極１０３用のトレンチ１１３のＸ方向の幅は、たとえば１μｍである。また、ゲート電極１０４用のトレンチ１１４のＸ方向の幅は、たとえば１．５μｍである。また、ゲート電極１０４用のトレンチ１１４のＹ方向の幅は、たとえば０．４μｍである。また、ドレイン電極１０２用のトレンチ１１２とゲート電極１０４用のトレンチ１１４との距離は、Ｘ方向に１μｍである。また、ソース電極１０３用のトレンチ１１３とゲート電極１０４用のトレンチ１１４との距離は、Ｘ方向に１μｍである。
図４に示すように、半導体装置１００が形成される半導体基板は、ｐ型の半導体基板２０１の表面にｐ層２０２を介して第１ｐエピ層２０３が、ｎ層２０４を介して第２ｐエピ層２０５がそれぞれ形成されている。なお、エピ層とは、エピタキシャル成長層のことである。第１ｐエピ層２０３と第２ｐエピ層２０５とは、ｎ型の分離領域２０６によって分離されている。第１ｐエピ層２０３はローサイドｐ型半導体領域、第２ｐエピ層２０５はハイサイドｐ型半導体領域となる。以後、第１ｐエピ層２０３および第２ｐエピ層２０５を合わせて素子形成領域１０１という。
つぎに、実施の形態にかかる半導体装置１００の製造工程について説明する。図４〜図１５は、実施の形態にかかる半導体装置の製造工程を示す説明図である。なお、図５〜図１５中、図１中の線分Ａ−Ａ’に沿った断面図を「Ａ−Ａ’断面図」、図１中の線分Ｂ−Ｂ’に沿った断面図を「Ｂ−Ｂ’断面図」という。
まず、図４に示すように、ｐ型の半導体基板２０１の表面からｐ型不純物およびｎ型不純物を注入して、ｐ層２０２およびｎ層２０４を形成する。つぎに、ｐ層２０２およびｎ層２０４の表面にエピタキシャル成長によって第１ｐエピ層２０３および第２ｐエピ層２０５を形成する。そして、ｎ型の拡散層によって分離領域２０６を形成して、図４に示す構造の半導体基板を形成することができる。
なお、ｐ層２０２およびｎ層２０４は、半導体基板２０１の表面に第１ｐエピ層２０３および第２ｐエピ層２０５を形成した後に、第１ｐエピ層２０３および第２ｐエピ層２０５の表面から不純物を注入することによって形成してもよい。また、分離領域２０６は、トレンチまたはトレンチ内に形成された拡散層によって形成してもよい。
つぎに、図５のＡ−Ａ’断面図に示すように、素子形成領域１０１の表面全体にシリコン酸化膜３０１を形成した後、パターニングによってトレンチ１１２〜１１４を形成したい領域を開口する。そして、シリコン酸化膜３０１をマスクとしてエッチングをおこない、トレンチ１１２〜１１４を形成する。トレンチ１１２〜１１４の深さ（Ｚ方向の距離）は、たとえば３μｍとする。
つづいて、図６のＡ−Ａ’断面図に示すように、素子形成領域１０１の表面およびトレンチ１１２〜１１４内にレジスト３０２を塗布した後、パターニングによってドレイン電極１０２用のトレンチ１１２内およびトレンチ１１２の開口部付近のレジスト３０２を除去する。そして、レジスト３０２をマスクとして、垂直方向および斜め方向からトレンチ１１２内にｎ型の不純物を注入する。その後、熱処理をおこなってｎ-ドリフト領域１０７を形成する。このとき、ｎ-ドリフト領域１０７がゲート電極１０４用のトレンチ１１４の端部に達するようにする。
つぎに、図７のＡ−Ａ’断面図に示すように、シリコン酸化膜３０１およびレジスト３０２を除去した後、素子形成領域１０１の表面およびトレンチ１１２〜１１４内の表面に、シリコン酸化膜３０３を形成する。つづいて、シリコン酸化膜３０３の表面にポリシリコン３０４を堆積させる。このとき、ゲート電極１０４用のトレンチ１１４の内部は、ポリシリコン３０４によって完全に埋め込む。一方、ドレイン電極１０２用のトレンチ１１２およびソース電極１０３用のトレンチ１１３は、ポリシリコン３０４によって完全には埋め込まず、内部の空間が残るようにする。これは、ポリシリコン３０４の膜厚およびトレンチ１１２〜１１４の幅を適当な値に設定することによって実現することができる。
つづいて、図８のＡ−Ａ’断面図に示すように、等方性エッチングによってポリシリコン３０４を除去する。このとき、ドレイン電極１０２用のトレンチ１１２内およびソース電極１０３用のトレンチ１１３内に堆積させたポリシリコン３０４は、完全に除去される。一方、ゲート電極１０４用のトレンチ１１４に堆積されたポリシリコン３０４は、上部（開口部周辺）の一部は除去されるが、トレンチ１１４内部の大部分は残される。これは、トレンチ１１４内はポリシリコン３０４によって完全に埋め込まれているため表面積が小さく、トレンチ１１２およびトレンチ１１３内のポリシリコン３０４と比べてエッチング速度が遅くなるためである。また、トレンチ１１４内部に残されたポリシリコン３０４は、ゲート電極１０４となる。
つぎに、図９のＡ−Ａ’断面図に示すように、素子形成領域１０１の表面にレジスト３０５を堆積する。そして、パターニングによってドレイン電極１０２用のトレンチ１１２の内部およびその開口部周辺、ソース電極１０３用のトレンチ１１３の内部およびその開口部周辺のレジスト３０５を除去する。
つづいて、図１０のＡ−Ａ’断面図に示すように、レジスト３０５をマスクとして、トレンチ１１２，１１３の内部およびその開口部周辺のシリコン酸化膜３０３を除去する。ゲート電極１０４用のトレンチ１１４の内部および開口部周辺に残されたシリコン酸化膜３０３は、ゲート絶縁膜１０５となる。また、レジスト３０５をマスクとして、垂直方向および斜め方向からトレンチ１１２，１１３内にｎ型の不純物を注入する。そして、熱処理をおこなってｎ+ドレイン領域１０６およびｎ+ソース領域１０８を形成する。その後、レジスト３０５は除去する。
つぎに、図１１のＢ−Ｂ’断面図に示すように、素子形成領域１０１の表面およびトレンチ１１２〜１１４内に、再度レジスト３０６を堆積する。パターニングによってｐ+ピックアップ領域１０９を形成する領域のレジスト３０６を除去し、さらにシリコン酸化膜３０３を除去する。そして、ｐ型の不純物を注入し、熱処理をおこなってｐ+ピックアップ領域１０９を形成する。その後、レジスト３０６を除去する。
つづいて、図１２のＡ−Ａ’断面図および図１３のＢ−Ｂ’断面図に示すように、素子形成領域１０１の表面およびトレンチ１１２〜１１４内に層間絶縁膜となるシリコン酸化膜３０７を形成する。シリコン酸化膜３０７の表面にレジスト３０８を堆積し、パターニングによってトレンチ１１２，１１３内とその開口部周辺およびｐ+ピックアップ領域１０９表面のレジスト３０８を除去する。
そして、図１４のＡ−Ａ’断面図および図１５のＢ−Ｂ’断面図に示すように、レジスト３０８をマスクとしてパターニングして、トレンチ１１２，１１３内とその開口部周辺およびｐ+ピックアップ領域１０９表面のシリコン酸化膜３０７を除去する。その後、レジスト３０８を除去し、トレンチ１１２，１１３の内部および開口部周辺をタングステンなどの金属で埋め、ドレイン電極１０２およびソース電極１０３を形成する。また、ｐ+ピックアップ領域１０９の表面もタングステンなどの金属で埋めて、コンタクト領域３０９を形成する。その後、アルミニウムを全面に堆積させ、パターニングによってアルミ配線３１０を形成する。以上のような工程によって、実施の形態にかかる半導体装置を製造することができる。
以上説明したように、本発明にかかる半導体装置によれば、ＭＯＳ構造部を半導体基板内部に形成することによって、基板の表面積に対するデバイスの集積率を高めることができる。また、デバイスのＷ長を大きくとることができるので、半導体装置のオン抵抗を下げることができる。
また、本発明にかかる半導体装置の製造方法によれば、ドレイン電極用のトレンチおよびソース電極用のトレンチと比較して、ゲート電極用のトレンチを細く形成することによって、ゲート電極用のトレンチ内にのみポリシリコンを残すことができる。これにより、ゲート電極をポリシリコンで形成し、ドレイン電極およびソース電極を金属で形成することができる。
また、本発明にかかる半導体装置の製造方法によれば、ドレイン電極用のトレンチおよびソース電極用のトレンチに対して垂直方向および斜め方向から不純物を注入して、トレンチ側壁にドレイン領域およびソース領域を形成する。これにより、ドレイン領域およびソース領域となる高濃度不純物領域をゲート電極となるポリシリコンの下まで、セルフアラインによって均一に形成することができる。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、オン抵抗が低く基板の表面積に対して集積率の高い半導体装置に有用であり、特に、ＭＯＳ構造部が半導体基板に対して垂直方向に形成された３次元構造のＭＯＳＦＥＴに適している。
実施の形態にかかる半導体装置の構造を示す平面図である。 図１中の線分Ａ−Ａ’方向に沿った断面図である。 図１中の線分Ｂ−Ｂ’方向に沿った断面図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 実施の形態にかかる半導体装置の製造工程を示す説明図である。 トレンチ横型パワーＭＯＳＦＥＴの断面構造を示す説明図である。
符号の説明
１００ 半導体装置
１０１ 素子形成領域（第１導電型半導体領域）
１０２ ドレイン電極
１０３ ソース電極
１０４ ゲート電極
１０５ ゲート絶縁膜
１０６ ｎ+ドレイン領域
１０７ ｎ-ドリフト領域
１０８ ｎ+ソース領域
１０９ ｐ+ピックアップ領域
１１２，１１３，１１４ トレンチ

Claims (6)

  1. 第１導電型半導体領域に設けられた第１のトレンチと、
    前記第１のトレンチ内に金属で形成されたドレイン電極と、
    前記第１のトレンチの周囲に形成された第２導電型のドレイン領域と、
    前記ドレイン領域の周囲に形成され、前記ドレイン領域よりも不純物濃度の低い第２導電型のドリフト領域と、
    前記第１導電型半導体領域に前記第１のトレンチと平行に設けられた第２のトレンチと、
    前記第２のトレンチ内に金属で形成されたソース電極と、
    前記第２のトレンチの周囲に形成された第２導電型のソース領域と、
    前記第１導電型半導体領域に前記第１のトレンチおよび前記第２のトレンチと垂直に設けられ、前記ドリフト領域および前記ソース領域に接する第３のトレンチと、
    前記第３のトレンチ内に絶縁膜を介してポリシリコンで形成されたゲート電極と、
    前記ドリフト領域および前記ソース領域から離れて前記第１導電型半導体領域の表面に設けられた第１導電型のピックアップ領域と、
    を備えることを特徴とする半導体装置。
  2. 前記ゲート電極と前記ピックアップ領域とは、交互に複数設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型半導体領域内に、第１のトレンチおよび第２のトレンチをほぼ同じ幅で平行に形成するとともに、前記第１のトレンチおよび前記第２のトレンチと垂直に前記第１のトレンチおよび前記第２のトレンチよりも細い幅で第３のトレンチを形成する工程と、
    前記第１のトレンチの側壁、第２のトレンチの側壁および第３のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチおよび前記第２のトレンチの側壁に形成された絶縁膜の表面を覆うとともに、前記第３のトレンチの内部を埋めるようにポリシリコンを堆積する工程と、
    前記第１のトレンチの側壁および前記第２のトレンチの側壁の前記絶縁膜と前記ポリシリコンとを除去するとともに、前記第３のトレンチの開口部周辺の前記絶縁膜と前記ポリシリコンとを除去して、前記第３のトレンチ内にゲート絶縁膜およびゲート電極を形成する工程と、
    前記第１のトレンチ内および前記第２のトレンチ内に金属を堆積して、前記第１のトレンチ内にドレイン電極を、前記第２のトレンチ内にソース電極をそれぞれ形成する工程と、
    を含んだことを特徴とする半導体装置の製造方法。
  4. 第１導電型半導体領域内に、第１のトレンチおよび第２のトレンチをほぼ同じ幅で平行に形成するとともに、前記第１のトレンチおよび前記第２のトレンチと垂直かつ前記第１のトレンチおよび前記第２のトレンチよりも細い幅の第３のトレンチを形成する工程と、
    前記第１導電型半導体領域内に前記第１のトレンチの側壁の周囲に沿って前記第３のトレンチに接するドリフト領域を形成する工程と、
    前記第１のトレンチの側壁、前記第２のトレンチの側壁および前記第３のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチおよび前記第２のトレンチの側壁に形成された前記絶縁膜の表面を覆うとともに、前記第３のトレンチの内部を埋めるようにポリシリコンを堆積する工程と、
    前記第１のトレンチの側壁および前記第２のトレンチの側壁の前記絶縁膜と前記ポリシリコンとを除去するとともに、前記第３のトレンチの開口部周辺の前記絶縁膜と前記ポリシリコンとを除去して、前記第３のトレンチ内にゲート絶縁膜およびゲート電極を形成する工程と、
    前記第１導電型半導体領域内に前記第１のトレンチの側壁の周囲に沿って第２導電型のドレイン領域を形成するとともに、前記第２のトレンチの側壁の周囲に沿って第２導電型のソース領域を形成する工程と、
    前記第１導電型半導体領域の表面の前記第３のトレンチが形成されていない領域に前記ドリフト領域および前記ソース領域から離して第１導電型のピックアップ領域を形成する工程と、
    前記第１のトレンチ内および前記第２のトレンチ内に金属を堆積して、前記第１のトレンチ内にドレイン電極を、前記第２のトレンチ内にソース電極をそれぞれ形成する工程と、
    を含んだことを特徴とする半導体装置の製造方法。
  5. 前記ドリフト領域を形成する工程では、前記第１のトレンチの開口部以外の領域をマスクして、前記第１のトレンチの開口部に対して垂直方向および斜め方向から第２導電型の不純物を注入し、熱処理をおこなうことによって前記ドリフト領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ドレイン領域および前記ソース領域を形成する工程では、前記第１のトレンチの開口部および前記第２のトレンチの開口部以外の領域をマスクして、前記第１のトレンチの開口部および前記第２のトレンチの開口部に対して垂直方向および斜め方向から第２導電型の不純物を注入し、熱処理をおこなうことによって前記ドレイン領域および前記ソース領域を形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。
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