JP2009146999A - 半導体装置 - Google Patents
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Abstract
【課題】 トレンチ構造を有する横型半導体装置の駆動能力を向上させる。
【解決手段】 ウェルには、ゲート幅方向にウェルに凹凸を設けるためのトレンチ部が形成されており、絶縁膜を介して、トレンチ部の内部及び上面部にゲート電極が形成されている。ゲート電極のゲート長方向の一方の側にはソース領域が形成されており、他方の側にはドレイン領域が形成されている。ソース領域とドレイン領域は、何れも、トレンチ内部に充填された不純物を含む多結晶シリコンからの不純物拡散によって形成され、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。このように、ソース領域とドレイン領域を深く形成することで、ゲート電極部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。この結果、半導体装置のオン抵抗が低下し、駆動能力が高まる。
【選択図】 図１
【解決手段】 ウェルには、ゲート幅方向にウェルに凹凸を設けるためのトレンチ部が形成されており、絶縁膜を介して、トレンチ部の内部及び上面部にゲート電極が形成されている。ゲート電極のゲート長方向の一方の側にはソース領域が形成されており、他方の側にはドレイン領域が形成されている。ソース領域とドレイン領域は、何れも、トレンチ内部に充填された不純物を含む多結晶シリコンからの不純物拡散によって形成され、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。このように、ソース領域とドレイン領域を深く形成することで、ゲート電極部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。この結果、半導体装置のオン抵抗が低下し、駆動能力が高まる。
【選択図】 図１
Description
本発明は、トレンチ構造を有するＭＯＳトランジスタからなる半導体装置に関する。
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、重要な課題となっている。ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。そこで、次の特許文献１では、横型ＭＯＳ構造のＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている（例えば、特許文献１参照。）。
この技術は、図７（ａ）の斜視図に示したように、ウェル５にトレンチ部１０を設け、絶縁膜７を介してトレンチ部１０の上面と内部にゲート電極２を形成したものである。ウェル５の表面部分において、ゲート電極２の一方の側にはソース領域６１が設けられており、他方の側にはドレイン領域６２が設けられている。図７（ｂ）は、図７（ａ）のＡ−Ａ断面図であり、図７（ｃ）は、図７（ａ）のＢ−Ｂ断面図である。Ｂ−Ｂ断面図に示したように、トレンチ部１０内にゲート電極２が形成されているため、絶縁膜７に沿ってジグザグに測った長さがゲート幅となる。
このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極２の長さに対して、実効的なゲート幅の寸法を長くすることができ、これによって、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
特開２００６−４９８２６号公報
しかし、図７（ａ）の構造では、想定したよりも駆動能力が得られないという問題があった。そして、ゲート長によって、駆動能力が異なり、ゲート長が短くなると、駆動能力が低下する傾向を示した。これは、ソース・ドレイン間に生じたチャネルのうち、図７（ｄ）に示した経路Ａ（トレンチ部１０が形成されていない部分）に電流が多く流れ、経路Ｂや経路Ｃにはあまり電流が流れないことが原因であると推察された。そして、ゲート長が短いほど、経路Ａに電流が集中するようになり、これが、ゲート長が短くなると駆動能力が低下する原因であると推察できる。そこで、本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることである。
本発明は、前記目的を達成するために、請求項１に記載の発明では、半導体基板と、前記半導体基板に形成され、ゲート幅方向に深さが変化する凹部が形成された第１導電型のウェルと、絶縁膜を介して前記凹部の上面及び内部に形成されたゲート電極と、前記ゲート電極の一方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のソース領域と、前記ゲート電極の他方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のドレイン領域と、を具備しており、前記第２導電型のソース領域および第２導電型のドレイン領域の一部が多結晶シリコン領域から成ることを特徴とする半導体装置とした。
請求項２に記載の発明では、前記ソース領域と前記ドレイン領域の底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１に記載の半導体装置とした。
請求項３に記載の発明では、前記ソース領域およびドレイン領域のうち少なくともひとつの領域の、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする請求項１、又は請求項２に記載の半導体装置とした。
本発明によれば、ソース領域、ドレイン領域をゲート電極の底部近傍まで形成することにより、半導体装置の駆動能力を向上させることができる。
（１）実施の形態の概要
まず図１を用いて、実施の形態の概要を説明する。ウェル５には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、それぞれ多結晶シリコン領域３ａ、４ａと単結晶シリコン領域３ｂ、４ｂから構成され、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４をシリコン表面からトレンチ底部の深さ程度まで深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まるのである。
（２）実施の形態の詳細
図１は、本実施の形態の半導体装置の構成を説明するための図である。
まず図１を用いて、実施の形態の概要を説明する。ウェル５には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、それぞれ多結晶シリコン領域３ａ、４ａと単結晶シリコン領域３ｂ、４ｂから構成され、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４をシリコン表面からトレンチ底部の深さ程度まで深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まるのである。
（２）実施の形態の詳細
図１は、本実施の形態の半導体装置の構成を説明するための図である。
半導体装置１は、横型ＭＯＳ構造のＭＯＳトランジスタであり、半導体基板６にウェル５が形成され、更にウェル５に、ゲート電極２、ソース領域３ａ、３ｂ、ドレイン領域４ａ、４ｂが形成されている。そして、これらの要素は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１１によって、半導体基板６の他の領域から電気的に分離されている。ウェル５は、第１導電型となるよう形成され、ソース領域３ａ、３ｂ、及びドレイン領域４ａ、４ｂは、第２導電型となるように形成されている。第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合、第２導電型はＰ型半導体となる。
図１の半導体装置１では、第１導電型をＰ型、第２導電型をＮ型とし、ウェル５をＰ型半導体で形成し、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂをＮ型半導体で形成している。そして、図１では、Ｐ型、Ｎ型の区別を明確化するため、Ｐ型のウェルを「Ｐ型ウェル」などと記している。本実施の形態では、半導体装置１をこのような構成として説明するが、第１導電型をＮ型、第２導電型をＰ型とし、ウェル５をＮ型半導体で形成し、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂをＰ型半導体で形成する場合にも同様な説明が可能である。
ウェル５には、凹部で構成されたトレンチ部１０がゲート幅方向に複数配列して形成されており、これによって、ウェル５のゲート幅方向の深さが変化する。ここで、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂの間の方向（図のＬｐ）がゲート長方向であり、半導体装置１の表面に並行でＬｐに垂直な方向がゲート幅方向である。なお、本実施の形態では、トレンチ部１０を複数形成したがこれは単数でも良い。トレンチ部１０の内面、及びトレンチ・ゲート部１０の上面側、即ち、ゲート電極２がウェル５に対面する面には例えばＳｉＯ2などによる絶縁膜７が形成されている。そして、トレンチ・ゲート部１０の内部及び上面には絶縁膜７を介してポリシリコンなどによるゲート電極２が形成されている。これら、トレンチ・ゲート部１０、及びゲート電極２の構造は、図７（ａ）〜（ｃ）に示した従来例と同様である。
トレンチ・ドレイン部の溝には不純物を多量に含んだ多結晶シリコンが充填されており、多結晶シリコンソース領域３ａ、および及び多結晶シリコンドレイン領域４ａを形成している。また、多結晶シリコンソース領域３ａ、および及び多結晶シリコンドレイン領域４ａはそれぞれ、単結晶シリコンソース領域３ｂ、および及び単結晶シリコンドレイン領域４ｂと接続されている。 ゲート電極２のゲート長方向の側面領域には、一方にはＮ型半導体で構成されたソース領域３ａ、３ｂが形成され、他方にはＮ型半導体で構成されたドレイン領域４ａ、４ｂが形成されている。ソース領域３ａ、３ｂとドレイン領域４ａ、４ｂの深さは、ゲート電極２の底部近傍（トレンチ部１０の底部近傍と言うこともできる）に達している。そして、ソース領域３にはコンタクト８が複数形成され、ドレイン領域４にはコンタクト９が複数形成されおり、金属配線により外部の回路との接合が行えるようになっている。
図中の「ｎ＋」の表記は、Ｎ型の濃度が高濃度（即ち、Ｎ型不純物が高濃度）であることを表す。低濃度である場合は「ｎ−」等と表記する。なお、Ｎ型半導体の場合は不純物としてヒ素や燐などのイオンが用いられ、Ｐ型半導体の場合は、ホウ素などのイオンが用いられる。
このように、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂをゲート電極２の底部近傍にまで形成することにより、図７（ｄ）に示した経路Ｂや経路Ｃを流れる電流（キャリアの移動）が増え、実効的なゲート幅を広げることができる。これによって、半導体装置１の占有面積の増加を抑制しつつ、半導体装置１の駆動能力を向上させることができる。また、ゲート長Ｌｐが短い場合でも、経路Ａへの電流の集中を緩和することができ、良好な駆動力を得ることができる。
本実施の形態では、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂをゲート電極２の底部近傍に形成するが、この近傍とは、望ましくはゲート電極２の底部（トレンチ部１０の底部）から深さにして±２０％の範囲であり、更に望ましくは、±１０％の範囲である。そして、ソース領域３とドレイン領域４を深くすることによる効果を確実に得るためには、ソース領域３ａ、３ｂとドレイン領域４ａ，４ｂの底部を、ゲート電極２の底部（トレンチ部１０の底部）と同じかより深くすることが望ましい。
次に、本発明の第１の実施形態を示す半導体装置の製造方法を説明するための第１の工程順断面図である図２を用いて半導体装置１の製造方法について説明する。
半導体装置１を製造するには、まず、半導体基板６にＬＯＣＯＳ１１（図示していない）とウェル５を形成する。次に、図２(a)に示すように、ウェル５にトレンチ・ゲート部１０、トレンチ・ドレイン部１３、トレンチ・ソース部１２をエッチングなどにより形成する。そして、ウェル５の内部と上面および各トレンチ部の内壁に絶縁膜７を形成し（図２(b)）、トレンチ・ソース部１２内部およびドレイン・トレンチ部１３内部の絶縁膜をエッチングにより除去し（図２(c)）、シリコン表面が露出したトレンチ・ソース部１２内部およびドレイン・トレンチ部１３内部およびトレンチ・ゲート部１０に多結晶シリコンを堆積充填し、不純物を高濃度導入した後、エッチバックによってトレンチ内部にのみ多結晶シリコンを残す。不純物の導入方法はプリデポ法でもイオン注入でもかまわないし、不純物を導入しながら多結晶シリコンを堆積するというドープト多結晶シリコン法でも良い。このようにして、多結晶シリコンソース領域３ａと多結晶シリコンドレイン領域４ａが形成される（図２(d)）。その後、熱処理により多結晶シリコンから単結晶シリコンへ不純物が拡散し、単結晶シリコンソース領域３ｂと単結晶シリコンドレイン領域４ｂが形成される（図２(e)）。
図２では、絶縁膜７の形成→酸化膜のエッチング→多結晶シリコンの充填→不純物の拡散の順に工程を行ったが、工程の順番を換え、絶縁膜７の形成→多結晶シリコンのトレンチ・ゲート部への充填→酸化膜のエッチング→多結晶シリコンのトレンチ・ソース、ドレイン部への充填→不純物の拡散、の順としても良い。この場合、工程は増加するが、多結晶シリコンの不純物濃度を、ゲートとドレインそれぞれ別々に設定、最適にすることができる。この工程を次に図５を用いて示す。
図５は本発明の第１の実施形態を示す半導体装置の製造方法を説明するための第２の工程順断面図である。まず、半導体基板６にＬＯＣＯＳ１１（図示していない）とウェル５を形成する。次に、図５(a)に示すように、ウェル５にトレンチ・ゲート部１０、トレンチ・ドレイン部１３、トレンチ・ソース部１２をエッチングなどにより形成する。そして、ウェル５の内部と上面および各トレンチ部の内壁に絶縁膜７を形成し（図５(b)）、全面に多結晶シリコンを堆積してからトレンチ・ゲート部１０のみに多結晶シリコン２が充填されるよう不要な多結晶シリコンは除去する（図５(c)）。次いで、ＣＶＤ酸化膜１５を堆積し（図５(d)）、ソース・ドレイン領域のＣＶＤ酸化膜１５および絶縁膜７を選択的に除去し（図５(e)し、ソース・ドレイン領域に多結晶シリコンを埋め込み、多結晶シリコンソース領域３ａと多結晶シリコン３ｂを形成する（図５(f)）。その後、熱処理により多結晶シリコンから単結晶シリコンへ不純物が拡散し、単結晶シリコンソース領域３ｂと単結晶シリコンドレイン領域４ｂが形成される（図５(g)）。
以上に説明した本実施の形態によれば、次のような効果を得ることができる。
（１）ゲート電極２をトレンチ部１０に形成してトレンチ構造とすることにより、実効的なゲート幅を広げることができる。
（２）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、トレンチ構造の浅い部分への電流の集中を緩和することができ、トレンチ構造による実効的なゲート幅の増大を有効とすることができる。
（３）ソース領域３ａ、３ｂとドレイン領域４ａ、４ｂの底部をゲート電極２の底部近傍まで深く形成することにより、ゲート長が短い場合でもトレンチ構造の浅い部分への電流の集中を緩和することができる。
（４）実効的なゲート幅が広がるため、オン抵抗が低下し、半導体装置１の駆動能力を高めることができる。
（５）１チップで高駆動能力を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作成できる。
（１）ゲート電極２をトレンチ部１０に形成してトレンチ構造とすることにより、実効的なゲート幅を広げることができる。
（２）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、トレンチ構造の浅い部分への電流の集中を緩和することができ、トレンチ構造による実効的なゲート幅の増大を有効とすることができる。
（３）ソース領域３ａ、３ｂとドレイン領域４ａ、４ｂの底部をゲート電極２の底部近傍まで深く形成することにより、ゲート長が短い場合でもトレンチ構造の浅い部分への電流の集中を緩和することができる。
（４）実効的なゲート幅が広がるため、オン抵抗が低下し、半導体装置１の駆動能力を高めることができる。
（５）１チップで高駆動能力を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作成できる。
以上のように、半導体装置１において、ウェル５は、前記半導体基板６に形成され、ゲート幅方向に深さが変化する凹部（トレンチ部１０）が形成された第１導電型のウェルとして機能している。そして、ゲート電極２は、絶縁膜７を介して前記凹部の上面及び内部に形成されており、ソース領域３は、ゲート電極２の一方の側にゲート電極２の底部近傍にかけて形成された第２導電型のソース領域として機能し、ドレイン領域４ａ、４ｂは、ゲート電極２の他方の側にゲート電極２の底部近傍にかけて形成された第２導電型のドレイン領域として機能している。更に、ソース領域３ａ、３ｂとドレイン領域４ａ、４ｂの底部は、ゲート電極２の底部と同じか、当該底部よりも深い位置に形成すると効果的である。
なお、半導体装置１では、第１導電型をＰ型とし、第２導電型をＮ型としてＮチャネルとしたが、第１導電型をＮ型、第２導電型をＰ型としてＰチャネルとすることもできる。
次に、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させることができる半導体装置について説明する。
図３は、本発明の第２の実施形態を示す半導体装置の構成を説明するための図である。図３に示した半導体装置４０を図１に示した半導体装置１と比較すると、ドレイン領域の構成が次の点で異なる。すなわち、図３の半導体装置４０では、高濃度の単結晶シリコンドレイン領域４ｂがゲート電極２に対面する領域にＮ型の濃度が低いｎ-領域４ｃが設けてある。ｎ−領域４ｃは、ゲート電極２の底部近傍まで形成されている。Ｎ型の濃度が高いｎ＋領域４ａ、４ｂは、図１に示した半導体装置１のドレイン領域４ａ、４ｂと同程度の濃度であって、ｎ＋領域４ａの表面にはコンタクト９が形成されている。一方、ソース領域の構成は、図１に示した半導体装置１と同じとしてあるが、ドレイン側と同様にＮ型濃度の低い領域を入れることも可能である。これらの濃度差は、例えば、トレンチ・ドレイン部の内部にイオン注入によってｎ−の濃度にて形成し、その後トレンチ・ドレイン部１２に多結晶シリコンを充填し、拡散工程を行うことによって形成することができる。即ち、半導体装置４０では、ドレイン領域のうち、ゲート電極２に隣接する領域では、不純物濃度が低く設定されている。
図４は、本発明の第２の実施形態を示す半導体装置の製造方法を説明するための第１の工程順断面図である。
半導体装置４０を製造するには、まず、半導体基板６にＬＯＣＯＳ１１（図示していない）とウェル５を形成する。次に、図４(a)に示すように、ウェル５にトレンチ・ゲート部１０、トレンチ・ドレイン部１３、トレンチ・ソース部１２をエッチングなどにより形成する。そして、ウェル５の内部と上面および各トレンチ部の内壁に絶縁膜７を形成し（図４(b)）、トレンチ・ソース部１２内部およびドレイン・トレンチ部１３内部の酸化膜をエッチングにより除去し（図４(c)）、次いで、トレンチ・ゲート部１０とトレンチ・ソース部１２をレジスト１４でマスクし、トレンチ・ドレイン部１３にＮ型不純物をイオン注入する。（図４(d)。熱処理をしてトレンチ・ドレイン部の不純物を拡散し、トレンチ・ドレイン部１３の周辺領域にＮ型の低濃度ドレイン領域４ｃを形成する（図４(f)）。そして、シリコン表面が露出したトレンチ・ソース部１２内部およびドレイン・トレンチ部１３内部およびトレンチ・ゲート部１０に多結晶シリコンを堆積充填し、不純物を高濃度導入した後、エッチバックによってトレンチ内部にのみ多結晶シリコンを残す。不純物の導入方法はプリデポ法でもイオン注入でもかまわないし、不純物を導入しながら多結晶シリコンを堆積するというドープト多結晶シリコン法でも良い。このようにして、多結晶シリコンソース領域３ａと多結晶シリコンドレイン領域４ａが形成される（図４(d)）。その後、熱処理により多結晶シリコンから単結晶シリコンへ不純物が拡散し、単結晶シリコンソース領域３ｂと単結晶シリコンドレイン領域４ｂが形成される（図４(e)）。
図４では、絶縁膜７の形成→酸化膜のエッチング→多結晶シリコンの充填→不純物の拡散の順に工程を行ったが、図６に示したように絶縁膜７の形成→多結晶シリコンのトレンチ・ゲート部への充填→酸化膜のエッチング→多結晶シリコンのトレンチ・ソース、ドレイン部への充填→不純物の拡散、の順としても良い。この場合、工程は増加するが、多結晶シリコンの不純物濃度を、ゲートとドレインそれぞれ別々に設定、最適にすることができる。このように、ゲート電極２とｎ＋領域４ａ、４ｂの間に、Ｎ型濃度が低い領域４ｃを形成すると、この領域で電界が緩和され、半導体装置４０の耐圧が向上する。
図６は本発明の第２の実施形態を示す半導体装置の第２の製造方法を説明するための工程順断面図である。まず、半導体基板６にＬＯＣＯＳ１１（図示していない）とウェル５を形成する。次に、図６(a)に示すように、ウェル５にトレンチ・ゲート部１０、トレンチ・ドレイン部１３、トレンチ・ソース部１２をエッチングなどにより形成する。そして、ウェル５の内部と上面および各トレンチ部の内壁に絶縁膜７を形成し（図６(b)）、トレンチ・ゲート部１０に多結晶シリコン２を堆積充填し（図６(c)）、次いで、ＣＶＤ酸化膜１５を堆積し（図６(d)）、ソース・ドレイン領域のＣＶＤ酸化膜１５および絶縁膜７を選択的に除去し、トレンチ・ソース領域１２とトレンチ・ゲート部１０をレジスト１４でマスクする（図６(e)。次いで、トレンチ・ドレイン部にＮ型不純物をイオン注入し、レジスト１４を除去した後、熱処理拡散してトレンチ・ドレイン部１３の周辺領域にＮ型の低濃度ドレイン領域４ｃを形成する（図６(f)）。そして、ソース・ドレイン領域に多結晶シリコンを埋め込み、多結晶シリコンソース領域３ａと多結晶シリコン３ｂを形成する（図６(g)）。その後、熱処理により多結晶シリコンから単結晶シリコンへ不純物が拡散し、単結晶シリコンソース領域３ｂと単結晶シリコンドレイン領域４ｂが形成される（図６(h)）。
１ 半導体装置
２ ゲート電極
３ａ 多結晶シリコンソース領域
３ｂ 単結晶シリコンソース領域
４ａ 多結晶シリコンドレイン領域
４ｂ 単結晶シリコンドレイン領域
４ｃ 低濃度ドレイン領域
５ ウェル
６ 半導体基板
７ 絶縁膜
８ コンタクト
９ コンタクト
１０ トレンチ・ゲート部
１１ ＬＯＣＯＳ
１２ トレンチ・ソース部
１３ トレンチ・ドレイン部
１４ フォトレジスト
１５ ＣＶＤ酸化膜
４０ 半導体装置
２ ゲート電極
３ａ 多結晶シリコンソース領域
３ｂ 単結晶シリコンソース領域
４ａ 多結晶シリコンドレイン領域
４ｂ 単結晶シリコンドレイン領域
４ｃ 低濃度ドレイン領域
５ ウェル
６ 半導体基板
７ 絶縁膜
８ コンタクト
９ コンタクト
１０ トレンチ・ゲート部
１１ ＬＯＣＯＳ
１２ トレンチ・ソース部
１３ トレンチ・ドレイン部
１４ フォトレジスト
１５ ＣＶＤ酸化膜
４０ 半導体装置
Claims (7)
- 半導体基板と、
前記半導体基板の第１導電型の表面近傍に形成された、ゲート幅方向に深さが変化する凹部およびソース領域とドレイン領域を形成するための不純物を含む多結晶シリコンを埋め込むためのトレンチと、
前記半導体基板の表面に設けられた絶縁膜を介して前記凹部の内部を充填して配置された部分と前記凹部の側壁の上面部分に配置された部分とからなる多結晶シリコンのゲート電極と、
前記ゲート電極の一方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のソース領域と、
前記ゲート電極の他方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のドレイン領域と、
前記第２導電型のソース領域および前記第２導電型のドレイン領域の一部に前記ゲート電極に平行となるようそれぞれ埋め込まれた、表面にコンタクトが形成された多結晶シリコンとからなる半導体装置。 - 前記ソース領域と前記ドレイン領域は前記多結晶シリコンからの不純物の拡散により形成されたことを特徴とする請求項１に記載の半導体装置。
- 前記多結晶シリコン底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１または２に記載の半導体装置。
- 前記ソース領域と前記ドレイン領域の底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１または２に記載の半導体装置。
- 前記ソース領域およびドレイン領域のうち少なくともひとつの領域の、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする請求項１または２に記載の半導体装置。
- 半導体基板の第１導電型の表面近傍に、ゲート幅方向に深さが変化する凹部およびソース領域とドレイン領域を形成するための不純物を含む多結晶シリコンを埋め込むためのトレンチ・ソース部およびトレンチ・ドレイン部をエッチングにより形成する工程と、
前記凹部、前記トレンチ・ソース部および前記トレンチ・ドレイン部の内壁を含む前記半導体基板の表面に絶縁膜を形成する工程と、
前記トレンチ・ソース部および前記トレンチ・ドレイン部の内壁に形成された前記絶縁膜を除去してから、第２導電型の不純物を高濃度に含む多結晶シリコンで前記凹部、前記トレンチ・ソース部および前記トレンチ・ドレイン部の内部を充填する工程と、
前記トレンチ・ソース部および前記トレンチ・ドレイン部に充填された前記多結晶シリコンから前記第２導電型の不純物を拡散して前記ソース領域とドレイン領域を形成する工程とからなる半導体装置の製造方法。 - 半導体基板の第１導電型の表面近傍に、ゲート幅方向に深さが変化する凹部およびソース領域とドレイン領域を形成するための不純物を含む多結晶シリコンを埋め込むためのトレンチ・ソース部およびトレンチ・ドレイン部をエッチングにより形成する工程と、
前記凹部、前記トレンチ・ソース部および前記トレンチ・ドレイン部の内壁を含む前記半導体基板の表面に絶縁膜を形成する工程と、
多結晶シリコンで前記凹部の内部を充填する工程と、
前記前記凹部の内部を充填する前記多結晶シリコンを酸化膜で覆ったのち、前記トレンチ・ソース部および前記トレンチ・ドレイン部の内壁に形成された前記絶縁膜を除去してから、前記トレンチ・ソース部および前記トレンチ・ドレイン部の内部を第２導電型の不純物を高濃度に含む多結晶シリコンで充填する工程と、
前記トレンチ・ソース部および前記トレンチ・ドレイン部に充填された前記多結晶シリコンから前記第２導電型の不純物を拡散して前記ソース領域と前記ドレイン領域を形成する工程とからなる半導体装置の製造方法。
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