KR20090063148A - 반도체 장치 및 그 제조 방법 - Google Patents

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나오토 사이토
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세이코 인스트루 가부시키가이샤
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Abstract

구동 능력을 향상시킨 트렌치 구조를 가지는 가로형 반도체 장치를 제공한다. 웰에는, 게이트 폭방향으로 웰에 요철을 설치하기 위한 트렌치부가 형성되어 있고, 절연막을 통해, 트렌치부의 내부 및 상면부에 게이트 전극이 형성되어 있다. 게이트 전극의 게이트 길이 방향의 한쪽 측에는 소스 영역이 형성되어 있고, 다른쪽 측에는 드레인 영역이 형성되어 있다. 소스 영역과 드레인 영역은, 어느 쪽도, 트렌치 내부에 충전된 불순물을 포함하는 다결정 실리콘으로부터의 불순물 확산에 의해 형성되고, 게이트 전극의 저부 근방(트렌치부의 저부 근방)의 깊이까지 형성되어 있다. 이와 같이, 소스 영역과 드레인 영역을 깊게 형성함으로써, 게이트 전극 부위에서 얕은 부분에 집중하여 흐르던 전류가 트렌치부의 전체에 똑같이 흐르게 되고, 웰에 형성된 요철에 의해 실효적 게이트 폭이 넓어짐으로써 온 저항이 저하하고 구동 능력이 향상한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 트렌치 구조를 가지는 MOS 트랜지스터로 이루어지는 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터는 전자 기술에서 핵심을 담당하는 전자 소자로서, MOS 트랜지스터의 소형화와 고구동 능력화는, 중요한 과제가 되고 있다. MOS 트랜지스터를 고구동 능력화하는 방법의 하나로서 게이트 폭을 길게 하여 온 저항을 저감시키는 방법이 있지만, 게이트 폭을 길게 하면 MOS 트랜지스터의 점유 면적이 커지는 문제가 있었다. 그래서, 다음의 특허 문헌 1에서는, 가로형 MOS 구조의 MOS 트랜지스터의 전유(專有) 면적의 증가를 억제하면서 게이트 폭을 길게 하는 기술이 제안되고 있다. (예를 들면, 일본국 특허 공개 2006－49826호 공보를 참조.)
이 기술은, 도 7(a)의 사시도에 나타낸 것처럼, 웰(5)에 트렌치부(10)를 설치하고, 절연막(7)을 통해 트렌치부(10)의 상면과 내부에 게이트 전극(2)을 형성한 것이다. 웰(5)의 표면 부분에서, 게이트 전극(2)의 한쪽 측에는 소스 영역(61)이 설치되어 있고, 다른쪽 측에는 드레인 영역(62)이 설치되어 있다. 도 7(b)은, 도 7(a)의 A－A단면도이고, 도 7(c)은 도 7(a)의 B－B단면도이다. B－B단면도에 나타낸 바와 같이, 트렌치부(10) 내에 게이트 전극(2)이 형성되어 있기 때문에, 절연막(7)에 따라 지그재그로 측정한 길이가 게이트 폭이 된다.
이와 같이, 이 기술에서는, 게이트부를 볼록부와 오목부를 가지는 트렌치 구조로 함으로써, 표면에서의 게이트 전극(2)의 길이에 대해, 실효적인 게이트 폭 치수를 길게 할 수가 있고, 이에 의해, MOS 트랜지스터의 내압을 저하시키지 않고 단위 면적당의 온 저항을 저감할 수 있다.
그러나, 도 7(a)의 구조에서는, 상정(想定)한 것보다도 구동 능력이 얻어지지 않는다는 문제가 있었다. 그리고, 게이트 길이에 따라, 구동 능력이 다르고, 게이트 길이 짧아지면, 구동 능력이 저하하는 경향을 나타낸다. 이것은, 소스·드레인 사이에 생긴 채널 중, 도 7(d)에 나타낸 경로 A(트렌치부(10)가 형성되어 있지 않은 부분)에 전류가 많이 흘러 경로 B나 경로 C에는 그다지 전류가 흐르지 않는 것이 원인이라고 추측되었다. 그리고, 게이트 길이가 짧을수록, 경로 A에 전류가 집중하게 되고, 이것이, 게이트 길이가 짧아지면 구동 능력이 저하하는 원인이라고 추측할 수 있다.
본 발명의 목적은, 상기의 추측을 근거로 트렌치 구조를 가지는 반도체 장치의 구동 능력을 향상시키는 것이다.
본 발명은, 이 목적을 달성하기 위해, 이하에 나타내는 수단을 실행한다.
1. 반도체 기판과 상기 반도체 기판에 형성되어 게이트 폭방향으로 깊이가 변화하는 오목부가 형성된 제1 도전형의 웰과, 절연막을 통해 상기 오목부의 상면 및 내부에 형성된 게이트 전극과, 상기 게이트 전극의 한쪽 측에 상기 게이트 전극의 저부 근방에 걸쳐 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극과 다른쪽 측에 상기 게이트 전극의 저부 근방에 걸쳐 형성된 제2 도전형의 드레인 영역을 구비하고, 상기 제2 도전형의 소스 영역 및 제2 도전형의 드레인 영역의 일부가 다결정 실리콘 영역으로 이루어지는 것을 특징으로 하는 반도체 장치로 한다.
2. 상기 소스 영역과 상기 드레인 영역의 저부는, 상기 게이트 전극의 저부와 같거나, 당해 저부보다 깊은 위치에 형성되어 있는 것을 특징으로 하는 상기 1의 반도체 장치로 한다.
3. 상기 소스 영역 및 드레인 영역 중 적어도 하나의 영역의, 상기 게이트 전극에 인접하는 영역에서는, 불순물 농도가 낮게 설정되어 있는 것을 특징으로 하는 상기 1 혹은 2의 반도체 장치로 한다.
본 발명에 의하면, 소스 영역, 드레인 영역을 게이트 전극의 저부 근방까지 형성함으로써, 반도체 장치의 구동 능력을 향상시킬 수가 있다.
(1) 실시 형태의 개요
우선 도 1을 이용하여, 실시 형태의 개요를 설명한다. 웰(5)에는, 게이트 폭방향으로 웰(5)에 요철을 설치하기 위한 트렌치부(10)가 형성되어 있고, 절연막(7)을 통해, 트렌치부(10)의 내부 및 상면부에 게이트 전극(2)이 형성되어 있다. 게이트 전극(2)의 게이트 길이 방향의 한쪽 측에는 소스 영역(3)이 형성되어 있고, 다른쪽 측에는 드레인 영역(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4)은, 각각 다결정 실리콘 영역(3a, 4a)과 단결정 실리콘 영역(3b, 4b)으로 구성되어, 어느 쪽이나, 게이트 전극(2)의 저부 근방(트렌치부(10)의 저부 근방)의 깊이까지 형성되어 있다. 이와 같이, 소스 영역(3)과 드레인 영역(4)을 실리콘 표면으로부터 트렌치 저부의 깊이 정도까지 깊게 형성함으로써, 게이트 전극(2)의 부위에서 얕은 부분에 집중하여 흐른 전류가 트렌치부(10) 전체에 똑같이 흐르게 되어, 웰(5)에 형성된 요철에 의해 실효적인 게이트 폭이 넓어진다. 이 때문에, 반도체 장치(1)의 온 저항이 저하하고. 구동 능력이 높아지는 것이다.
(2) 실시 형태의 상세
도 1은, 본 실시 형태의 반도체 장치 구성을 설명하기 위한 도면이다.
반도체 장치(1)는, 가로형 MOS 구조의 MOS 트랜지스터이고, 반도체 기판(6)에 웰(5)이 형성되고, 또한 웰(5)에 게이트 전극(2), 소스 영역(3a, 3b), 드레인 영역(4a, 4b)이 형성되어 있다. 그리고, 이들 요소는, LOCOS(Local Oxidation of Silicon)(11)에 의해, 반도체 기판(6)의 다른 영역으로부터 전기적으로 분리되어 있다. 웰(5)은 제1 도전형이 되도록 형성되고, 소스 영역(3a, 3b) 및 드레인 영역(4a, 4b)은 제2 도전형이 되도록 형성되어 있다. 제1 도전형을 P형 반도체로 할 경우, 제2 도전형은 N형 반도체가 되고, 제1 도전형을 N형 반도체로 할 경우, 제2 도전형은 P형 반도체가 된다.
도 1의 반도체 장치(1)에서는, 제1 도전형을 P형, 제2 도전형을 N형으로 하고, 웰(5)을 P형 반도체로 형성하고, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)을 N형 반도체로 형성한다. 그리고, 도 1에서는, P형, N형의 구별을 명확화하기 위해, P형의 웰을 「P형 웰」 등으로 기입한다. 본 실시 형태에서는, 반도체 장치(1)를 이와 같은 구성으로 설명하지만, 제1 도전형을 N형, 제2 도전형을 P형으로 하고, 웰(5)을 N형 반도체로 형성하고, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)을 P형 반도체로 형성할 경우에도 동일한 설명이 가능하다.
웰(5)에는, 오목부로 구성된 트렌치부(10)가 게이트 폭방향으로 복수 배열되어 형성되어 있고, 이것에 의해, 웰(5)의 게이트 폭방향의 깊이가 변화된다. 여기에서, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b) 사이의 방향(도면의 Lp)이 게이트 길이 방향이고, 반도체 장치(1)의 표면에 병행(竝行)하고 Lp에 수직한 방향이 게이트 폭방향이다. 또한, 본 실시 형태에서는, 트렌치부(10)를 복수 형성했지만 이것은 단수라도 좋다. 트렌치부(10)의 내면, 및 트렌치게이트부(10)의 상면측, 즉, 게 이트 전극(2)이 웰(5)에 대면하는 면에는 예를 들면 SiO2 등에 의한 절연막(7)이 형성되어 있다. 그리고, 트렌치게이트부(10)의 내부 및 상면에는 절연막(7)을 통해 폴리 실리콘 등에 의한 게이트 전극(2)이 형성되어 있다. 이들, 트렌치게이트부(10), 및 게이트 전극(2)의 구조는, 도 7(a)~(c)에 나타낸 종래예와 같다.
트렌치드레인부의 홈에는 불순물을 다량으로 포함한 다결정 실리콘이 충전되어 있고 다결정 실리콘 소스 영역(3a) 및 다결정 실리콘 드레인 영역(4a)을 형성한다. 또, 다결정 실리콘 소스 영역(3a) 및 다결정 실리콘 드레인 영역(4a)은 각각, 단결정 실리콘 소스 영역(3b) 및 단결정 실리콘 드레인 영역(4b)과 접속되어 있다. 게이트 전극(2)의 게이트 길이 방향의 측면 영역에는, 한쪽에는 N형 반도체로 구성된 소스 영역(3a, 3b)이 형성되고, 다른쪽에는 N형 반도체로 구성된 드레인 영역(4a, 4b)이 형성되어 있다. 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)의 깊이는, 게이트 전극(2)의 저부 근방(트렌치부(10)의 저부 근방이라고 할 수 있다)에 달한다. 그리고, 소스 영역(3)에는 컨택트(8)가 복수 형성되고 드레인 영역(4)에는 컨택트(9)가 복수 형성되어 있고, 금속 배선에 의해 외부 회로와의 접합을 실행할 수 있게 되어 있다.
도중의 「n+」의 표기는, N형의 농도가 고농도(즉, N형 불순물이 고농도)인 것을 나타낸다. 저농도인 경우는 「n-」등으로 표기한다. 또한, N형 반도체일 경우는 불순물로서 비소나 인 등의 이온이 이용되고, P형 반도체일 경우는, 붕소 등의 이온이 이용된다.
이와 같이, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)을 게이트 전극(2)의 저부 근방까지 형성함으로써, 도 7(d)에 나타낸 경로 B나 경로 C를 흐르는 전류(캐리어의 이동)가 증가하여 실효적인 게이트 폭을 넓힐 수 있다. 이에 의해, 반도체 장치(1)의 점유 면적의 증가를 억제하면서, 반도체 장치(1)의 구동 능력을 향상시킬 수가 있다. 또, 게이트 길이(Lp)가 짧은 경우에도, 경로 A로의 전류의 집중을 완화할 수가 있고, 양호한 구동력을 얻을 수 있다.
본 실시 형태에서는, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)을 게이트 전극(2)의 저부 근방에 형성하지만, 이 근방이란, 바람직하게는 게이트 전극(2)의 저부(트렌치부(10)의 저부)로부터 깊이로 ±20%의 범위이고, 더 바람직하게는 ±10%의 범위이다. 그리고, 소스 영역(3)과 드레인 영역(4)을 깊게 함에 의한 효과를 확실히 얻기 위해서는, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)의 저부를. 게이트 전극(2)의 저부(트렌치부(10)의 저부)와 같거나 더 깊게 하는 것이 바람직하다.
다음에, 본 발명의 제1 실시 형태를 나타내는 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 순서 단면도인 도 2를 이용하여 반도체 장치(1)의 제조 방법에 대해 설명한다.
반도체 장치(1)를 제조하려면, 우선, 반도체 기판(6)에 LOCOS(11)(도시하지 않음)와 웰(5)을 형성한다. 다음에, 도 2(a)에 나타낸 바와 같이, 웰(5)에 트렌치게이트부(10), 트렌치드레인부(13), 트렌치소스부(12)를 에칭 등에 의해 형성한다. 그리고, 웰(5)의 내부와 상면 및 각 트렌치부의 내벽에 절연막(7)을 형성하고(도 2(b)), 트렌치소스부(12) 내부 및 드레인·트렌치부(13) 내부의 절연막을 에칭에 의해 제거하고(도 2(c)), 실리콘 표면이 노출한 트렌치소스부(12) 내부 및 드레인·트렌치부(13) 내부 및 트렌치게이트부(10)에 다결정 실리콘을 퇴적 충전하고, 불순물을 고농도 도입한 후, 에치백에 의해 트렌치 내부에만 다결정 실리콘을 남긴다. 불순물의 도입 방법은 사전증착법도 이온 주입도 상관없고, 불순물을 도입하면서 다결정 실리콘을 퇴적한다는 도핑된 다결정 실리콘법도 좋다. 이와 같이 하여, 다결정 실리콘 소스 영역(3a)과 다결정 실리콘 드레인 영역(4a)이 형성된다(도 2(d)). 그 후, 열처리에 의해 다결정 실리콘에서 단결정 실리콘에 불순물이 확산하고, 단결정 실리콘 소스 영역(3b)과 단결정 실리콘 드레인 영역(4b)이 형성된다(도 2(e)).
도 2에서는, 절연막(7)의 형성→산화막의 에칭→다결정 실리콘의 충전→불순물의 확산의 순서로 공정을 실시했지만, 공정의 순서를 바꿔서, 절연막(7)의 형성→다결정 실리콘의 트렌치게이트부로의 충전→산화막의 에칭→다결정 실리콘의 트렌치소스, 드레인부터의 충전→불순물의 확산의 순서로 해도 된다. 이 경우, 공정은 증가하지만. 다결정 실리콘의 불순물 농도를, 게이트와 드레인 각각 별도로 설정하여 최적으로 할 수가 있다. 이 공정을 다음에 도 5를 이용해 나타낸다.
도 5는 본 발명의 제1 실시 형태를 나타내는 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 순서 단면도이다. 우선, 반도체 기판(6)에 LOCOS(11)(도시하지 않음)와 웰(5)을 형성한다. 다음에, 도 5(a)에 나타낸 바와 같이, 웰(5)에 트렌치게이트부(10), 트렌치드레인부(13), 트렌치소스부(12)를 에칭 등에 의해 형성한다. 그리고, 웰(5)의 내부와 상면 및 각 트렌치부의 내벽에 절연막(7)을 형성하고 (도 5(b)), 전체 면에 다결정 실리콘을 퇴적하고 트렌치게이트부(10)에만 다결정 실리콘(2)이 충전되도록 불필요한 다결정 실리콘은 제거한다(도 5(c)). 그 다음에, CVD 산화막(15)을 퇴적하고(도 5(d)), 소스·드레인 영역의 CVD 산화막(15) 및 절연막(7)을 선택적으로 제거하고(도 5(e)), 소스·드레인 영역에 다결정 실리콘을 매입(埋入)하고, 다결정 실리콘 소스 영역(3a)과 다결정 실리콘 드레인 영역(4a)을 형성한다(도 5(f)). 그 후, 열처리에 의해 다결정 실리콘에서 단결정 실리콘으로 불순물이 확산하고, 단결정 실리콘 소스 영역(3b)과 단결정 실리콘 드레인 영역(4b)이 형성된다(도 5(g)).
이상으로 설명한 본 실시 형태에 의하면, 다음과 같은 효과를 얻을 수 있다.
(1) 게이트 전극(2)을 트렌치부(10)에 형성하고 트렌치 구조로 함으로써 실효적 게이트 폭을 넓힐 수가 있다.
(2) 소스 영역(3)과 드레인 영역(4)의 저부를 게이트 전극(2)의 저부 근방까지 깊이 형성함으로써, 트렌치 구조의 얕은 부분으로의 전류의 집중을 완화할 수 있고, 트렌치 구조에 의한 실효적 게이트 폭의 증대를 유효하게 할 수 있다.
(3) 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)의 저부를 게이트 전극(2)의 저부 근방까지 깊게 형성함으로써, 게이트 길이가 짧은 경우에도 트렌치 구조의 얕은 부분으로의 전류의 집중을 완화할 수가 있다.
(4) 실효적 게이트 폭이 넓어지기 때문에, 온 저항이 저하하고, 반도체 장치(1)의 구동 능력을 높일 수가 있다.
(5) 1팁으로 고구동 능력을 가지는 CMOS(Complementary Metal Oxide Semiconductor) 구조를 작성할 수 있다.
이상과 같이, 반도체 장치(1)에서, 웰(5)은, 상기 반도체 기판(6)에 형성되고 게이트 폭방향으로 깊이가 변화되는 오목부(트렌치부(10))가 형성된 제1 도전형 웰로서 기능한다. 그리고, 게이트 전극(2)은, 절연막(7)을 통해 상기 오목부의 상면 및 내부에 형성되어 있고, 소스 영역(3)은 게이트 전극(2)의 한쪽 측에 게이트 전극(2)의 저부 근방에 걸쳐 형성된 제2 도전형의 소스 영역으로서 기능하고, 드레인 영역(4a, 4b)은, 게이트 전극(2)의 다른쪽 측에 게이트 전극(2)의 저부 근방에 걸쳐 형성된 제2 도전형의 드레인 영역으로서 기능한다. 또한, 소스 영역(3a, 3b)과 드레인 영역(4a, 4b)의 저부는, 게이트 전극(2)의 저부와 같거나, 해당 저부보다 깊은 위치에 형성하면 효과적이다.
또한, 반도체 장치(1)에서는, 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로서 N채널로 했지만, 제1 도전형을 N형, 제2 도전형을 P형으로서 P채널로 할 수도 있다.
다음에, 드레인 영역에 전계 완화 영역을 설치함으로써 반도체 장치의 내압을 향상시킬 수 있는 반도체 장치에 대해 설명한다.
도 3은, 본 발명의 제2 실시 형태를 나타내는 반도체 장치의 구성을 설명하기 위한 도면이다. 도 3에 나타낸 반도체 장치(40)를 도 1에 나타낸 반도체 장치(1)와 비교하면, 드레인 영역의 구성이 다음의 점에서 다르다. 즉, 도 3의 반도체 장치(40)에서는, 고농도의 단결정 실리콘 드레인 영역(4b)이 게이트 전극(2)에 대면하는 영역에 N형의 농도가 낮은 n-영역(4c)이 설치되어 있다. n-영역(4c)은, 게이트 전극(2)의 저부 근방까지 형성되어 있다. N형의 농도가 높은 n+영역(4a, 4b)은, 도 1에 나타낸 반도체 장치(1)의 드레인 영역(4a, 4b)과 동일한 정도의 농도이고, n＋영역(4a)의 표면에는 컨택트(9)가 형성되어 있다. 한편, 소스 영역의 구성은, 도 1에 나타낸 반도체 장치(1)와 같다고 되어 있지만, 드레인측과 동일하게 N형 농도가 낮은 영역을 넣는 것도 가능하다. 이들의 농도차는, 예를 들면, 트렌치드레인부의 내부에 이온 주입에 의해 n-의 농도에서 형성하고, 그 후 트렌치드레인부(12)에 다결정 실리콘을 충전하고, 확산 공정을 행함으로써 형성할 수가 있다. 즉, 반도체 장치(40)에서는, 드레인 영역 중, 게이트 전극(2)에 인접하는 영역에서는, 불순물 농도가 낮게 설정되어 있다.
도 4는, 본 발명의 제2 실시 형태를 나타내는 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 순서 단면도이다.
반도체 장치(40)를 제조하려면, 우선, 반조체 기판(6)에 LOCOS(11)(도시하지 않음)와 웰(5)을 형성한다. 다음에, 도 4(a)에 나타낸 바와 같이, 웰(5)에 트렌치게이트부(10), 트렌치드레인부(13), 트렌치소스부(12)를 에칭 등에 의해 형성한다. 그리고, 웰(5)의 내부와 상면 및 트렌치부의 내벽에 절연막(7)을 형성하고(도 4(b)), 트렌치소스부(12) 내부 및 드레인·트렌치부(13) 내부의 산화막을 에칭에 의해 제거하고(도 4(c)), 이어서, 트렌치게이트부(10)와 트렌치소스부(12)를 레지스터(14)로 마스크하고, 트렌치드레인부(13)에 N형 불순물을 이온 주입한다. (도 4(d)). 열처리를 하여 트렌치드레인부의 불순물을 확산하고, 트렌치드레인부(13)의 주변 영역에 N형의 저농도 드레인 영역(4c)을 형성한다(도 4(f)). 그리고, 실리콘 표면이 노출한 트렌치소스부(12) 내부 및 드레인·트렌치부(13) 내부 및 트렌치게이트부(10)에 다결정 실리콘을 퇴적 충전하고, 불순물을 고농도 도입한 후, 에치백에 의해 트렌치 내부에만 다결정 실리콘을 남긴다. 불순물의 도입 방법은 사전증착법이라도 이온 주입이라도 상관없고, 불순물을 도입하면서 다결정 실리콘을 퇴적한다는 도핑된 다결정 실리콘법도 좋다. 이와 같이 하여, 다결정 실리콘 소스 영역(3a)과 다결정 실리콘 드레인 영역(4a)이 형성된다(도 4(d)). 그 후, 열처리에 의해 다결정 실리콘에서 단결정 실리콘으로 불순물이 확산하고, 단결정 실리콘 소스 영역(3b)과 단결정 실리콘 드레인 영역(4b)이 형성된다(도 4(e)).
도 4에서는, 절연막(7)의 형성→산화막의 에칭→다결정 실리콘의 충전→불순물의 확산의 순서로 공정을 실시했지만, 도 6에 나타낸 바와 같이 절연막(7)의 형성→다결정 실리콘의 트렌치게이트부로의 충전→산화막의 에칭→다결정 실리콘의 트렌치소스, 드레인부로의 충전→불순물의 확산의 순서로 해도 된다. 이 경우, 공정은 증가하지만, 다결정 실리콘의 불순물 농도를, 게이트와 드레인 각각 별도로 설정, 최적으로 할 수가 있다. 이와 같이, 게이트 전극(2)과 n+영역(4a, 4b) 사이에, N형 농도가 낮은 영역(4c)을 형성하면 이 영역에서 전계가 완화되어 반도체 장치(40)의 내압이 향상한다.
도 6은 본 발명의 제2 실시 형태를 나타낸 반도체 장치의 제2 제조 방법을 설명하기 위한 공정 순서 단면도이다. 우선, 반도체 기판(6)에 LOCOS(11)(도시하지 않음)와 웰(5)을 형성한다. 다음에, 도 6(a)에 나타낸 바와 같이, 웰(5)에 트렌치게이트부(10), 트렌치드레인부(13), 트렌치소스부(12)를 에칭 등에 의해 형성한다. 그리고, 웰(5)의 내부와 상면 및 각 트렌치부의 내벽에 절연막(7)을 형성하고(도 6(b)), 트렌치게이트부(10)에 다결정 실리콘(2)을 퇴적 충전하고(도 6(c)), 이어서, CVD 산화막(15)을 퇴적하고(도 6(d)), 소스·드레인 영역의 CVD 산화막(15) 및 절연막(7)을 선택적으로 제거하고, 트렌치소스 영역(12)과 트렌치게이트부(10)를 레지스트(14)로 마스크한다(도 6(e)). 이어서, 트렌치드레인부에 N형 불순물을 이온 주입하고, 레지스트(14)를 제거한 후, 열처리 확산하고 트렌치드레인부(13)의 주변 영역에 N형의 저농도 드레인 영역(4c)을 형성한다(도 6(f)). 그리고, 소스·드레인 영역에 다결정 실리콘을 매입하고, 다결정 실리콘 소스 영역(3a)과 다결정 실리콘(3b)을 형성한다(도 6(g)). 그 후, 열처리에 의해 다결정 실리콘에서 단결정 실리콘으로 불순물이 확산하고, 단결정 실리콘 소스 영역(3b)과 단결정 실리콘 드레인 영역(4b)이 형성된다(도 6(h)).
도 1은 본 발명의 제1 실시 형태를 나타낸 반도체 장치의 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시 형태를 나타낸 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 순서 단면도이다.
도 3은 본 발명의 제2 실시 형태를 나타낸 반도체 장치의 구성을 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시 형태를 나타낸 반도체 장치의 제조 방법을 설명하기 위한 제1 공정 순서 단면도이다.
도 5는 본 발명의 제1 실시 형태를 나타낸 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 순서 단면도이다.
도 6은 본 발명의 제2 실시 형태를 나타낸 반도체 장치의 제조 방법을 설명하기 위한 제2 공정 순서 단면도이다.
도 7은 종래의 반도체 장치를 설명하기 위한 도면이다.

Claims (7)

  1. 반도체 기판과,
    상기 반도체 기판의 제1 도전형의 표면 근방에 형성된, 게이트 폭방향으로 깊이가 변화하는 오목부 및 소스 영역과 드레인 영역을 형성하기 위한 불순물을 포함하는 다결정 실리콘을 매입(埋入)하기 위한 트렌치와,
    상기 반도체 기판의 표면에 설치된 절연막을 통해 상기 오목부 내부를 충전하여 배치된 부분과 상기 오목부의 측벽의 상면 부분에 배치된 부분으로 이루어지는 다결정 실리콘의 게이트 전극과,
    상기 게이트 전극의 한쪽 측에 상기 게이트 전극의 저부 근방에 걸쳐 형성된 제2 도전형의 소스 영역과,
    상기 게이트 전극의 다른쪽 측에 상기 게이트 전극의 저부 근방에 걸쳐 형성된 제2 도전형의 드레인 영역과,
    상기 제2 도전형의 소스 영역 및 상기 제2 도전형의 드레인 영역의 일부에 상기 게이트 전극에 평행하도록 각각 매입된, 표면에 컨택트가 형성된 다결정 실리콘으로 이루어지는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 소스 영역과 상기 드레인 영역은 상기 다결정 실리콘으로부터의 불순물의 확산에 의해 형성된 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 다결정 실리콘 저부는, 상기 게이트 전극의 저부와 같거나, 당해 저부보다도 깊은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 소스 영역과 상기 드레인 영역의 저부는, 상기 게이트 전극의 저부와 같거나, 당해 저부보다 깊은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 소스 영역 및 드레인 영역 중 적어도 하나의 영역의, 상기 게이트 전극에 인접하는 영역에서는, 불순물 농도가 낮게 설정되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 제1 도전형의 표면 근방에, 게이트 폭방향으로 깊이가 변화하는 오목부 및 소스 영역과 드레인 영역을 형성하기 위한 불순물을 포함하는 다결정 실리콘을 매입하기 위한 트렌치소스부 및 트렌치드레인부를 에칭에 의해 형성하는 공정과,
    상기 오목부, 상기 트렌치소스부 및 상기 트렌치드레인부의 내벽을 포함하는 상기 반도체 기판의 표면에 절연막을 형성하는 공정과,
    상기 트렌치소스부 및 상기 트렌치드레인부의 내벽에 형성된 상기 절연막을 제거하고 나서, 제2 도전형의 불순물을 고농도로 포함하는 다결정 실리콘으로 상기 오목부, 상기 트렌치소스부 및 상기 트렌치드레인부의 내부를 충전하는 공정과,
    상기 트렌치소스부 및 상기 트렌치드레인부에 충전된 상기 다결정 실리콘으로부터 상기 제2 도전형의 불순물을 확산하여 상기 소스 영역과 드레인 영역을 형성하는 공정으로 이루어지는 반도체 장치의 제조 방법.
  7. 반도체 기판의 제1 도전형의 표면 근방에, 게이트 폭방향으로 깊이가 변화하는 오목부 및 소스 영역과 드레인 영역을 형성하기 위한 불순물을 포함하는 다결정 실리콘을 매입하기 위한 트렌치소스부 및 트렌치드레인부를 에칭에 의해 형성하는 공정과,
    상기 오목부, 상기 트렌치소스부 및 상기 트렌치드레인부의 내벽을 포함하는 상기 반도체 기판의 표면에 절연막을 형성하는 공정과,
    다결정 실리콘으로 상기 오목부의 내부를 충전하는 공정과,
    상기 오목부의 내부를 충전하는 상기 다결정 실리콘을 산화막으로 덮은 후, 상기 트렌치소스부 및 상기 트렌치드레인부의 내벽에 형성된 상기 절연막을 제거하고 나서, 상기 트렌치소스부 및 상기 트렌치드레인부의 내부를 제2 도전형의 불순물을 고농도로 포함하는 다결정 실리콘으로 충전하는 공정과,
    상기 트렌치소스부 및 상기 트렌치드레인부에 충전된 상기 다결정 실리콘으 로부터 상기 제2 도전형의 불순물을 확산하여 상기 소스 영역과 상기 드레인 영역을 형성하는 공정으로 이루어지는 반도체 장치의 제조 방법.
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