KR101473003B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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세이코 인스트루 가부시키가이샤
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Abstract

웰(5)에는, 게이트 폭방향으로 웰(5)에 요철을 설치하기 위한 트렌치부(10)가 형성되어 있고, 절연막(7)을 통하여, 트렌치부(10)의 내부 및 상면부에 게이트 전극(2)이 형성되어 있다. 게이트 전극(2)의 게이트 길이방향의 한쪽에는 소스 영역(3)이 형성되어 있고, 다른 쪽에는 드레인 영역(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4)은, 모두, 게이트 전극(2)의 바닥부 근방(트렌치부(10)의 바닥부 근방)의 깊이까지 형성되어 있다. 이와 같이, 소스 영역(3)과 드레인 영역(4)을 깊게 형성함으로써, 게이트 전극(2) 부위에서 얕은 부분에 집중하여 흐르던 전류가 트렌치부(10)의 전체에 일정하게 흐르게 되어, 웰(5)에 형성된 요철에 의해 실효적인 게이트 폭이 넓어진다. 이 때문에, 반도체 장치(1)의 온 저항이 저하하여, 구동 능력이 높아진다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 예를 들면, MOS 트랜지스터에 관한 것이다.
MOS 트랜지스터는 전자 기술에 있어서 핵심을 담당하는 전자 소자로서, MOS 트랜지스터의 소형화와 고구동 능력화는 중요한 과제로 되어 있다.
MOS 트랜지스터를 고구동 능력화하는 방법의 하나로서, 게이트 폭을 길게 하여 온 저항을 저감시키는 방법이 있지만, 게이트 폭을 길게 하면 MOS 트랜지스터의 점유 면적이 커진다는 문제가 있었다.
그래서, 다음의 특허 문헌 1에서는, 가로형 MOS 구조의 MOS 트랜지스터의 전유 면적의 증가를 억제하면서 게이트 폭을 길게 하는 기술이 제안되어 있다.
[특허 문헌 1 : 일본 공개특허공보 2006-294645 공보]
이 기술은, 도 8(a)의 사시도로 나타낸 바와 같이, 웰(5)에 트렌치부(10)를 설치하고, 절연막(7)을 통해 트렌치부(10)의 상면과 내부에 게이트 전극(2)을 형성한 것이다.
웰(5)의 표면 부분에 있어서, 게이트 전극(2)의 한쪽에는 소스 영역(61)이 설치되어 있고, 다른 쪽에는 드레인 영역(62)이 설치되어 있다.
도 8(b)는, 도 8(a)의 A-A 단면도이지만, 이 도면에 나타낸 바와 같이, 트렌치부(10) 내에 게이트 전극(2)이 형성되어 있기 때문에, 절연막(7)에 접하는 윤곽의 길이가 게이트 폭이 된다.
이와 같이, 이 기술에서는, 게이트부를 볼록부와 오목부를 갖는 트렌치 구조로 함으로써, 표면에서의 게이트 전극(2)의 길이에 대하여, 실효적인 게이트 폭의 길이를 길게 할 수 있고, 이에 의해, MOS 트랜지스터의 내압을 저하하지 않고 단위 면적당의 온 저항을 저감할 수 있다.
그러나, 도 8(a)의 구조에서는, 게이트 길이(L)가 짧아짐에 따라, 상정한 구동 능력을 얻을 수 없는 문제가 있었다.
도 8(c)는, 도 8(a)의 B-B 단면도이다. 도 8(b)을 보면 알기 쉽지만, 도 8(c)는, 채널 영역(12)이 형성되는 트렌치 측벽의 거의 끝부분을 잘라낸 단면도이다. 도 8(c)에 나타낸 소스 드레인 사이에 생긴 채널 영역(12) 내에 전류가 전류 경로(13)를 통해 흐르지만, 채널 영역(12)의 상부의 전류 경로(13) 쪽이 하부의 전류 경로(13)보다 짧고, 이 차이는 게이트 길이(L)가 짧을수록 현저해진다. 요컨대, 게이트 길이(L)가 짧아질수록, 채널 영역(12)의 상부의 전류 경로(13)에 집중적으로 전류가 흐르고, 하부의 전류 경로(13)에는 거의 전류가 흐르지 않는 현상이 생겨, 채널 영역(12)을 유효하게 이용할 수 없으며, 상정한 구동 능력을 얻을 수 없는 문제가 생긴다.
본 발명의 목적은, 트렌치 구조를 갖는 반도체 장치의 구동 능력을 향상시키는 것이다.
본 발명은, 상기 목적을 달성하기 위하여, 청구항 1에 기재된 발명에서는, 반도체 기판과, 상기 반도체 기판에 형성되어, 게이트 폭방향으로 깊이가 변화하는 오목부가 형성된 제1 도전형의 웰과, 절연막을 통하여 상기 오목부의 상면 및 내부에 형성된 게이트 전극과, 상기 게이트 전극의 한쪽에 상기 게이트 전극의 바닥부 근방에 걸쳐 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극의 다른 쪽에 상기 게이트 전극의 바닥부 근방에 걸쳐 형성된 제2 도전형의 드레인 영역을 구비한 것을 특징으로 하는 반도체 장치를 제공한다.
청구항 2에 기재된 발명에서는, 상기 소스 영역과 상기 드레인 영역의 바닥부는, 상기 게이트 전극의 바닥부와 같거나, 당해 바닥부보다 깊은 위치에 형성되어 있는 것을 특징으로 하는 청구항 1에 기재된 반도체 장치를 제공한다.
청구항 3에 기재된 발명에서는, 상기 소스 영역과 상기 드레인 영역 중, 바닥부측의 영역은 제2 도전형에 의한 웰에 의해 형성되어 있는 것을 특징으로 하는 청구항 1 또는 청구항 2에 기재된 반도체 장치를 제공한다.
청구항 4에 기재된 발명에서는, 상기 드레인 영역 중, 상기 게이트 전극에 인접하는 영역에서는, 불순물 농도가 낮게 설정되어 있는 것을 특징으로 하는 청구항 1, 청구항 2 또는 청구항 3에 기재된 반도체 장치를 제공한다.
청구항 5에 기재된 발명에서는, 반도체 기판에 제1 도전형의 웰을 형성하는 웰 형성 단계와, 상기 형성한 웰에, 게이트 폭방향으로 깊이가 변화하는 오목부를 형성하는 오목부 형성 단계와, 상기 오목부의 상면 및 내부에 절연막을 형성한 후, 당해 절연막을 통해 상기 오목부의 상면 및 내부에 게이트 전극을 형성하는 게이트 전극 형성 단계와, 상기 형성한 게이트 전극의 양측에 이온을 주입하여, 상기 게이트 전극의 바닥부 근방에 걸쳐 소스 영역과 드레인 영역을 형성하는 소스 드레인 형성 단계로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
청구항 6에 기재된 발명에서는, 반도체 기판에 제1 도전형의 웰을 형성하는 웰 형성 단계와, 상기 제1 도전형의 웰에 2개의 제2 도전형의 웰을 형성하는 제2 웰 형성 단계와, 상기 2개의 제2 도전형의 웰의 사이에, 게이트 폭방향으로 깊이가 변화하는 오목부를 형성하는 오목부 형성 단계와, 상기 오목부의 상면 및 내부에 절연막을 형성한 후, 당해 절연막을 통해 상기 오목부의 상면 및 내부에 게이트 전극을 형성하는 게이트 전극 형성 단계와, 상기 2개의 제2 도전형의 웰에 이온을 주입하여, 소스 영역과 드레인 영역을 형성하는 소스 드레인 형성 단계로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
청구항 7에 기재된 발명에서는, 상기 제2 웰 형성 단계가, 단일한 제2 도전형의 웰의 일부에 이온을 주입하여 제1 도전형으로 전환함으로써, 상기 단일한 제2 도전형의 웰을 분리하여 형성하는 것을 특징으로 하는 청구항 6에 기재된 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, 소스 영역, 드레인 영역을 게이트 전극의 바닥부 근방까지 형성함으로써, 반도체 장치의 구동 능력을 향상시킬 수 있다.
(1) 실시 형태의 개요
웰(5)(도 1)에는, 게이트 폭방향으로 웰(5)에 요철을 설치하기 위한 트렌치부(10)가 형성되어 있고, 절연막(7)을 통하여, 트렌치부(10)의 내부 및 상면부에 게이트 전극(2)이 형성되어 있다. 게이트 전극(2)의 게이트 길이방향의 한쪽에는 소스 영역(3)이 형성되어 있고, 다른 쪽에는 드레인 영역(4)이 형성되어 있다. 소 스 영역(3)과 드레인 영역(4)은, 모두, 게이트 전극(2)의 바닥부 근방(트렌치부(10)의 바닥부 근방)의 깊이까지 형성되어 있다. 이와 같이, 소스 영역(3)과 드레인 영역(4)을 깊게 형성함으로써, 게이트 전극(2)의 부위에서 얕은 부분에 집중하여 흐르던 전류가 트렌치부(10)의 전체에 일정하게 흐르게 되어, 웰(5)에 형성된 요철에 의해 실효적인 게이트 폭이 넓어진다. 이 때문에, 반도체 장치(1)의 온 저항이 저하하여, 구동 능력이 높아진다.
(2) 실시 형태의 상세
도 1은, 본 실시 형태의 반도체 장치의 구성을 설명하기 위한 도면이다.
반도체 장치(1)는, 가로형 MOS 구조의 MOS 트랜지스터이며, 반도체 기판(6)에 웰(5)이 형성되고, 웰(5)에, 게이트 전극(2), 소스 영역(3), 드레인 영역(4)이 더 형성되어 있다.
그리고, 이들 요소는, LOCOS(Local Oxidation of silicon)(11)에 의해, 반도체 기판(6)의 다른 영역으로부터 전기적으로 분리되어 있다.
웰(5)은, 제1 도전형으로 형성되고, 소스 영역(3) 및 드레인 영역(4)은, 제2 도전형으로 형성되어 있다.
제1 도전형을 P형 반도체로 하는 경우, 제2 도전형은 N형 반도체가 되고, 제1 도전형을 N형 반도체로 하는 경우, 제2 도전형은 P형 반도체가 된다.
도 1의 반도체 장치(1)에서는, 제1 도전형을 P형, 제2 도전형을 N형으로 하여, 웰(5)을 P형 반도체로 형성하고, 소스 영역(3)과 드레인 영역(4)을 N형 반도체로 형성되어 있다. 그리고, 도면에서는, P형, N형의 구별을 명확화하기 위하여, P 형의 웰을 「P형 웰」 등으로 기재되어 있다.
본 실시 형태에서는, 반도체 장치(1)를 이러한 구성으로서 설명하지만, 제1 도전형을 N형, 제2 도전형을 P형으로 하여, 웰(5)을 N형 반도체로 형성하고, 소스 영역(3)과 드레인 영역(4)을 P형 반도체로 형성하는 경우에도 동일한 설명이 가능하다.
웰(5)에는, 오목부로 구성된 트렌치부(10)가 게이트 폭방향으로 복수 배열되어 형성되어 있고, 이에 의해, 웰(5)의 게이트 폭방향의 깊이가 변화한다.
여기에서, 소스 영역(3)과 드레인 영역(4) 사이의 방향(도면의 L)이 게이트 길이방향이고, 반도체 장치(1)의 표면에 나란하고 L에 수직인 방향이 게이트 폭방향이다.
또한, 본 실시 형태에서는, 트렌치부(10)를 복수 형성하였지만 이것은 단수여도 된다.
트렌치부(10)의 내면 및 트렌치부(10)의 상면측, 즉, 게이트 전극(2)이 웰(5)에 대면하는 면에는 예를 들면 SiO2 등에 의한 절연막(7)이 형성되어 있다.
그리고, 트렌치부(10)의 내부 및 상면에는 절연막(7)을 통해 폴리실리콘 등에 의한 게이트 전극(2)이 형성되어 있다.
이들, 트렌치부(10) 및 게이트 전극(2)의 구조는, 도 8(a)∼(c)에 나타낸 종래예와 동일하다.
게이트 전극(2)의 게이트 길이방향의 측면 영역에는, 한쪽에는 N형 반도체로 구성된 소스 영역(3)이 형성되고, 다른 쪽에는 N형 반도체로 구성된 드레인 영역(4)이 형성되어 있다.
소스 영역(3)과 드레인 영역(4)의 깊이는, 게이트 전극(2)의 바닥부 근방(트렌치부(10)의 바닥부 근방이라고 할 수도 있다)에 이르고 있다.
그리고, 소스 영역(3)에는 콘택트(8)가 복수 형성되고, 드레인 영역(4)에는 콘택트(9)가 복수 형성되어 있으며, 외부의 회로와의 접합을 행할 수 있도록 되어 있다.
도면 중 「n+」의 표기는, N형의 농도가 고농도(즉, 불순물이 고농도)인 것을 나타낸다. 저농도인 경우는 「n-」로 표기한다.
또한, N형 반도체의 경우는 불순물로서 비소나 인 등의 이온이 이용되고, P형 반도체의 경우는, 붕소 등의 이온이 이용된다.
이와 같이, 소스 영역(3)과 드레인 영역(4)을 게이트 전극(2)의 바닥부 근방에까지 형성함으로써, 게이트 길이가 짧아졌다고 해도 도 8(c)에 나타낸 채널 영역(12)의 아래쪽의 전류 경로(13)에 흐르는 전류가 증가하여, 실효적인 게이트 폭을 넓힐 수 있다.
이에 의해, 반도체 장치(1)의 점유 면적의 증가를 억제하면서, 반도체 장치(1)의 구동 능력을 향상시킬 수 있다.
본 실시 형태에서는, 소스 영역(3)과 드레인 영역(4)을 게이트 전극(2)의 바닥부 근방에 형성하지만, 이 근방이란, 바람직하게는 게이트 전극(2)의 바닥부(트렌치부(10)의 바닥부)로부터 깊이로 하여 ±20%의 범위이고, 더욱 바람직하게는, ±10%의 범위이다.
그리고, 소스 영역(3)과 드레인 영역(4)을 깊게 하는 것에 의한 효과를 확실하기 얻기 위해서는, 소스 영역(3)과 드레인 영역(4)의 바닥부를, 게이트 전극(2)의 바닥부(트렌치부(10)의 바닥부)와 같거나 보다 깊게 하는 것이 바람직하다.
다음으로, 반도체 장치(1)의 제조 방법에 대해 설명한다.
반도체 장치(1)를 제조하기 위해서는, 우선, 반도체 기판(6)에 LOCOS(11)와 웰(5)을 형성한다. 다음으로, 웰(5)에 트렌치부(10)를 에칭 등에 의해 형성한다. 그리고, 웰(5)의 내부와 상면에 절연막(7)을 형성하고, 그 위에 게이트 전극(2)을 형성한다. 마지막으로, 이온 주입에 의해, 소스 영역(3)과 드레인 영역(4)을 형성한다.
이상의 제조 방법은, 소스 영역(3)과 드레인 영역(4)의 이온 주입 에너지를 높이는 것 외에는, 종래의 반도체 장치의 제조 방법과 동일하다.
도 1의 반도체 장치(1)는, 캐리어가 전자이고 N채널로 되어 있다. 이 경우, 소스 영역(3)과 드레인 영역(4)의 이온 주입시의 불순물은, 종래 이용되던 비소(As)보다 인(P) 쪽이 열확산되기 쉬워 바람직하다.
또, 반도체 장치(1)를, 캐리어가 홀인 P채널로 형성하는 경우(웰(5)을 N형, 소스 영역(3)·드레인 영역(4)을 P형으로 한 경우), 불순물은, 종래 이용되던 2불화붕소(BF2)보다 붕소(B) 쪽이 같은 주입 에너지로 깊게 주입되기 때문에 바람직하다.
이상에 설명한 본 실시 형태에 의해 다음과 같은 효과를 얻을 수 있다.
(1) 게이트 전극(2)을 트렌치부(10)에 형성하여 트렌치 구조로 함으로써, 실효적인 게이트 폭을 넓힐 수 있다.
(2) 소스 영역(3)과 드레인 영역(4)의 바닥부를 게이트 전극(2)의 바닥부 근방까지 깊게 형성함으로써, 트렌치 구조의 얕은 부분으로의 전류의 집중을 완화할 수 있고, 트렌치 구조에 의한 실효적인 게이트 폭의 증대를 유효하게 할 수 있다.
(3) 소스 영역(3)과 드레인 영역(4)의 바닥부를 게이트 전극(2)의 바닥부 근방까지 깊게 형성함으로써, 게이트 길이가 짧은 경우에도 트렌치 구조의 얕은 부분으로의 전류의 집중을 완화할 수 있다.
(4) 실효적인 게이트 폭이 넓어지기 때문에, 온 저항이 저하하여, 반도체 장치(1)의 구동 능력을 높일 수 있다.
(5) 1칩으로 고구동 능력을 갖는 CMOS(Complementary Metal Oxide Semiconductor) 구조를 제작할 수 있다.
이상과 같이, 반도체 장치(1)에 있어서, 웰(5)은, 상기 반도체 기판(6)에 형성되어, 게이트 폭방향으로 깊이가 변화하는 오목부(트렌치부(10))가 형성된 제1 도전형의 웰로서 기능하고 있다.
그리고, 게이트 전극(2)은, 절연막(7)을 통하여 상기 오목부의 상면 및 내부에 형성되어 있으며, 소스 영역(3)은, 게이트 전극(2)의 한쪽에 게이트 전극(2)의 바닥부 근방에 걸쳐 형성된 제2 도전형의 소스 영역으로서 기능하고, 드레인 영역(4)은, 게이트 전극(2)의 다른 쪽에 게이트 전극(2)의 바닥부 근방에 걸쳐 형성된 제2 도전형의 드레인 영역으로서 기능하고 있다.
또한, 소스 영역(3)과 드레인 영역(4)의 바닥부는, 게이트 전극(2)의 바닥부와 같거나, 당해 바닥부보다 깊은 위치에 형성하면 효과적이다.
또한, 반도체 장치(1)에서는, 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로 하여 N채널로 하였지만, 제1 도전형을 N형, 제2 도전형을 P형으로 하여 P채널로 할 수도 있다.
(변형예 1)
붕소 등은, 주입 에너지를 높이면, 웰(5)의 깊이까지 용이하게 주입할 수 있지만, 비소나 인 등은, 웰(5)의 깊이까지 주입하는 것은 곤란한 경우가 있다.
그래서, 본 실시 형태에서는, 웰(5)에 소스 영역(3), 드레인 영역(4)으로서 기능하는 제2 웰을 형성한다. 제2 웰의 형성에서는, 이온이 열에 의해 확산되기 때문에, 웰(5)의 깊이까지 이온을 분포시킬 수 있다.
우선, 도 2를 이용하여 제2 웰의 형성 방법에 대해 설명한다.
반도체 기판(6)에, LOCOS(11)와 P형의 웰(5)을 형성한 후, 웰(5)의 상면에, 소스 영역과 드레인 영역을 형성하는 면이 노출되도록 레지스터(23)로 마스크를 형성한다.
상면으로부터, 예를 들면 비소나 인 등의 이온을 주입하여 열처리를 행하면, 소스 영역과 드레인 영역을 형성하는 영역에 N형의 제2 웰(21, 22)이 형성된다. 또한, 도면에서는 N형인 것을 명확화하기 위하여 N형 웰이라고 기재되어 있다.
제2 웰(21, 22)의 바닥부는, 반도체 장치(1)와 동일하게 나중에 형성하는 게이트 전극(2)의 바닥부 근방에 형성되어 있다.
이와 같이 하여 형성된 제2 웰(21, 22)에 N형에 대응하는 이온을 주입함으로써 소스 영역 및 드레인 영역이 형성된다.
도 3은, 변형예 1에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
반도체 장치(20)는, 소스 영역 및 드레인 영역의 구성이 다른 것 외에는 반도체 장치(1)와 같다.
제2 웰(21, 22)의 상면 부분에는 이온이 주입되어, 제2 웰(21)의 상면에 n+ 영역(24)이 형성되고, 제2 웰(22)의 상면에 n+ 영역(25)이 형성되어 있다.
그리고, n+ 영역(24)에는 콘택트(8)가 형성되고, n+ 영역(25)에는 콘택트(9)가 형성되어 있다.
제2 웰(21)과 n+ 영역(24)은, 전체가 소스 영역으로서 기능하고, 제2 웰(22)과 n+ 영역(25)은, 전체가 드레인 영역으로서 기능한다.
이와 같이, 게이트 전극(2)의 바닥부 근방까지 이온 주입이 곤란한 경우는, 제2 웰(21)과 제2 웰(22)을 형성함으로써, 게이트 전극(2)의 바닥부 근방까지 소스 영역 및 드레인 영역을 형성할 수 있다.
이와 같이, 본 변형예에서는, 게이트 전극(2)의 바닥부 근방에까지 이온 주입이 곤란한 경우에도, 제2 웰(21, 22)에 의해 소스 영역과 게이트 영역을 형성할 수 있다.
또한, 반도체 장치(20)는, N채널이지만, P채널로 하는 경우는, 웰(5)을 N형, 제2 웰(21, 22)을 P형으로 형성하고, 제2 웰(21, 22)의 상면에 P형의 농도가 높은 p+ 영역을 형성한다.
이상의 반도체 장치(20)에서는, 소스 영역과 드레인 영역 중, 바닥부측의 영역은 제2 도전형(여기에서는 N채널이므로 N형, P채널의 경우는 P형)에 의한 웰(5)에 의해 형성되어 있다.
(변형예 2)
본 변형예에서는, 소스 영역 및 게이트 영역으로서 기능하는 제2 웰의 다른 형성 방법을 설명한다.
변형예 1에서는, 레지스터(23)에 의해 게이트 전극(2)을 형성하는 영역에 마스크를 형성하고, 제2 웰(21, 22)을 개별적으로 형성하였지만, 본 변형예에서는, 단일한 제2 웰을 형성하고, 이것을 분리함으로써 소스 영역 및 드레인 영역에 대응하는 제2 웰을 형성한다.
이하에, 도 4를 이용하여 제2 웰의 형성 방법에 대해 설명한다.
우선, 반도체 기판(6)에, LOCOS(11)와 P형의 웰(5)을 형성한 후, 웰(5)의 상면에 이온을 주입해 열처리하여, 단일한 N형의 제2 웰을 형성한다. 이 단일한 제2 웰은, 도 4의 제2 웰(31)과 제2 웰(32) 및 양 웰 사이의 영역에 형성된다.
다음으로, 제2 웰(31, 32)을 형성하는 영역의 상면에 레지스터(34, 35)로 마스크를 형성하여, 게이트 전극(2)을 형성하는 면을 노출시킨다.
이 상태로, 붕소 등의 이온을 주입하면, 노출 부분의 N형인 영역이 P형으로 전환되어, P형 영역(33)이 형성된다. P형 영역(33)의 바닥부는, 단일한 제2 웰의 바닥부보다 깊게 설정되고, 이에 의해, 단일한 제2 웰이 제2 웰(31)과 제2 웰(32)로 분리된다.
제2 웰(31)과 제2 웰(32)을 형성한 후의 공정은, 변형예 1과 동일하다.
도 5는, 변형예 2에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
반도체 장치(30)에서는, 제2 웰(31, 32)의 상면에 이온이 주입되어, 제2 웰(31)의 상면 영역에 n+ 영역(36)이 형성되고, 제2 웰(32)의 상면 영역에 n+ 영역(37)이 형성되어 있다. n+ 영역(36)에는 콘택트(8)가 형성되고, n+ 영역(37)에는 콘택트(9)가 형성되어 있다.
그리고, 제2 웰(31)과 n+ 영역(36)은, 전체가 소스 영역으로서 기능하고, 제2 웰(32)과 n+ 영역(37)은, 전체가 드레인 영역으로서 기능한다.
또, 단일한 제2 웰을 분리한 P형 영역(33)에는, 트렌치부(10)가 형성되고, 절연막(7)을 통해 게이트 전극(2)이 형성되어 있다.
이와 같이, 게이트 전극(2)의 바닥부 근방까지 이온 주입이 곤란한 경우는, 단일한 제2 웰을 게이트 전극(2)의 바닥부 근방까지 형성하고, 이것을 분리함으로써 소스 영역과 드레인 영역을 형성할 수 있다.
이와 같이, 단일한 제2 웰을 트렌치부(10)의 아래쪽에도 형성한 경우는, 트렌치부(10)의 바로 아래에 P형 영역을 형성한다.
(변형예 3)
본 변형예에서는, 드레인 영역에 전계 완화 영역을 설치함으로써 반도체 장치의 내압을 향상시킨다.
도 6은, 본 변형예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
반도체 장치(40)에서는, 앞서 설명한 반도체 장치(1)(도 1)의 드레인 영 역(4) 중, 게이트 전극(2)에 대면하는 측의 영역에 N형의 농도가 낮은 n- 영역(4b)이 설치되어 있다. n- 영역(4b)은, 게이트 전극(2)의 바닥부 근방까지 형성되어 있다.
N형의 농도가 높은 n+ 영역(4a)은, 반도체 장치(1)의 드레인 영역(4)(도 1)과 동일한 정도의 농도로서, 콘택트(9)가 형성되어 있다.
한편, 소스측의 구성은, 반도체 장치(1)와 같다.
이들 농도차는, 예를 들면, 드레인 영역 전체를 n-의 농도로 형성하고, 그 후, n- 영역(4b)의 부분에 마스크를 형성하여 n+ 영역(4a)의 영역에 이온 주입함으로써 형성할 수 있다.
즉, 반도체 장치(40)에서는, 드레인 영역 중, 게이트 전극(2)에 인접하는 영역에서는, 불순물 농도가 낮게 설정되어 있다.
이와 같이, 게이트 전극(2)과 n+ 영역(4a) 사이에, N형 농도가 낮은 영역을 형성하면, 이 영역에서 전계가 완화되어, 반도체 장치(40)의 내압이 향상한다.
(변형예 4)
본 변형예도, 드레인 영역에 전계 완화 영역을 설치함으로써 반도체 장치의 내압을 향상시킨 것이다.
도 7은, 본 변형예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
반도체 장치(50)에서는, 앞서 설명한 변형예 2의 반도체 장치(20)(도 3)의 드레인 영역에, 게이트 전극(2)과 대면하는 영역에 형성된 N형의 농도가 높은 n+ 영역(22a)과, 콘택트(9)측에 형성된 N형의 농도가 낮은 n- 영역(22b)이 설치되어 있다.
이것은, 드레인 영역에 제2 웰로서 n- 영역을 형성한 후, n+ 영역(22a)을 형성하는 영역의 상면에 이온을 주입하여 n+ 영역(22a)을 형성한 것이다. n+ 영역(22a)에는 콘택트(9)가 형성되어 있다. n+ 영역(22b)의 N형 농도는 드레인 영역(4)(도 1)과 동일한 정도이다.
한편, 소스측의 구성은, 반도체 장치(20)와 같다.
이와 같이, 게이트 전극(2)과 n+ 영역(22a) 사이에, N형 농도가 낮은 영역을 형성하면, 이 영역에서 전계가 완화되어, 반도체 장치(50)의 내압이 향상된다.
도 1은 본 실시 형태의 반도체 장치의 구성을 설명하기 위한 도면이다.
도 2는 제2 웰의 제조 방법을 설명하기 위한 도면이다.
도 3은 변형예 1에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4는 변형예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 변형예 2에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 6은 변형예 3에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 7은 변형예 4에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 8은 종래의 반도체 장치를 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 장치 2 : 게이트 전극
3 : 소스 영역 4 : 드레인 영역
5 : 웰 6 : 반도체 기판
7 : 절연막 10 : 트렌치부

Claims (9)

  1. 반도체 기판과,
    상기 반도체 기판에 형성되어, 게이트 폭방향으로 깊이가 변화하는 오목부, 상기 오목부에서 가로의 제1 방향으로 연장되는 제1 평편부 및 상기 오목부에서 상기 제1 방향과 반대인 가로의 제2 방향으로 연장되는 제2 평편부가 형성된 제1 도전형의 웰과,
    게이트 절연막을 통해 상기 오목부의 상면 및 내부에 형성되어, 상기 오목부의 내부 전체를 충전하고 있는 게이트 전극과,
    상기 게이트 전극의 일측의 상기 제1 평편부에 상기 반도체 기판의 표면으로부터 상기 게이트 전극의 바닥부에 걸쳐 배치된 제2 도전형의 소스 영역과,
    상기 게이트 전극의 타측의 상기 제2 평편부에 상기 반도체 기판의 표면으로부터 상기 게이트 전극의 바닥부에 걸쳐 배치된 제2 도전형의 드레인 영역을 구비하고,
    상기 소스 영역과 상기 드레인 영역은, 연직방향으로 한결같은 두께를 가지며, 표면 및 바닥부가 평탄하고,
    상기 제1 평편부와 상기 제2 평편부는, 상기 웰의 최상부에서 상기 게이트 전극의 바닥부의 깊이와 같거나 깊게 형성된 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 소스 영역과 상기 드레인 영역의 바닥부측의 영역은 제2 도전형에 의한 웰에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 드레인 영역 중, 상기 게이트 전극에 인접한 영역에서는, 불순물 농도가 상기 게이트 전극에 인접하지 않은 영역의 불순물 농도 보다 낮게 설정되어 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판에 제1 도전형의 웰을 형성하는 웰 형성 단계와,
    상기 형성한 웰에, 게이트 폭방향으로 깊이가 변화하는 오목부를 형성하는 오목부 형성 단계와,
    상기 오목부의 상면 및 내부에 게이트 절연막을 형성한 후, 상기 게이트 절연막을 통해 상기 오목부의 상면 및 내부에 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 형성한 게이트 전극의 양측에 이온을 주입하여, 상기 게이트 전극의 바닥부에 걸쳐 소스 영역과 드레인 영역을 형성하는 소스 드레인 형성 단계로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판에 제1 도전형의 웰을 형성하는 웰 형성 단계와,
    상기 제1 도전형의 웰에 2개의 제2 도전형의 웰을 형성하는 제2 웰 형성 단계와,
    상기 2개의 제2 도전형의 웰 사이에, 게이트 폭방향으로 깊이가 변화하는 오목부를 형성하는 오목부 형성 단계와,
    상기 오목부의 상면 및 내부에 게이트 절연막을 형성한 후, 상기 게이트 절연막을 통해 상기 오목부의 상면 및 내부에 게이트 전극을 형성하는 게이트 전극 형성 단계와,
    상기 2개의 제2 도전형의 웰에 이온을 주입하여, 소스 영역과 드레인 영역을 형성하는 소스 드레인 형성 단계로 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제2 웰 형성 단계는, 단일한 제2 도전형의 웰의 일부에 이온을 주입하여 제1 도전형으로 전환함으로써, 상기 단일한 제2 도전형의 웰을 분리하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판에 제1 도전형의 제1 웰을 형성하는 제1 웰 형성 단계와,
    상기 제1 도전형의 웰 내에 제2 도전형의 제2 웰을 형성하는 제2 웰 형성 단계와,
    상기 반도체 기판의 표면으로부터 상기 제2 웰의 바닥부보다도 깊고, 상기 제2 웰의 도전형을 반전시킬 수 있는 농도인 제1 도전형의 이온을 주입하여, 상기 제2 웰을 2개로 나누는 제1 도전형 분리 영역을 형성하는 단계와,
    게이트 길이 방향에 있어서의 상기 제1 도전형 분리 영역의 길이 보다도 길고, 상기 제2 웰의 깊이 보다도 얕은 오목부를 상기 반도체 기판의 표면으로부터 내부에 걸쳐 형성하는 단계와,
    상기 오목부에 게이트 절연막을 형성한 후, 상기 게이트 절연막을 통해, 상기 오목부의 상면 및 내부에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 형성한 후, 상기 제2 웰에 제2 도전형의 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 갖는 반도체 장치의 제조 방법.
  9. 반도체 기판과,
    상기 반도체 기판의 표면으로부터 일정한 깊이에 설치된 제1 도전형의 제1 웰과,
    상기 제1 도전형의 웰의 표면에 배치된 게이트 길이 방향과 수평의 길이 방향을 갖고, 깊이를 갖는 오목부와,
    상기 오목부의 주위에, 상기 오목부의 상기 깊이보다 깊게 설치된 제2 도전형의 제2 웰과,
    상기 오목부의 상면 및 내부에 설치된 게이트 절연막과,
    상기 게이트 절연막을 통해 상기 오목부의 상면 및 내부에 설치된 게이트 전극과,
    상기 오목부의 바닥면의 상기 게이트 절연막 아래에 배치되고, 상기 제2 웰을 2개로 분리하는, 상기 제1 웰보다 높은 불순물 농도를 갖는 제1 도전형의 분리 영역과,
    상기 게이트 전극의 일측의 상기 제2 웰의 표면에 설치된 제2 도전형의 고농도 불순물을 갖는 소스 영역과,
    상기 게이트 전극의 타측의 상기 제2 웰의 표면에 설치된 제2 도전형의 고농도 불순물을 갖는 드레인 영역을 구비한 것을 특징으로 하는 반도체 장치.
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