JP3270405B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｂｉｐｏｌａｒや
ＣＭＯＳが搭載可能な、エピタキシャル層を形成した半
導体基板において、１５Ｖ以上の耐圧をもつ高耐圧絶縁
ゲートＮチャネル電界効果型トランジスタ、及びこの高
耐圧絶縁ゲートＮチャネル絶縁ゲート電界効果型トラン
ジスタを含む半導体装置に関する。
【０００２】
【従来の技術】図５はＰ型半導体基板１を用い、Ｎ型エ
ピタキシャル工程を経て作製されたＢｉＣＭＯＳ集積回
路の１例の断面図である。Ｎチャネル型絶縁ゲート電界
効果型トランジスタ１０１はＮ型エピタキシャル層２に
Ｐ型ウェル層４を形成し、この領域内に形成し、Ｐ型絶
縁ゲート電界効果型トランジスタ１０２はＮ型エピタキ
シャル層２の領域に形成する。ＮＰＮ縦形バイポーラト
ランジスタ１０３は、Ｎ型埋込み層１３上のＮ型エピタ
キシャル層２に、Ｐ型ベース領域１５及びＮ型シンカー
１４を形成して作製される。各素子の分離、特に絶縁ゲ
ート電界効果型トランジスタとバイポーラトランジスタ
の分離はＰ型埋込み層３とＰ型ウェル層４をＮ型エピタ
キシャル層の上下から拡散させ、接触させることにより、
行うことができる。
【０００３】Ｎ型エピタキシャル層は、目的とする集積
回路の性能によるが、１例としてＮＰＮ縦形バイポーラ
トランジスタの耐圧を１５Ｖ以上に設定する場合、厚み
を４μｍ以上にするとよい。Ｎ型シンカー１４はコレク
タ抵抗の低減や、寄生バイポーラのｈfeの低減のために
濃度が５×１０17〜１×１０19／ｃｍ3で深さが３〜５
μｍの間の条件から選ぶとよい。
【０００４】図２は、ＢｉＣＭＯＳ集積回路においてエ
ピタキシャル層を有する半導体基板に使用される高耐圧
絶縁ゲートＮチャネル電界効果型トランジスタの１例の
断面図である。１は半導体基板で、一般的にＰ型半導体
基板を用いる。このＰ型半導体基板上に１×１０14〜１
×１０16／ｃｍ3のＮ型エピタキシャル層２を形成し、
この中で素子を作製する。Ｎチャネル型の絶縁ゲート電
界効果型トランジスタの場合は、Ｐ型ウェル層４及び必
要に応じてＰ型埋込み層３を形成し、このＰ型の領域内
に形成する。５、６は絶縁ゲート電界効果型トランジス
タのソース領域及びドレイン領域で、ＰまたはＡｓを注
入し、１×１０20／ｃｍ3以上となるような高濃度とす
る。 ゲート電極８はゲート絶縁膜７を介してチャネル
形成領域１１上に形成するが、ドレイン領域６及びチャ
ネル形成領域１１の間に、１×１０16〜１×１０18／ｃ
ｍ3のＮ型の低濃度領域９を形成することにより、この低
濃度領域が無い場合に比較してドレイン・ソース間耐圧
を高くすることができる。これは、通常の絶縁ゲート電
界効果型トランジスタに比べてドレイン側の空乏層が、
この低濃度領域で伸びやすいために、ドレイン領域とチ
ャネル形成領域の間のジャンクションで生じるアバラン
シェ破壊を生じにくくする効果があるためである。この
低濃度領域の長さは、所望の耐圧によるが、１５Ｖから
４０Ｖの耐圧の場合は１．５μｍから３μｍの間で設定
するとよい。またＮ型の低濃度領域上の絶縁膜はゲート
絶縁膜より厚くすることにより、ゲート・ドレイン間の
高電界化を避けることができ、これに起因するリーク・
及び破壊を防ぐことができる。このゲート絶縁膜より厚
い絶縁膜１０は０．１μｍ以上の厚さが望ましく、例え
ば素子分離のためのフィールド絶縁膜を併用してもよ
い。
【０００５】ただ、図２の構造の高耐圧絶縁ゲート電界
効果型トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓ
ｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低く、ドレイ
ン端子が外部のパッドと接続している場合、外部からド
レイン端子に入ってくる静電気によってＮ型の低濃度領
域においてジャンクション破壊を起こしやすいという欠
点を持つ。この静電気による破壊を防止するためには、
例としてパッドに通じる配線に、特殊な保護素子を回路
上設置するという方法がある。しかしこの保護素子を設
置することにより、半導体集積回路の面積が増大し、コ
ストの増加を招くことになる。半導体集積回路の面積を
増大させないために、保護素子を用いずに高耐圧絶縁ゲ
ート型トランジスタのＥＳＤ耐量を向上するには、例え
ば図４のように深いＮ型の拡散領域１２を、高濃度ドレ
イン領域を中心に形成するという方法がある。しかし、
この方法も、このＮ型の拡散領域を形成するためにマス
ク工程及び拡散工程を新たに付加しなければならず、工
程増によるコストの増加を招く。このＮ型拡散層１２は
濃度が濃いほど、またＮ型エピタキシャル層２の表面か
ら拡散させる深さが深いほど、ＥＳＤ耐量を向上させる
ことができる。例えば、ＨＢＭ（Ｈμｍａｎ Ｂｏｄｙ
Ｍｏｄｅｌ）の場合、ＥＳＤ耐量２ｋＶ以上を得るには、
Ｎ型拡散層の濃度が、１×１０16／ｃｍ3以上、深さが
１．５μｍ以上であればよい。
【０００６】以上のように高耐圧絶縁ゲート電界効果型
トランジスタにおいて、高耐圧と高ＥＳＤ耐量を両立さ
せるためには、１マスク分の工程増を避けることができ
ない。そこで、この発明の目的は、従来のこのような課題
を解決するため、保護素子を用いず、かつ工程を増加さ
せることなく、高耐圧絶縁ゲート電界効果型トランジス
タの高耐圧と高ＥＳＤ耐量を両立させることにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、Ｐ型の半導体基板上に形成されたＮ型
のエピタキシャル層に、互いに間隔を置いて設けられた
Ｎ型で高濃度のソース領域及びドレイン領域と、ソース
領域及びドレイン領域との間のチャネル形成領域及び、
チャネル形成領域とゲート絶縁膜を介して設けられたゲ
ート電極とを有し、さらにドレイン領域とチャネル形成
領域との間に形成されたＮ型の低濃度領域と低濃度領域
上に形成されたゲート絶縁膜より厚い絶縁膜とを有し、
半導体基板とエピタキシャル層の境界であってソース領
域、ドレイン領域、チャネル形成領域及び低濃度領域を
含む領域にＰ型埋込み層を有し、ソース領域、チャネル
形成領域及び、ゲート絶縁膜より厚い絶縁膜下の領域の
一部を含み、ドレイン領域を囲む領域にＰ型ウェル層を
有することを特徴とする、高耐圧絶縁ゲートＮチャネル
電界効果型トランジスタとした。
【０００８】また、Ｐ型ウェル層及びＰ型埋め込み層
が、ソース領域、チャネル形成領域及び、ゲート絶縁膜
より厚い絶縁膜下の領域の一部を含み、ドレイン領域を
囲む領域に形成されていることを特徴とする、先の構造
の高耐圧絶縁ゲートＮチャネル電界効果型トランジスタ
とした。また、半導体基板とエピタキシャル層の境界で
あって、ソース領域、チャネル形成領域及び、ゲート絶
縁膜より厚い絶縁膜下の領域の一部を含み、ドレイン領
域を囲む領域にＰ型埋込み層を有し、ソース領域、ドレ
イン領域、チャネル形成領域及びゲート絶縁膜より厚い
絶縁膜下の領域を含む領域にＰ型ウェル層を有し、ドレ
イン領域及び、ゲート絶縁膜より厚い絶縁膜下の一部を
含む領域に、濃度が５×１０17〜１×１０19／ｃｍ
3で、深さが３〜５μｍのＮ型の拡散領域が形成されて
いることを特徴とする、先の構造の高耐圧絶縁ゲートＮ
チャネル電界効果型トランジスタとした。
【０００９】また、ソース領域とゲート絶縁膜との間
と、ドレイン領域とゲート絶縁膜との間に、ゲート絶縁
膜より厚い絶縁膜を有し、ゲート絶縁膜より厚い絶縁膜
下にＮ型の低濃度領域を有し、半導体基板とエピタキシ
ャル層の境界であってソース領域、ドレイン領域、ゲー
ト絶縁膜下の領域及びゲート絶縁膜より厚い絶縁膜下の
領域を含む領域にＰ型埋込み層を有し、Ｐ型ウェル層が
ゲート絶縁膜のソース領域側端部及びドレイン領域側端
部から離れて、ゲート絶縁膜下の一部の領域に形成され
ていることを特徴とする先の構造の高耐圧絶縁ゲートＮ
チャネル電界効果型トランジスタとした。
【００１０】また、Ｐ型ウェル層及びＰ型埋込み層がゲ
ート絶縁膜のソース領域側端部及びドレイン領域側端部
から離れて、ゲート絶縁膜下の一部の領域に形成されて
いることを特徴とする先の構造の高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタとした。また、Ｐ型埋込
み層及びＰ型ウェル層で囲まれた、Ｎ型エピタキシャル
層からなるＮ型の領域の深さが２．５μｍ以上であるこ
とを特徴とする、先の構造の高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタとした。
【００１１】また、Ｐ型の半導体基板及びＰ型埋込み層
及びＰ型ウェル層で囲まれた、Ｎ型エピタキシャル層か
らなるＮ型の領域の深さが２．５μｍ以上であることを
特徴とする、先の構造の高耐圧絶縁ゲートＮチャネル電
界効果型トランジスタとした。また、Ｎ型の低濃度領域
の濃度が３×１０17／ｃｍ3以上の場合、ゲート絶縁膜
下の一部の領域に形成されるＰ型ウェル層と、ソース領
域側及びドレイン領域側のそれぞれのゲート絶縁膜端ま
での距離が等しく、その長さが２．２〜４．２μｍであ
ることを特徴とする高耐圧絶縁ゲートＮチャネル電界効
果型トランジスタとした。
【００１２】また、Ｎ型の低濃度領域の濃度が３×１０
17／ｃｍ3以上の場合、ゲート絶縁膜下の一部の領域に
形成されるＰ型ウェル層及びＰ型埋込み層と、ソース領
域側及びドレイン領域側のそれぞれのゲート絶縁膜端ま
での距離が等しく、その長さが２．２〜４．２μｍであ
ることを特徴とする高耐圧絶縁ゲートＮチャネル電界効
果型トランジスタとした。
【００１３】
【発明の実施の形態】以下にこの発明の実施の形態を図
面に基づいて説明する。本発明は図５の断面図にみられ
るようなＢｉＣＭＯＳ集積回路に用いる高耐圧絶縁ゲー
トＮチャネル電界効果型トランジスタに関するものであ
る。まず最初に、本発明の高耐圧絶縁ゲート電界効果型
トランジスタの製造工程を図８に基づいて説明する。
【００１４】最初にＰ型半導体基板１を用意し、この表
面のある部分に不純物を導入する。この不純物注入領域
は後に埋込み層となる領域であり、ＮＰＮ縦形バイポー
ラトランジスタを作製する場合はその素子領域に、ＳB
やＡｓなどのＮ型の不純物を注入することによりＮ型埋
込み層を形成し、素子分離領域や高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタの素子領域などにはＢを
注入することにより、Ｐ型埋込み層３を形成する（図８
（ａ））。注入は、例えばイオン注入法で行う。注入量
は作製する素子の特性によるが、Ｂをイオン注入する場
合は、特に欠陥を抑えるために、１０14のオーダーかそ
れ以下であることが望ましい。
【００１５】次にＮ型のエピタキシャル層２をＰ型半導
体基板上に形成する。膜厚や濃度は作製する素子や回路
の性能によって変える。このときＰ型半導体基板表面に
形成した埋込み層は、エピタキシャル成長中の熱拡散や
オートドーピングにより、Ｎ型エピタキシャル中を上方
に拡散する（図８（ｂ））。次にＮ型エピタキシャル層
の表面からＰ型ウェル層５を形成するために、Ｂを注入
し、拡散する。このＰ型ウェル層は、Ｎチャネル絶縁ゲー
ト電界効果型トランジスタ、ＰＮＰ縦形バイポーラトラ
ンジスタなどの素子領域や素子分離領域に形成する。素
子分離は一般的にこのＰ型ウェル層とＰ型埋込み層を上
下から接触させることにより行うので、Ｐ型埋込み層と
Ｐ型ウェル層の不純物注入量や、先に述べた熱拡散など
の影響を考慮して熱処理を調整してプロセス設計を行う
必要がある。本発明の高耐圧絶縁ゲートＮチャネル電界
効果型トランジスタにおいては、チャネルを形成する領
域にはＰ型ウェル層を形成するが、高濃度ドレイン領域
を形成する領域にはあえてＰ型ウェル層を形成しないよ
うにしている（図８（ｃ））。ＮＰＮ縦形バイポーラト
ランジスタを同時に集積化する場合は、一般的にコレク
タ部分にＮ＋シンカーをこの工程の前後で形成する。
【００１６】次に反転防止層及びフィールド絶縁膜を形
成する。高耐圧絶縁ゲート電界効果型トランジスタを形
成する場合、このフィールド絶縁膜及び反転防止層を、
チャネル形成領域とドレイン領域の間に同時に形成して
もよい。そうすることにより、マスク工程を増加させず
に高ドレイン耐圧を得るための、高耐圧絶縁ゲート電界
効果型トランジスタ特有のＮ型低濃度領域を形成するこ
とができる（図８（ｄ））。
【００１７】次に、ゲート酸化膜７、ゲート電極８、高
濃度ソース領域５、高濃度ドレイン領域６の形成など、
通常の絶縁ゲート電界効果型トランジスタ特有のプロセ
スを行う（図８（ｅ））。バイポーラトランジスタを同
時に集積化する場合は、あえて図示しないが、ベース拡散
工程なども付加する。その後は、図示しないが、中間絶縁
膜、金属配線、パッシベーションなどの工程を経て半導
体素子を完成させる。
【００１８】以上述べたように、本プロセスで高耐圧絶
縁ゲートＮチャネル電界効果型トランジスタのためだけ
のプロセスはなく、通常のＢｉＣＭＯＳ作製プロセスで
同時に本素子が作製できる。なお本発明でいう高耐圧と
は、先に述べたようにドレイン・ソース間またはドレイ
ン・基板間の耐圧が１５Ｖ以上であることを言ってい
る。
【００１９】図１（ａ）は、本発明の半導体素子の断面
図で、図１（ｂ）は本発明の半導体素子の模式平面図あ
る。この図において、Ｐ型埋込み層３はこの高耐圧絶縁
ゲート電界効果型トランジスタの素子領域の下側全面を
覆っているが、Ｐ型ウェル層は図２の従来例のように素
子領域全面に形成しておらず、高濃度ドレイン領域以外
の、ソース領域５、Ｎ型低濃度領域９の一部を含む領域
に形成している。また、図１（ｂ）のようにこのＰ型ウ
ェル層はこの高耐圧絶縁ゲート電界効果型トランジスタ
の周囲を囲むように、図１（ｂ）の１１の２つの点線の
内側に形成する。従ってドレインと同電位となる領域
は、ドレイン領域６と、Ｎ型低濃度領域９と、Ｐ型埋込
み層及びＰ型ウェル層で囲まれるＮ型エピタキシャル層
２の３つの領域となる。その他は、図２に見られるような
従来の高耐圧絶縁ゲート電界効果型トランジスタの構造
と同じである。すなわち、Ｎ型低濃度領域９及び厚い絶
縁膜１０をドレイン領域とチャネル形成領域の間に形成
しているので、通常の絶縁ゲート電界効果型トランジス
タに比べて高耐圧化が実現できる。
【００２０】先に述べた、ドレイン領域と同電位となる
Ｐ型ウェル層に囲まれたＮ型エピタキシャル層の領域
は、図１中の下方はＰ型埋込み層に覆われており、横方
向はＰ型ウェル層で囲まれており、Ｐ型埋込み層及びＰ
型ウェル層は接触するように形成されているので、トラ
ンジスタの電気的動作において、ドレインから他の領域
にドレイン電流がリークすることは無い。この領域は従
来例の図４のＮ型拡散領域１２と同様な機能を持たせる
ことができる。すなわち、図２のような従来の構造の高
耐圧絶縁ゲートＮチャネル電界効果型トランジスタに比
べて、ＥＳＤ耐量を向上できる。
【００２１】つまり、従来例図４のＮ型拡散領域１２の
形成工程を付加することなく、高耐圧とともに高ＥＳＤ
耐量を実現することができる。但し、高濃度ドレイン領
域の下のＮ型エピタキシャル層の領域の不純物濃度は、
１×１０14〜１×１０16／ｃｍ3でエピタキシャル条件
により決まるものだが、一方従来の技術で述べたよう
に、この領域の濃度はＥＳＤ耐量を高く保つためには、
１×１０16／ｃｍ3以上であることが望ましい。しかし、
Ｎ型のエピタキシャル層の濃度は他の素子の特性も影響
を受けるもので、容易に変更することは難しい。そこで、
ＥＳＤ耐量を高く保つためには不純物濃度が従来より薄
い分、Ｎ型のエピタキシャル層の領域の深さが深ければ
よい。従来例図4のようにＮ型拡散層１２を使用する場合
は、Ｎ型拡散層の深さは少なくとも１．５μｍ必要であ
ると述べた。本発明の場合は、図９の実験結果で分かる
ように、Ｎ型のエピタキシャル層の深さを２．５μｍに
することで、ＨＢＭでは２ｋＶのＥＳＤ耐量を得ること
ができる。例えばエピタキシャル層の膜厚が５μｍ、Ｐ
型埋込み層の上方拡散が２．５μｍとなるようなプロセ
スで上記条件を満たすことができる。この本発明の図１
の方法は、ドレイン直下のＮ型エピタキシャル層の領域
を確保するため、好ましくはＮ型エピタキシャル層を形
成するときの膜厚は少なくとも３．５〜５μｍが必要で
ある。
【００２２】また、図１では高濃度ドレイン領域を中心
とし、それを囲むようにゲート電極を形成し、ソース領域
がドレイン領域の左右に配置されるような構造となって
いるが、ソース領域はドレイン領域の左右に必ずしも配
置する必要は無く、図示はしないが、ソース領域が高濃
度ドレイン領域のどちらか片側、あるいは全周を取り囲
むような構造でも構わない。その場合もＰ型ウェル層
は、高濃度ドレイン領域以外の、ソース領域、Ｎ型低濃
度領域を含み、高濃度ドレイン領域を囲むように形成す
ることは同様である。
【００２３】ＢｉＣＭＯＳで集積回路を構成するとき
に、バイポーラトランジスタなどの性能からの要求でＮ
型エピタキシャル層を４μｍ以下にする場合は、特に図
３の構造で、高耐圧絶縁ゲートＮチャネル電界効果型ト
ランジスタの高耐圧、高ＥＳＤ耐量を両立させることが
できる。図３の例では、Ｐ型ウェル層及びＰ型埋込み層
は、高濃度ドレイン領域以外の、ソース領域、Ｎ型低濃
度領域を含む領域で、高濃度ドレイン領域を囲むように
形成する。図１の例との違いは、Ｐ型埋込み層が図１の
例では、１つの素子領域全体を覆うように形成している
のに対し、図３では高濃度ドレイン領域直下にＰ型埋込
み層を形成していないことである。
【００２４】図３では、高濃度ドレイン領域の下に存在
するＮ型エピタキシャル層の領域は、横方向はＰ型埋込
み層３及びＰ型ウェル層４で囲まれ、下方はＰ型半導体
基板で囲まれる。Ｐ型埋込み層及びＰ型ウェル層は接触
するように形成するので、図１の場合と同様にトランジ
スタの電気的動作において、ドレインから他の領域にド
レイン電流がリークすることは無い。また、図２の構造
ではドレイン領域の直下にＰ型埋込み層が存在しないの
で、ＥＳＤ耐量をＨＢＭで２ｋＶ確保するためには、Ｎ
型エピタキシャル層の膜厚を２．５μｍまで薄くしても
よい。
【００２５】高耐圧絶縁ゲートＮチャネル電界効果型ト
ランジスタを素子要素の一つとして、ＢｉＣＭＯＳによ
る集積回路を構成する場合、高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタに保護素子をつけず、また工
程を増加させずに、高耐圧と高ＥＳＤ耐量を両立させる
別の例として、従来例の図４のＮ型拡散領域１２を、Ｎ
ＰＮ縦形バイポーラのコレクタ部分などに用いられるＮ
型シンカー１４で図６のように代用してもよい。
【００２６】Ｎ型シンカー１４は先に述べたように、拡
散の深さが３〜５μｍであるので、図１や図３の場合の
ようにＮ型エピタキシャル層の膜厚を限定する必要はな
い。また、先に述べたように濃度が５×１０17〜１×１
０19／ｃｍ3であるので、ＥＳＤ耐量も高い。一方本発明
の図１や図３、あるいは従来の図２の方法に比べて、濃
度が高いため、同サイズのトランジスタでは耐圧が低下
する。この低下分を補うために、Ｎ型低濃度領域９及び
厚い絶縁膜１０の長さを４μｍ以上でチャネル形成領域
１１からＮ型シンカー１４までの距離を６μｍ以上とす
ることが望ましい。この場合、他のプロセス条件にもよる
が、Ｐ型埋込み層とＮ型シンカーの破壊に基づく４０〜
５０Ｖの耐圧の絶縁ゲートＮチャネル電界効果型トラン
ジスタを得ることができる。
【００２７】また、これまでの本発明の構造を組み合わ
せて、図７のようにしてもよい。図７のように高濃度ド
レイン領域の直下にＮ型シンカー及びＮ型エピタキシャ
ル層が存在することにより、ＥＳＤ耐量が高く設定でき
る。また、Ｐ型埋込み層とＮ型シンカーとの距離を３μ
ｍ以上離すことにより、Ｐ型埋込み層とドレイン領域の
耐圧は５０Ｖ以上にすることができる。チャネル形成領
域付近で生じる表面ブレイクダウンは、Ｎ型低濃度領域
の長さを長くすることにより耐圧を高くすることができ
るので、全体において５０Ｖ以上の高耐圧が必要とされ
る高耐圧絶縁ゲートＮチャネル電界効果型トランジスタ
に本構造を採用するとよい。
【００２８】ところで、図１に代表される本発明の高耐
圧絶縁ゲートＮチャネル電界効果型トランジスタにおい
て、Ｎ型低濃度領域９は素子分離領域における反転防止
層を併用することができると述べた。Ｎ型低濃度領域の
濃度、すなわち反転防止層の濃度は、素子分離能力及び
従来の絶縁ゲート電界効果型トランジスタの一部の特性
に影響を与えるので、容易に変更することはできない。
素子分離能力及び他の素子の要請でこの濃度が十分に高
い場合、高耐圧絶縁ゲートＮチャネル電界効果型トラン
ジスタの耐圧は十分に仕様を満たしていても、トランジ
スタ特性を損なう場合がある。図１０において、点線が
Ｎ型低濃度領域の濃度が濃い場合のトランジスタの静特
性であるが、ドレイン電圧が大きくなると、Ｎ型低濃度
領域のゲート絶縁膜端における衝突電離が顕著になり、
基板電流が過剰に流れるようになり、これがドレイン電
流を増大させる。このようなドレイン電流の増大傾向
は、Ｎ型低濃度領域の濃度が１０17／ｃｍ3の半ば以上
になると無視できなくなる。特にゲート電圧が低くドレ
イン電流が数μＡ程度のレベルではドレイン電圧２５Ｖ
以上でドレイン電流の立ち上がりが始まり、定電流性が
失われる。これは寄生素子の動作のもとになったり、他
の素子の動作を阻害する恐れがある。また、高駆動出力
回路の場合は大きな問題にはならないが、低電流動作の
アナログ回路において回路特性の精度を悪化させてしま
う。
【００２９】これを回避するために、本発明では図１１
のようにドレイン領域側のＰ型ウェル層がＮ型低濃度領
域に接触しないようにゲート絶縁膜下の半ばまでシフト
させることで、Ｎ型低濃度領域端の空乏層電界が緩和す
ることができ、衝突電離による飽和時ドレイン電流の非
線形性を抑えることができる。この場合、チャネル長が
Ｐ型ウェル層とゲート絶縁膜下の領域とのアライメント
ずれによりばらつくのを避けるため、ソース領域側のＰ
型ウェル層も同様にゲート絶縁膜下の半ばまでシフトさ
せ、対称な構造にするとよい。例として、Ｐ型ウェル層
のゲート絶縁膜端からの距離を２．２μｍ以上にするこ
とにより、図１０中の実線のような特性になり、飽和ド
レイン電流５μＡの場合ドレイン電圧が４０Ｖまで定電
流性を確保できる。
【００３０】このＰ型ウェル層のゲート絶縁膜端からの
距離は、長くするほど高ドレイン電圧までドレイン電流
の定電流性を保つことができるが、この長さが長いほ
ど、ドレイン端での空乏層の伸びがゲート電極により抑
えられやすくなるのでソース・ドレイン間耐圧が低下し
てくる。また、ゲート・ドレイン間の寄生容量が大きく
なり、高周波特性を悪化させる。そのため、５０Ｖ耐圧
のＮチャネル電界効果型トランジスタを作製する場合、
Ｐ型ウェル層のゲート絶縁膜端からの距離は２．２から
４．２μｍであることが望ましい。
【００３１】この構造を採用することにより、高ＥＳＤ
耐量、高耐圧でかつトランジスタ動作の静特性において
ドレイン電流のドレイン電圧依存性が少ない高耐圧絶縁
ゲートＮチャネル電界効果型トランジスタを得ることが
できる。また、他の素子の要請で、Ｎ型エピタキシャル
層の形成厚さを４μｍ以下にする場合は、図１１の構造
ではＥＳＤ耐量が低下するので、図１２のように、ドレ
イン領域下のＰ型埋込み層を除くことで高ＥＳＤ耐量を
保つことができる。図１２のように設計の簡便さから、
対称性を保つようにソース領域側のＰ型埋込み層を除い
ても構わない。
【００３２】
【発明の効果】本発明によれば、高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタにおいて、工程の増加や
回路面積の増加無しに、高耐圧化と高ＥＳＤ耐量化が実
現できる。
【図面の簡単な説明】
【図1】図１（ａ）は、本発明の、高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタの模式断面図である。図1
（ｂ）は、本発明の、高耐圧絶縁ゲートＮチャネル電界
効果型トランジスタの模式平面図である。
【図2】図２は、従来の、高耐圧絶縁ゲートＮチャネル
電界効果型トランジスタの模式断面図である。
【図3】図３は、本発明の、高耐圧絶縁ゲートＮチャネル
電界効果型トランジスタの別の実施例の模式断面図であ
る。
【図４】図４は、従来の、高耐圧絶縁ゲートＮチャネル
電界効果型トランジスタの別の例の模式断面図である。
【図５】図５は、絶縁ゲート電界効果型トランジスタや
バイポーラトランジスタを含むＢｉＣＭＯＳ集積回路の
模式断面図である。
【図６】図６は、本発明の、高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタの別の実施例の模式断面図で
ある。
【図７】図７は、本発明の、高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタの別の実施例の模式断面図で
ある。
【図８】図８は、本発明の、高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタの製造方法を示した工程断面
図である。
【図９】図９は、本発明の、高耐圧絶縁ゲートＮチャネ
ル電界効果型トランジスタにおけるＮ型エピタキシャル
領域の深さと、ＨＢＭによるＥＳＤ耐量の関係を表すグ
ラフである。
【図１０】図１０は、本発明の、高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタの実施例における、ドレ
イン電圧に対するドレイン電流の関係を表すグラフであ
る。
【図１１】図１１は、本発明の、高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタの別の実施例の模式断面
図である。
【図１２】図１２は、本発明の、高耐圧絶縁ゲートＮチ
ャネル電界効果型トランジスタの別の実施例の模式断面
図である。
【符号の説明】
１ Ｐ型半導体基板 ２ Ｎ型エピタキシャル層 ３ Ｐ型埋込み層 ４ Ｐ型ウェル層 ５ ソース領域 ６ ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ Ｎ型低濃度領域 １０ 厚い絶縁膜 １１ チャネル形成領域 １２ Ｎ型拡散領域 １３ Ｎ型埋込み層 １４ Ｎ型シンカー １５ Ｐ型ベース拡散領域 １６ 高濃度ベース領域 １７ 高濃度エミッタ領域 １８ 高濃度コレクタ領域 １０１ Ｎチャネル絶縁ゲート電界効果型トランジスタ １０２ Ｐチャネル絶縁ゲート電界効果型トランジスタ １０３ ＮＰＮ縦形バイポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−20555（ＪＰ，Ａ) 特開 平８−321560（ＪＰ，Ａ) 特開 平10−189756（ＪＰ，Ａ) 特開 平１−114069（ＪＰ，Ａ) 特開 平７−226505（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092 H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｐ型の半導体基板上に形成されたＮ型の
    エピタキシャル層と、 前記エピタキシャル層に、互いに間隔を置いて設けられ
    たＮ型で高濃度のソース領域及びドレイン領域と、 前記ソース領域とドレイン領域との間に設けられたチャ
    ネル形成領域と、 前記チャネル形成領域上にゲート絶縁膜を介して設けら
    れたゲート電極と、 前記ドレイン領域と前記チャネル形成領域との間、及び
    前記高濃度のソース領域と前記チャネル形成領域との間
    に形成されたＮ型の低濃度領域と、 前記低濃度領域上に形成されたゲート絶縁膜より厚いフ
    ィールド絶縁膜と、 前記半導体基板と前記エピタキシャル層の境界に、前記
    ソース領域及び前記ドレイン領域と前記チャネル形成領
    域及びフィールド絶縁膜下の領域を含む領域に繋がって
    形成されたＰ型埋込み層と、 下方にて前記Ｐ型埋込み層と接触し、前記ゲート絶縁膜
    の前記ソース領域側端部及び前記ドレイン領域側端部か
    ら離れて前記ゲート絶縁膜下の一部領域に形成されたＰ
    型ウェル層と、前記ソース領域及びドレイン領域を周囲
    から分離するＰ型ウェル層と、からなることを特徴とす
    る高耐圧絶縁ゲートＮチャネル電界効果型トランジス
    タ。
  2. 【請求項２】 前記Ｎ型の低濃度領域の濃度が３×１０
    17／ｃｍ3以上で、 前記ゲート絶縁膜下の一部の領域に形成される前記Ｐ型
    ウェル層と、前記ソース領域側及び前記ドレイン領域側
    のそれぞれのゲート絶縁膜端までの距離が等しく、その
    長さが２．２〜４．２μｍである請求項１記載の高耐圧
    絶縁ゲートＮチャネル電界効果型トランジスタ。
  3. 【請求項３】 Ｐ型の半導体基板上に形成されたＮ型の
    エピタキシャル層と、 前記エピタキシャル層に、互いに間隔を置いて設けられ
    たＮ型で高濃度のソース領域及びドレイン領域と、 前記ソース領域とドレイン領域との間に設けられたチャ
    ネル形成領域と、 前記チャネル形成領域上にゲート絶縁膜を介して設けら
    れたゲート電極と、 前記ドレイン領域と前記チャネル形成領域との間、及び
    前記高濃度のソース領 域と前記チャネル形成領域との間
    に形成されたＮ型の低濃度領域と、 前記低濃度領域上に形成されたゲート絶縁膜より厚いフ
    ィールド絶縁膜と、 前記半導体基板と前記エピタキシャル層の境界に、前記
    ゲート絶縁膜下の一部領域、及び前記ソース領域及びド
    レイン領域との外側に形成された第２のフィールド絶縁
    膜下に形成されたＰ型埋込み層と、 下方にて前記Ｐ型埋込み層と接触し、前記ゲート絶縁膜
    の前記ソース領域側端部及び前記ドレイン領域側端部か
    ら離れて前記ゲート絶縁膜下の一部領域に形成されたＰ
    型ウェル層と、前記ソース領域及びドレイン領域を周囲
    から分離するＰ型ウェル層と、からなることを高耐圧絶
    縁ゲートＮチャネル電界効果型トランジスタにおいて、 前記Ｎ型の低濃度領域の濃度が３×１０17／ｃｍ3以上
    で、前記ゲート絶縁膜下の一部の領域に形成される前記
    Ｐ型ウェル層及び前記Ｐ型埋込み層と、前記ソース領域
    側及び前記ドレイン領域側のそれぞれのゲート絶縁膜端
    までの距離が等しく、その長さが２．２〜４．２μｍで
    あることを特徴とする高耐圧絶縁ゲートＮチャネル電界
    効果型トランジスタ。
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