JP2833394B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JP2833394B2 JP2833394B2 JP34641492A JP34641492A JP2833394B2 JP 2833394 B2 JP2833394 B2 JP 2833394B2 JP 34641492 A JP34641492 A JP 34641492A JP 34641492 A JP34641492 A JP 34641492A JP 2833394 B2 JP2833394 B2 JP 2833394B2
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Description
【０００１】
【産業上の利用分野】本発明は、少なくとも側面を誘電
体分離される高耐圧半導体装置に関する。本発明の半導
体装置は、例えばバイポーラトランジスタ（ＢＰＴ）、
接合型ＳＩＴ、縦型ＭＯＳトランジスタなどに適用され
る。
体分離される高耐圧半導体装置に関する。本発明の半導
体装置は、例えばバイポーラトランジスタ（ＢＰＴ）、
接合型ＳＩＴ、縦型ＭＯＳトランジスタなどに適用され
る。
【０００２】
【従来の技術】高ノイズ環境下で使用される車両エンジ
ン制御用のマイコンなどの車載半導体装置では多少の集
積度の低下及び製造工程増加のデメリットを甘受しても
耐圧向上が重要であり、側面誘電体分離構造や全面（側
面及び底面）誘電体分離構造（特開昭４８−１０００８
１号公報）のトランジスタ集積回路が好適である。
ン制御用のマイコンなどの車載半導体装置では多少の集
積度の低下及び製造工程増加のデメリットを甘受しても
耐圧向上が重要であり、側面誘電体分離構造や全面（側
面及び底面）誘電体分離構造（特開昭４８−１０００８
１号公報）のトランジスタ集積回路が好適である。
【０００３】図２０に全面誘電体分離構造の高耐圧ＮＰ
Ｎバイポーラトランジスタの一例を示す。１００は底面
分離用の埋め込み酸化膜、３は高濃度の埋め込みコレク
タ領域、１０１は低濃度のコレクタ耐圧領域、１０２は
高濃度のベース領域、１０３はエミッタ領域、１０４は
側面分離酸化膜である。ベース領域１０２と埋め込みコ
レクタ領域３との間には高電圧が印加されるため、ベー
ス／コレクタ接合Ｊは大きく逆バイアスされ、その空乏
層ＤＬ（図示せず）はベ−ス領域１０２を包んで大きく
コレクタ耐圧領域１０１に張り出す。
Ｎバイポーラトランジスタの一例を示す。１００は底面
分離用の埋め込み酸化膜、３は高濃度の埋め込みコレク
タ領域、１０１は低濃度のコレクタ耐圧領域、１０２は
高濃度のベース領域、１０３はエミッタ領域、１０４は
側面分離酸化膜である。ベース領域１０２と埋め込みコ
レクタ領域３との間には高電圧が印加されるため、ベー
ス／コレクタ接合Ｊは大きく逆バイアスされ、その空乏
層ＤＬ（図示せず）はベ−ス領域１０２を包んで大きく
コレクタ耐圧領域１０１に張り出す。
【０００４】なお、例えば特開昭６１−１０７７３８号
公報に開示されるようにベ−ス領域１０２が側面分離酸
化膜１０４に接すると、集積度は向上するものの、側面
分離酸化膜１０４に接するベース／コレクタ接合Ｊの部
位においてのリークが問題となるため、ベ−ス領域１０
２は側面分離酸化膜１０４から離して形成するのが通例
である。
公報に開示されるようにベ−ス領域１０２が側面分離酸
化膜１０４に接すると、集積度は向上するものの、側面
分離酸化膜１０４に接するベース／コレクタ接合Ｊの部
位においてのリークが問題となるため、ベ−ス領域１０
２は側面分離酸化膜１０４から離して形成するのが通例
である。
【０００５】更にベース／コレクタ接合Ｊの空乏層ＤＬ
も側面分離酸化膜１０４及び埋め込みコレクタ領域３に
接しないように設計される。ベース／コレクタ接合Ｊの
空乏層ＤＬが埋め込みコレクタ領域３に接しないよう設
計する理由の一つは、ベース／コレクタ接合Ｊ（パワー
ＭＯＳではチャネルウエル／ドレイン接合）の空乏層Ｄ
Ｌが埋め込みコレクタ領域（埋め込みドレイン領域）に
接すると、トランジスタオン時のコレクタ電圧の変化が
コレクタ電流に影響を与えたりするからである。また、
空乏層ＤＬが埋め込みコレクタ領域に到達後、更にベー
ス／コレクタ間の逆バイアス電圧を増大すると、空乏層
ＤＬがベース側に伸び、ベース抵抗の増大（電気特性の
変化を招く）、ついにはエミッタ／コレクタ間パンチス
ルーといった問題を生じるのを防止するためである。
も側面分離酸化膜１０４及び埋め込みコレクタ領域３に
接しないように設計される。ベース／コレクタ接合Ｊの
空乏層ＤＬが埋め込みコレクタ領域３に接しないよう設
計する理由の一つは、ベース／コレクタ接合Ｊ（パワー
ＭＯＳではチャネルウエル／ドレイン接合）の空乏層Ｄ
Ｌが埋め込みコレクタ領域（埋め込みドレイン領域）に
接すると、トランジスタオン時のコレクタ電圧の変化が
コレクタ電流に影響を与えたりするからである。また、
空乏層ＤＬが埋め込みコレクタ領域に到達後、更にベー
ス／コレクタ間の逆バイアス電圧を増大すると、空乏層
ＤＬがベース側に伸び、ベース抵抗の増大（電気特性の
変化を招く）、ついにはエミッタ／コレクタ間パンチス
ルーといった問題を生じるのを防止するためである。
【０００６】一方、ベース／コレクタ接合Ｊの空乏層Ｄ
Ｌが側面分離酸化膜１０４に接しないように設計する一
つの理由は、接する場合、空乏層ＤＬに側面分離酸化膜
１０４を介して接する他の半導体領域（図示せず）に同
様なトランジスタが形成される場合、その領域の電位が
空乏層ＤＬの形状に影響を与えてトランジスタ特性を変
化させるのを防止するためである。
Ｌが側面分離酸化膜１０４に接しないように設計する一
つの理由は、接する場合、空乏層ＤＬに側面分離酸化膜
１０４を介して接する他の半導体領域（図示せず）に同
様なトランジスタが形成される場合、その領域の電位が
空乏層ＤＬの形状に影響を与えてトランジスタ特性を変
化させるのを防止するためである。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
従来の高耐圧トランジスタにおいて、更なる高耐圧が求
められている。もちろんコレクタ耐圧領域の不純物濃度
を低下すれば、空乏層ＤＬの幅が広がり、空乏層電界強
度が低下し、耐圧は向上するけれども、空乏層ＤＬの拡
大に伴って空乏層ＤＬが側面分離酸化膜及び埋め込みコ
レクタ領域に達するのを防止するために、コレクタ耐圧
領域の横幅及び深さを拡大する必要が生じる。この結
果、トランジスタの集積率の低下が生じてしまう。
従来の高耐圧トランジスタにおいて、更なる高耐圧が求
められている。もちろんコレクタ耐圧領域の不純物濃度
を低下すれば、空乏層ＤＬの幅が広がり、空乏層電界強
度が低下し、耐圧は向上するけれども、空乏層ＤＬの拡
大に伴って空乏層ＤＬが側面分離酸化膜及び埋め込みコ
レクタ領域に達するのを防止するために、コレクタ耐圧
領域の横幅及び深さを拡大する必要が生じる。この結
果、トランジスタの集積率の低下が生じてしまう。
【０００８】本発明は上記問題点に鑑みなされたもので
あり、耐圧向上と集積度向上の両立が可能な高耐圧半導
体装置を提供することを、その目的としている。
あり、耐圧向上と集積度向上の両立が可能な高耐圧半導
体装置を提供することを、その目的としている。
【０００９】
【課題を解決するための手段】本発明の高耐圧半導体装
置は、基板上に形成された第１導電型で高不純物濃度の
埋め込み半導体領域と、前記埋め込み半導体領域の上部
に形成された第１導電型で低不純物濃度の半導体耐圧領
域と、 前記半導体耐圧領域の表面からその内部に形成さ
れ、前記半導体耐圧領域との間でＰＮ接合を形成する第
２導電型の表面半導体領域と、前記表面半導体領域から
離れて形成されるとともに前記半導体耐圧領域の表面か
ら前記表面半導体領域の深さよりも深く形成され、該表
面半導体領域の形成された素子領域を他の半導体領域か
ら分離する側面分離絶縁物領域と、該側面分離絶縁物領
域を介して前記半導体耐圧領域に隣接する隣接半導体領
域とを有する高耐圧半導体装置において、前記素子領域
内の前記半導体耐圧領域と前記表面半導体領域との間の
前記ＰＮ接合を逆バイアスするとともに、該ＰＮ接合の
空乏層を前記側面分離絶縁物領域に到達させる電圧が、
前記素子領域内の前記半導体耐圧領域と前記表面半導体
領域との間に印加され、前記隣接半導体領域は前記埋め
込み半導体領域よりも前記表面半導体領域に近い電位を
有し、 前記半導体耐圧領域における前記表面半導体領域
から前記側面分離絶縁物領域までの横方向距離は、前記
表面半導体領域から前記埋め込み半導体領域までの縦方
向距離より小さくされていることを特徴としている。
置は、基板上に形成された第１導電型で高不純物濃度の
埋め込み半導体領域と、前記埋め込み半導体領域の上部
に形成された第１導電型で低不純物濃度の半導体耐圧領
域と、 前記半導体耐圧領域の表面からその内部に形成さ
れ、前記半導体耐圧領域との間でＰＮ接合を形成する第
２導電型の表面半導体領域と、前記表面半導体領域から
離れて形成されるとともに前記半導体耐圧領域の表面か
ら前記表面半導体領域の深さよりも深く形成され、該表
面半導体領域の形成された素子領域を他の半導体領域か
ら分離する側面分離絶縁物領域と、該側面分離絶縁物領
域を介して前記半導体耐圧領域に隣接する隣接半導体領
域とを有する高耐圧半導体装置において、前記素子領域
内の前記半導体耐圧領域と前記表面半導体領域との間の
前記ＰＮ接合を逆バイアスするとともに、該ＰＮ接合の
空乏層を前記側面分離絶縁物領域に到達させる電圧が、
前記素子領域内の前記半導体耐圧領域と前記表面半導体
領域との間に印加され、前記隣接半導体領域は前記埋め
込み半導体領域よりも前記表面半導体領域に近い電位を
有し、 前記半導体耐圧領域における前記表面半導体領域
から前記側面分離絶縁物領域までの横方向距離は、前記
表面半導体領域から前記埋め込み半導体領域までの縦方
向距離より小さくされていることを特徴としている。
【００１０】
【００１１】
【００１２】
【作用及び発明の効果】上記構成により本発明では、素
子領域内の半導体耐圧領域と表面半導体領域とのＰＮ接
合は逆バイアスされ、その空乏層は側面分離絶縁物領域
に達する。ここで、側面分離絶縁物領域を挟んで半導体
耐圧領域に隣接する隣接半導体領域は素子領域内の埋め
込み半導体領域より表面半導体領域に近い電位を持つ。
子領域内の半導体耐圧領域と表面半導体領域とのＰＮ接
合は逆バイアスされ、その空乏層は側面分離絶縁物領域
に達する。ここで、側面分離絶縁物領域を挟んで半導体
耐圧領域に隣接する隣接半導体領域は素子領域内の埋め
込み半導体領域より表面半導体領域に近い電位を持つ。
【００１３】その結果、隣接半導体領域の電位は側面分
離絶縁物領域を通じてそれに接する空乏層に静電的な影
響を与え、表面半導体領域と側面分離絶縁物領域との間
の空乏層を変形する。この場合には、隣接半導体領域の
電位が素子領域内の埋め込み半導体領域より表面半導体
領域の電位に近く設定されているため、前記空乏層は、
表面半導体領域と隣接半導体領域の両側から電位の影響
を受け、これにより表面半導体領域の側面と底面との間
のコーナー（角）部近傍における電界集中が緩和され、
この部分でのアバランシェ降伏が抑止される。
離絶縁物領域を通じてそれに接する空乏層に静電的な影
響を与え、表面半導体領域と側面分離絶縁物領域との間
の空乏層を変形する。この場合には、隣接半導体領域の
電位が素子領域内の埋め込み半導体領域より表面半導体
領域の電位に近く設定されているため、前記空乏層は、
表面半導体領域と隣接半導体領域の両側から電位の影響
を受け、これにより表面半導体領域の側面と底面との間
のコーナー（角）部近傍における電界集中が緩和され、
この部分でのアバランシェ降伏が抑止される。
【００１４】この半導体装置の耐圧は表面半導体領域の
角部の上記降伏に依存するので、この降伏の抑止により
耐圧が向上し、また、上記空乏層が側面分離絶縁物領域
に接して使用できるので、半導体耐圧領域の横幅を縮小
することができて集積度も向上するという優れた効果を
奏することができる。
角部の上記降伏に依存するので、この降伏の抑止により
耐圧が向上し、また、上記空乏層が側面分離絶縁物領域
に接して使用できるので、半導体耐圧領域の横幅を縮小
することができて集積度も向上するという優れた効果を
奏することができる。
【００１５】
【実施例】（実施例１）以下、本発明の半導体装置の一
実施例として全面誘電体分離構造の高耐圧ＮＰＮバイポ
ーラトランジスタを示す。１はＮ- シリコン基板（半導
体基板）、２は底部絶縁用のシリコン酸化膜、３はＮ+
埋め込みコレクタ領域（埋め込み半導体領域）、４はＮ
- コレクタ耐圧領域（半導体耐圧領域）、５はＰ+ ベー
ス領域（表面半導体領域）、６はＮ+ エミッタ領域、７
はＮ+ 表面コレクタ領域（表面コンタクト領域）、８は
トレンチ充填用のポリシリコン領域（隣接半導体領
域）、９はトレンチ側面のシリコン酸化膜（側面分離絶
縁物領域）である。
実施例として全面誘電体分離構造の高耐圧ＮＰＮバイポ
ーラトランジスタを示す。１はＮ- シリコン基板（半導
体基板）、２は底部絶縁用のシリコン酸化膜、３はＮ+
埋め込みコレクタ領域（埋め込み半導体領域）、４はＮ
- コレクタ耐圧領域（半導体耐圧領域）、５はＰ+ ベー
ス領域（表面半導体領域）、６はＮ+ エミッタ領域、７
はＮ+ 表面コレクタ領域（表面コンタクト領域）、８は
トレンチ充填用のポリシリコン領域（隣接半導体領
域）、９はトレンチ側面のシリコン酸化膜（側面分離絶
縁物領域）である。
【００１６】このトランジスタの製造工程を以下に説明
する。まず図３に示すように、Ｎ+ 拡散層３を形成した
比抵抗３〜５Ω・ｃｍのＮ-型（１００）単結晶シリコ
ン基板４０を用意する。またＮ- 基板１の表面に熱酸化
シリコン酸化膜２を１．０μｍの厚さに形成した。これ
らシリコン基板１及びシリコン基板４０をＨ2 ０2 ，Ｈ
2 ＳＯ4 混合液中で加熱し、親水性処理を行い、室温で
これら基板４０、１を合わせ、摂氏１１００度で２時間
Ｎ2 雰囲気で熱処理し、接合させた。
する。まず図３に示すように、Ｎ+ 拡散層３を形成した
比抵抗３〜５Ω・ｃｍのＮ-型（１００）単結晶シリコ
ン基板４０を用意する。またＮ- 基板１の表面に熱酸化
シリコン酸化膜２を１．０μｍの厚さに形成した。これ
らシリコン基板１及びシリコン基板４０をＨ2 ０2 ，Ｈ
2 ＳＯ4 混合液中で加熱し、親水性処理を行い、室温で
これら基板４０、１を合わせ、摂氏１１００度で２時間
Ｎ2 雰囲気で熱処理し、接合させた。
【００１７】つづいて図４に示すように、所定の厚さに
基板４０を鏡面研磨してＳＯＩ基板を作製し、このＳＯ
Ｉ基板の表面にトレンチエッチング用のマスク酸化膜
（図示せず）を形成した。次に、通常のホトリソ工程に
より所定の酸化膜マスクパタンを形成し、ドライエッチ
ングによりシリコン酸化膜２に達するトレンチ領域Ｔを
形成した。このトレンチにより互いに空間分離された単
結晶の島状半導体領域Ａ、Ｂが形成される。
基板４０を鏡面研磨してＳＯＩ基板を作製し、このＳＯ
Ｉ基板の表面にトレンチエッチング用のマスク酸化膜
（図示せず）を形成した。次に、通常のホトリソ工程に
より所定の酸化膜マスクパタンを形成し、ドライエッチ
ングによりシリコン酸化膜２に達するトレンチ領域Ｔを
形成した。このトレンチにより互いに空間分離された単
結晶の島状半導体領域Ａ、Ｂが形成される。
【００１８】つづいて図５に示すように、熱酸化により
シリコン酸化膜（図示せず）を０．５〜１μｍ形成し、
各島状半導体領域Ａ、Ｂの上面及び側面を絶縁保護す
る。つづいて、ポリシリコンのデポジションを実施し、
トレンチ領域Ｔを埋設する。次に、島状半導体領域Ａ、
Ｂ表面のシリコン酸化膜が剥き出しになるまで研磨して
表面を平滑にし、島状半導体領域を分離する側面分離絶
縁物領域９と、絶縁分離領域９の間のトレンチＴを充填
するポリシリコン領域（隣接半導体領域）８を形成し
た。ポリシリコン領域８はデポジション時又はその後の
リンドープにより低抵抗領域（例えば１０20原子／ｃｍ
3 以上）となっている。
シリコン酸化膜（図示せず）を０．５〜１μｍ形成し、
各島状半導体領域Ａ、Ｂの上面及び側面を絶縁保護す
る。つづいて、ポリシリコンのデポジションを実施し、
トレンチ領域Ｔを埋設する。次に、島状半導体領域Ａ、
Ｂ表面のシリコン酸化膜が剥き出しになるまで研磨して
表面を平滑にし、島状半導体領域を分離する側面分離絶
縁物領域９と、絶縁分離領域９の間のトレンチＴを充填
するポリシリコン領域（隣接半導体領域）８を形成し
た。ポリシリコン領域８はデポジション時又はその後の
リンドープにより低抵抗領域（例えば１０20原子／ｃｍ
3 以上）となっている。
【００１９】次に図６に示すＮ+ コレクタコンタクト領
域７をイオン注入、ドライブインにより形成し、その
後、図６〜図７に示すＬＯＣＯＳ工程に入り、まず、パ
ッド用シリコン酸化膜２６を形成し、その上にＳｉ3 Ｎ
4 膜２７を形成し、ＬＯＣＯＳ酸化を１０５０℃、ウエ
ットＨＣｌ雰囲気で約５時間実施して厚さ約１μｍのフ
ィールド絶縁膜を形成する（図７参照）。その後、Ｓｉ
3 Ｎ4 膜２７及びパッド用シリコン酸化膜２６を除去
し、新たに薄いシリコン酸化膜（４３０オングストロー
ム）２８を形成する。
域７をイオン注入、ドライブインにより形成し、その
後、図６〜図７に示すＬＯＣＯＳ工程に入り、まず、パ
ッド用シリコン酸化膜２６を形成し、その上にＳｉ3 Ｎ
4 膜２７を形成し、ＬＯＣＯＳ酸化を１０５０℃、ウエ
ットＨＣｌ雰囲気で約５時間実施して厚さ約１μｍのフ
ィールド絶縁膜を形成する（図７参照）。その後、Ｓｉ
3 Ｎ4 膜２７及びパッド用シリコン酸化膜２６を除去
し、新たに薄いシリコン酸化膜（４３０オングストロー
ム）２８を形成する。
【００２０】次に、ボロンを２．１×１０14ｄｏｓｅ／
ｃｍ2 、８０ｋｅＶでイオン注入し、レジスト３１を除
去した後、ドライブインを１１７０℃で約１時間実施
し、更にリンを７．０×１０15ｄｏｓｅ／ｃｍ2 、１３
０ｋｅＶでイオン注入し、ドライブインを１０５０℃で
約４時間実施し、Ｐ+ ベース領域５、Ｎ+ エミッタ領域
６を形成する。以後の工程は従来と同じであるので、説
明を省略する。
ｃｍ2 、８０ｋｅＶでイオン注入し、レジスト３１を除
去した後、ドライブインを１１７０℃で約１時間実施
し、更にリンを７．０×１０15ｄｏｓｅ／ｃｍ2 、１３
０ｋｅＶでイオン注入し、ドライブインを１０５０℃で
約４時間実施し、Ｐ+ ベース領域５、Ｎ+ エミッタ領域
６を形成する。以後の工程は従来と同じであるので、説
明を省略する。
【００２１】次に、この実施例の要部を更に詳細に説明
する。まず各部のパラメータを記載する。Ｎ- コレクタ
耐圧領域４の不純物濃度は１×１０15原子／ｃｍ3 、Ｐ
+ ベース領域の表面における不純物濃度は３×１０18原
子／ｃｍ3 、Ｎ+ エミッタ領域６の表面における不純物
濃度は１×１０20原子／ｃｍ3 、コレクタ耐圧領域４の
表面におけるベ−ス領域５と側面分離絶縁物領域９との
間の距離は２．５μｍ、ベ−ス領域５と埋め込みコレク
タ領域３との間のコレクタ耐圧領域４の厚さは４μｍと
した。
する。まず各部のパラメータを記載する。Ｎ- コレクタ
耐圧領域４の不純物濃度は１×１０15原子／ｃｍ3 、Ｐ
+ ベース領域の表面における不純物濃度は３×１０18原
子／ｃｍ3 、Ｎ+ エミッタ領域６の表面における不純物
濃度は１×１０20原子／ｃｍ3 、コレクタ耐圧領域４の
表面におけるベ−ス領域５と側面分離絶縁物領域９との
間の距離は２．５μｍ、ベ−ス領域５と埋め込みコレク
タ領域３との間のコレクタ耐圧領域４の厚さは４μｍと
した。
【００２２】次に印加電圧について説明する。この実施
例では、ポリシリコン領域８及びエミッタ領域６に０
Ｖ、コレクタコンタクト領域７（即ち埋め込みコレクタ
領域３）に最大コレクタ電圧（電源電圧、例えば５０
Ｖ）を印加する。このようにすると、ベ−ス領域５の電
位が０Ｖである時にベース／コレクタ接合の空乏層は、
埋め込みコレクタ領域３には到達しないが、側面分離絶
縁物領域９には到達する。
例では、ポリシリコン領域８及びエミッタ領域６に０
Ｖ、コレクタコンタクト領域７（即ち埋め込みコレクタ
領域３）に最大コレクタ電圧（電源電圧、例えば５０
Ｖ）を印加する。このようにすると、ベ−ス領域５の電
位が０Ｖである時にベース／コレクタ接合の空乏層は、
埋め込みコレクタ領域３には到達しないが、側面分離絶
縁物領域９には到達する。
【００２３】言い換えれば、ポリシリコン領域８が低電
位であるために、ポリシリコン領域８の低電位は側面分
離絶縁物領域９を介してベ−ス領域５の側面近傍のコレ
クタ耐圧領域４に静電的な影響を与え（静電的に低電位
とし）、ベ−ス領域５の側面近傍のコレクタ耐圧領域４
の空乏層電界を緩和する。これにより、電界集中が最も
激しく、最初にアバランシェ崩壊が生じるベ−ス領域５
の角部近傍の空乏層電界を緩和して、耐圧向上が実現す
る。
位であるために、ポリシリコン領域８の低電位は側面分
離絶縁物領域９を介してベ−ス領域５の側面近傍のコレ
クタ耐圧領域４に静電的な影響を与え（静電的に低電位
とし）、ベ−ス領域５の側面近傍のコレクタ耐圧領域４
の空乏層電界を緩和する。これにより、電界集中が最も
激しく、最初にアバランシェ崩壊が生じるベ−ス領域５
の角部近傍の空乏層電界を緩和して、耐圧向上が実現す
る。
【００２４】ベース／コレクタ間電圧を５０Ｖとした場
合における上記空乏層形状のシミュレーション結果を図
９〜図１１に示す。図９はベ−ス領域５と側面分離絶縁
物領域９との間の距離が１５μｍの場合、図１０は１０
μｍの場合、図１１は５μｍとし、その他は上記と同じ
条件とした場合である。図９〜図１１から、空乏層が側
面分離絶縁物領域９に達するとポリシリコン領域８の低
電位の影響により埋め込みコレクタ領域３の高電位の影
響がベ−ス領域５の角部に影響しにくくなることが理解
される。
合における上記空乏層形状のシミュレーション結果を図
９〜図１１に示す。図９はベ−ス領域５と側面分離絶縁
物領域９との間の距離が１５μｍの場合、図１０は１０
μｍの場合、図１１は５μｍとし、その他は上記と同じ
条件とした場合である。図９〜図１１から、空乏層が側
面分離絶縁物領域９に達するとポリシリコン領域８の低
電位の影響により埋め込みコレクタ領域３の高電位の影
響がベ−ス領域５の角部に影響しにくくなることが理解
される。
【００２５】図１２に、ベ−ス領域５と側面分離絶縁物
領域９との間の距離Ｗを変え、その他は上記と同じ条件
とした場合におけるベースオープン時のコレクタエミッ
タ耐圧ＢＶCEO の変化のシミュレーション結果を示す。
この時の空乏層幅は９μｍである。空乏層が側面分離絶
縁物領域９に達すると、ＢＶCEO が向上することが理解
される。
領域９との間の距離Ｗを変え、その他は上記と同じ条件
とした場合におけるベースオープン時のコレクタエミッ
タ耐圧ＢＶCEO の変化のシミュレーション結果を示す。
この時の空乏層幅は９μｍである。空乏層が側面分離絶
縁物領域９に達すると、ＢＶCEO が向上することが理解
される。
【００２６】図１３に、ベ−ス領域５と側面分離絶縁物
領域９との間の距離Ｗを変えた場合の空乏層の最大電界
強度を示す。上記同様の結論を示す。図１４ａ、ｂに、
ベ−ス領域５と側面分離絶縁物領域９との間の距離Ｗを
変え、その他は上記と同じ条件とした場合におけるエミ
ッタオープン時のコレクタベース耐圧ＢＶCBO の変化の
実測値を示す。空乏層が側面分離絶縁物領域９に到達す
るとＢＶCBO が向上することがわかる。
領域９との間の距離Ｗを変えた場合の空乏層の最大電界
強度を示す。上記同様の結論を示す。図１４ａ、ｂに、
ベ−ス領域５と側面分離絶縁物領域９との間の距離Ｗを
変え、その他は上記と同じ条件とした場合におけるエミ
ッタオープン時のコレクタベース耐圧ＢＶCBO の変化の
実測値を示す。空乏層が側面分離絶縁物領域９に到達す
るとＢＶCBO が向上することがわかる。
【００２７】なお、図９〜図１４において、距離Ｗはマ
スクの開口パタン間の距離である。マスクの開口パタン
のエッジはベ−ス領域５の表面におけるエッジに対し側
面分離絶縁物領域９側を＋として２．５μｍ変位してい
る。また本実施例では、コレクタ耐圧領域４の水平方向
面積を縮小できるので、集積度向上も実現することがで
きる。
スクの開口パタン間の距離である。マスクの開口パタン
のエッジはベ−ス領域５の表面におけるエッジに対し側
面分離絶縁物領域９側を＋として２．５μｍ変位してい
る。また本実施例では、コレクタ耐圧領域４の水平方向
面積を縮小できるので、集積度向上も実現することがで
きる。
【００２８】また本実施例では、コレクタ耐圧領域４に
おけるベ−ス領域５から側面分離絶縁物領域９までの横
方向距離を、ベ−ス領域５から埋め込みコレクタ領域３
までの縦方向距離より小さくしているので、上記空乏層
が側面分離絶縁物領域９に到達した場合でも埋め込みコ
レクタ領域３には達しておらず、空乏層が埋め込みコレ
クタ領域３に達することによる弊害を回避することがで
きる。
おけるベ−ス領域５から側面分離絶縁物領域９までの横
方向距離を、ベ−ス領域５から埋め込みコレクタ領域３
までの縦方向距離より小さくしているので、上記空乏層
が側面分離絶縁物領域９に到達した場合でも埋め込みコ
レクタ領域３には達しておらず、空乏層が埋め込みコレ
クタ領域３に達することによる弊害を回避することがで
きる。
【００２９】また本実施例では、ポリシリコン領域８を
低電位の隣接半導体領域としているので、縦チャンネル
部の島状半導体領域を有効利用でき、集積度の低下が生
じない。もちろん、隣接する島状半導体領域が低電位の
場合には、ポリシリコン領域８をノンドープとし、この
隣接する島状半導体領域を本発明でいう隣接半導体領域
とすることができる。なお図１には、周辺の半導体領域
を０Ｖにした場合もシンボル図示している。
低電位の隣接半導体領域としているので、縦チャンネル
部の島状半導体領域を有効利用でき、集積度の低下が生
じない。もちろん、隣接する島状半導体領域が低電位の
場合には、ポリシリコン領域８をノンドープとし、この
隣接する島状半導体領域を本発明でいう隣接半導体領域
とすることができる。なお図１には、周辺の半導体領域
を０Ｖにした場合もシンボル図示している。
【００３０】上記実施例は、本発明をＮＰＮバイポーラ
トランジスタに適用したものであるが、他のトランジス
タやダイオードなどにも適用できることは当然である。 （実施例２） 本発明の他の実施例を図１５に示す。この実施例は底部
絶縁用のシリコン酸化膜２を省略した他は実施例１と同
じである。この場合にはＳＯＩ基板を必要とせず、工程
が簡単となる。 （実施例３） 上記実施例１、２における残された問題はＮ+ コレクタ
コンタクト領域（表面コンタクト領域）７を形成するた
めに、ベ−ス領域５のコレクタコンタクト領域７に面す
る側面では空乏層が側面分離絶縁物領域９に達すること
ができず、その結果、この部位におけるベ−ス領域５の
角部近傍での耐圧向上が実現できないことである。
トランジスタに適用したものであるが、他のトランジス
タやダイオードなどにも適用できることは当然である。 （実施例２） 本発明の他の実施例を図１５に示す。この実施例は底部
絶縁用のシリコン酸化膜２を省略した他は実施例１と同
じである。この場合にはＳＯＩ基板を必要とせず、工程
が簡単となる。 （実施例３） 上記実施例１、２における残された問題はＮ+ コレクタ
コンタクト領域（表面コンタクト領域）７を形成するた
めに、ベ−ス領域５のコレクタコンタクト領域７に面す
る側面では空乏層が側面分離絶縁物領域９に達すること
ができず、その結果、この部位におけるベ−ス領域５の
角部近傍での耐圧向上が実現できないことである。
【００３１】この実施例はこの問題を改善するために、
図１６の断面図、図１７の平面図に示すように、側面分
離絶縁物領域９及びポリシリコン領域８をＮ+ コレクタ
コンタクト領域７とベ−ス領域５との間に伸ばし、この
側面分離絶縁物領域９及びポリシリコン領域８の各延伸
部９ａ、８ａによりコレクタコンタクト領域７の高電位
がベ−ス領域５の角部近傍に影響するのを低減してい
る。
図１６の断面図、図１７の平面図に示すように、側面分
離絶縁物領域９及びポリシリコン領域８をＮ+ コレクタ
コンタクト領域７とベ−ス領域５との間に伸ばし、この
側面分離絶縁物領域９及びポリシリコン領域８の各延伸
部９ａ、８ａによりコレクタコンタクト領域７の高電位
がベ−ス領域５の角部近傍に影響するのを低減してい
る。
【００３２】すなわち、図１６、図１７に示すようにコ
レクタコンタクト領域７のベ−ス領域５側の側面の大部
分が側面分離絶縁物領域９及びポリシリコン領域８の各
延伸部９ａ、８ａによりカバーされているので、ベース
／コレクタ間の空乏層は側面分離絶縁物領域９の延伸部
９ａに達して、ポリシリコン領域８の延伸部８ａの低電
位の影響により、電界緩和されることができる。
レクタコンタクト領域７のベ−ス領域５側の側面の大部
分が側面分離絶縁物領域９及びポリシリコン領域８の各
延伸部９ａ、８ａによりカバーされているので、ベース
／コレクタ間の空乏層は側面分離絶縁物領域９の延伸部
９ａに達して、ポリシリコン領域８の延伸部８ａの低電
位の影響により、電界緩和されることができる。
【００３３】もちろん、Ｎ+ コレクタコンタクト領域７
の底部はＮ+ 埋め込みコレクタ領域３と接しているの
で、コレクタ抵抗の増大は殆ど無視することができる。 （実施例４）この実施例は、実施例３の変形態様であ
り、図１８の断面図、図１９の平面図に示すように、側
面分離絶縁物領域９及びポリシリコン領域８をＮ+ コレ
クタコンタクト領域７とベ−ス領域５との間に伸ばし、
この側面分離絶縁物領域９及びポリシリコン領域８の各
延伸部９ａ、８ａによりコレクタコンタクト領域７の高
電位がベ−ス領域５の角部近傍に影響するのを低減して
いる。
の底部はＮ+ 埋め込みコレクタ領域３と接しているの
で、コレクタ抵抗の増大は殆ど無視することができる。 （実施例４）この実施例は、実施例３の変形態様であ
り、図１８の断面図、図１９の平面図に示すように、側
面分離絶縁物領域９及びポリシリコン領域８をＮ+ コレ
クタコンタクト領域７とベ−ス領域５との間に伸ばし、
この側面分離絶縁物領域９及びポリシリコン領域８の各
延伸部９ａ、８ａによりコレクタコンタクト領域７の高
電位がベ−ス領域５の角部近傍に影響するのを低減して
いる。
【００３４】これら延伸部９ａ、８ａは図１９からわか
るようにＮ+ コレクタコンタクト領域７とベ−ス領域５
とを完全に遮断している。ただし、延伸部９ａ、８ａが
Ｎ+ 埋め込みコレクタ領域３を分断するのを回避するた
めに延伸部９ａ、８ａの底部はＮ+ 埋め込みコレクタ領
域３の上端より浅く形成されている。
るようにＮ+ コレクタコンタクト領域７とベ−ス領域５
とを完全に遮断している。ただし、延伸部９ａ、８ａが
Ｎ+ 埋め込みコレクタ領域３を分断するのを回避するた
めに延伸部９ａ、８ａの底部はＮ+ 埋め込みコレクタ領
域３の上端より浅く形成されている。
【００３５】このようにすれば実施例３より更に一層の
コレクタ耐圧向上が実現する。
コレクタ耐圧向上が実現する。
【図１】実施例１の半導体装置の断面図である。
【図２】図１の平面図である。
【図３】実施例１の工程を示す断面図である。
【図４】実施例１の工程を示す断面図である。
【図５】実施例１の工程を示す断面図である。
【図６】実施例１の工程を示す断面図である。
【図７】実施例１の工程を示す断面図である。
【図８】実施例１の工程を示す断面図である。
【図９】実施例１の半導体装置の空乏層形状を示す断面
図である。
図である。
【図１０】実施例１の半導体装置の空乏層形状を示す断
面図である。
面図である。
【図１１】実施例１の半導体装置の空乏層形状を示す断
面図である。
面図である。
【図１２】実施例１の半導体装置の耐圧と距離との関係
のシミュレーション結果を示す特性図である。
のシミュレーション結果を示す特性図である。
【図１３】実施例１の半導体装置の最大電界強度と距離
との関係の計算結果を示す特性図である。
との関係の計算結果を示す特性図である。
【図１４】実施例１の半導体装置の耐圧と距離との関係
の実測結果を示す特性図である。
の実測結果を示す特性図である。
【図１５】実施例２の半導体装置の断面図である。
【図１６】実施例３の半導体装置の断面図である。
【図１７】実施例３の半導体装置の平面図である。
【図１８】実施例４の半導体装置の断面図である。
【図１９】実施例４の半導体装置の平面図である。
【図２０】従来のバイポーラトランジスタの一例断面図
である。
である。
１はＮ+ シリコン基板（半導体基板）、２はシリコン酸
化膜、３はＮ+ 埋め込みコレクタ領域（埋め込み半導体
領域）、４はＮ- コレクタ耐圧領域（半導体耐圧領
域）、５はＰ+ ベ−ス領域（表面半導体領域）、６はＮ
+ エミッタ領域、７はＮ+ コレクタコンタクト領域、８
はポリシリコン領域（隣接半導体領域）、９は側面分離
絶縁物領域である。
化膜、３はＮ+ 埋め込みコレクタ領域（埋め込み半導体
領域）、４はＮ- コレクタ耐圧領域（半導体耐圧領
域）、５はＰ+ ベ−ス領域（表面半導体領域）、６はＮ
+ エミッタ領域、７はＮ+ コレクタコンタクト領域、８
はポリシリコン領域（隣接半導体領域）、９は側面分離
絶縁物領域である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 眞喜男 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭64−73737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/762 H01L 21/331 H01L 29/73
Claims (6)
- 【請求項１】 基板上に形成された第１導電型で高不純
物濃度の埋め込み半導体領域と、前記埋め込み半導体領域の上部に形成された第１導電型
で低不純物濃度の半導体耐圧領域と、 前記半導体耐圧領域 の表面からその内部に形成され、前
記半導体耐圧領域との間でＰＮ接合を形成する第２導電
型の表面半導体領域と、前記表面半導体領域から離れて形成されるとともに 前記
半導体耐圧領域の表面から前記表面半導体領域の深さよ
りも深く形成され、該表面半導体領域の形成された素子
領域を他の半導体領域から分離する側面分離絶縁物領域
と、 該側面分離絶縁物領域を介して前記半導体耐圧領域に隣
接する隣接半導体領域とを有する高耐圧半導体装置にお
いて、 前記素子領域内の前記半導体耐圧領域と前記表面半導体
領域との間の前記ＰＮ接合を逆バイアスするとともに、
該ＰＮ接合の空乏層を前記側面分離絶縁物領域に到達さ
せる電圧が、前記素子領域内の前記半導体耐圧領域と前
記表面半導体領域との間に印加され、 前記隣接半導体領域は前記埋め込み半導体領域よりも前
記表面半導体領域に近い電位を有し、 前記半導体耐圧領域における前記表面半導体領域から前
記側面分離絶縁物領域までの横方向距離は、前記表面半
導体領域から前記埋め込み半導体領域までの縦方向距離
より小さくされている ことを特徴とする高耐圧半導体装
置。 - 【請求項２】 前記基板と前記埋め込み半導体領域との
間に底面絶縁分離領域を有するとともに、前記側面分離
絶縁物領域が該底面絶縁分離領域に達するように形成さ
れたことを特徴とする請求項１記載の高耐圧半導体装
置。 - 【請求項３】 前記隣接半導体領域は、前記側面分離絶
縁物領域の内部に充填された高不純物濃度のポリシリコ
ン領域からなることを特徴とする請求項１または２に記
載の高耐圧半導体装置。 - 【請求項４】 前記埋め込み半導体領域と同一導電型の
表面コンタクト領域が前記素子領域内において前記表面
半導体領域から離れて形成され、該表面コンタクト領域
と前記表面半導体領域との間に前記側面分離絶縁物領域
とは異なる素子内側面絶縁分離領域を有することを特徴
とする請求項１乃至３のいずれかに記載の高耐圧半導体
装置。 - 【請求項５】 前記素子内側面絶縁分離領域は前記側面
分離絶縁物領域より延設されたもので、前記素子内側面
絶縁分離領域の内部には前記隣接半導体領域の一部をな
す高不純物濃度のポリシリコン領域が充填されているこ
とを特徴とする請求項４記載の高耐圧半導体装置。 - 【請求項６】 前記隣接半導体領域として前記側面分離
絶縁物領域を介して隣接する島状半導体領域を有するこ
とを特徴とする請求項１または２に記載の高耐圧半導体
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34641492A JP2833394B2 (ja) | 1992-12-25 | 1992-12-25 | 高耐圧半導体装置 |
| PCT/JP1993/001866 WO1994015360A1 (en) | 1992-12-25 | 1993-12-24 | Semiconductor device |
| DE69324911T DE69324911T2 (de) | 1992-12-25 | 1993-12-24 | Halbleiterbauelement mit hoher Spannungsfestigkeit und dielektrischer Isolierung |
| EP94903045A EP0628996B1 (en) | 1992-12-25 | 1993-12-24 | High withstand-voltage semiconductor device with dielectric isolation |
| CA002130806A CA2130806C (en) | 1992-12-25 | 1993-12-24 | Semiconductor device |
| US08/653,924 US5644157A (en) | 1992-12-25 | 1996-05-22 | High withstand voltage type semiconductor device having an isolation region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34641492A JP2833394B2 (ja) | 1992-12-25 | 1992-12-25 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196550A JPH06196550A (ja) | 1994-07-15 |
| JP2833394B2 true JP2833394B2 (ja) | 1998-12-09 |
Family
ID=18383264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34641492A Expired - Lifetime JP2833394B2 (ja) | 1992-12-25 | 1992-12-25 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833394B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3061020B2 (ja) | 1997-11-12 | 2000-07-10 | 日本電気株式会社 | 誘電体分離型半導体装置 |
| JP5069851B2 (ja) * | 2005-09-26 | 2012-11-07 | 株式会社日立製作所 | 半導体装置 |
| JP4963024B2 (ja) * | 2006-01-20 | 2012-06-27 | 株式会社豊田中央研究所 | 静電気保護用半導体装置 |
| JP4963026B2 (ja) * | 2006-01-26 | 2012-06-27 | 株式会社豊田中央研究所 | 静電気保護用半導体装置 |
| JP5674121B2 (ja) * | 2010-12-14 | 2015-02-25 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-12-25 JP JP34641492A patent/JP2833394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196550A (ja) | 1994-07-15 |
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