JP5498107B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5498107B2
JP5498107B2 JP2009219639A JP2009219639A JP5498107B2 JP 5498107 B2 JP5498107 B2 JP 5498107B2 JP 2009219639 A JP2009219639 A JP 2009219639A JP 2009219639 A JP2009219639 A JP 2009219639A JP 5498107 B2 JP5498107 B2 JP 5498107B2
Authority
JP
Japan
Prior art keywords
region
trench
semiconductor device
low
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009219639A
Other languages
English (en)
Other versions
JP2011071232A (ja
Inventor
和彦 真田
宏 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009219639A priority Critical patent/JP5498107B2/ja
Priority to US12/887,912 priority patent/US8552492B2/en
Publication of JP2011071232A publication Critical patent/JP2011071232A/ja
Application granted granted Critical
Publication of JP5498107B2 publication Critical patent/JP5498107B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造の半導体装置が記載されている。また、特許文献３（特開２００７−５５６８号公報）には、半導体基板上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域を形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜およびゲート電極を配置した半導体装置が記載されている。また、このような凹凸を形成した場合、凸部の寸法を小さくすると、トランジスタ動作時に空乏層が凸部全体を覆う完全空乏化が実現し、短チャネル効果、サブスレッショルド係数が改善できる(特許文献４(特開２００５−０８５９６０号公報))。このような完全空乏化により閾値の基板電位依存性が小さくなることをメリットとして適切な回路構成に利用することもできる。
特許文献５（特開２００９−５４９９９号公報）には、第１導電型半導体基板に形成された、ゲート幅方向に断続的に深さが変化するトレンチ構造と、ゲート絶縁膜を介して前記トレンチ構造が定めるトレンチ部の内部およびプレーナー部の上面に形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型のソース領域と、前記ゲート電極の他方の側に形成された第２導電型のドレイン領域を備えた半導体装置が記載されている。ここで、前記ソース領域と前記ドレイン領域のうち、前記トレンチ部を挟んで向き合う部分は、当該トレンチ構造の上面から底部と同じあるいはそれ以上に達する深さを有する構成となっている。これにより、ゲート電極の凹部上面に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる、と記載されている。
また、特許文献６（特開２００８−１９２９８５号公報）には、ゲート幅方向にウェルに凹凸を設けるためのトレンチ部が形成されており、絶縁膜を介して、トレンチ部の内部及び上面部にゲート電極が形成された構成が記載されている。ゲート電極のゲート長方向の一方の側にはソース領域が形成されており、他方の側にはドレイン領域が形成されている。ソース領域およびドレイン領域は、何れも、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。このように、ソース領域とドレイン領域を深く形成することにより、ゲート電極の部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる、と記載されている。
特開平１１−１０３０５８号公報 特開昭５１−１４７２６９号公報 特開２００７−５５６８号公報 特開２００５−０８５９６０号公報 特開２００９−５４９９９号公報 特開２００８−１９２９８５号公報
特許文献５や特許文献６に記載された構成のように、ソース領域およびドレイン領域をゲート電極の底部近傍にまで設けることにより、半導体装置のオン抵抗が低下し、駆動能力が高まることが期待できる。
しかし、本発明者らは、ソース領域およびドレイン領域をゲート電極の底部近傍にまで設けた構成のトランジスタにおいて、新たな問題が生じることを見出した。本発明者らは、このような構成のトランジスタのＶｄ−Ｉｄ特性（ドレイン電圧−ドレイン電流特性）のドレイン電圧Ｖｄが高い領域で、Ｉｄが異常に上昇する現象が生じることを見出した。図２２に、Ｖｄ−Ｉｄ特性の測定結果を示す。
また、図２３に、この半導体装置の構成を示す。ここで、半導体装置は、基板に形成されたトレンチ内に形成されたゲート絶縁膜およびゲート電極２２と、基板に形成されたチャネル８およびドレイン１３とを含む。ドレイン１３は、一まとまりとしているが、不純物濃度の高い表面のドレイン領域とその下方に当該ドレイン領域を覆うように形成された、不純物濃度が低いオフセット領域とから構成することができる。ドレイン１３とチャネル８との境界には、ＰＮ境界線３０が形成されている。
図２２に示すように、とくにゲート電圧Ｖｇ＝９Ｖ以上の場合、ドレイン電圧Ｖｄが１５Ｖ位から、Ｉｄが異常に上昇している（図中破線で囲んだ箇所）。本発明者等は、二次元シミュレーションにより、Ｖｄ−Ｉｄ特性に異常が生じる原因を検討した。図２３において、ゲート電極２２にゲート電圧（１８Ｖ）およびドレイン電極（不図示）にドレイン電圧（１６Ｖ）を印加した場合の電位シミュレーション結果を示す。ここで、ゲート電極２２のトレンチ底部の角部では等電位線が密になっており電界が集中していることがわかる。本発明者等は、ドレイン１３とチャネル８とのＰＮ境界線３０がトレンチ底部の角部近傍に存在すると、ゲート電極２２およびドレイン電極にそれぞれ所定のゲート電圧およびドレイン電圧を印加したときに、トレンチ底部の角部で電界集中が起こり、この部分でホットキャリアの発生が顕著となり、インパクトイオン化が生じてドレイン１３と基板との間に基板電流が流れることが、上記Ｖｄ−Ｉｄ特性に異常が生じる原因であることを見出した。このようなホットキャリアの発生が生じると、デバイスの長期信頼性が低下してしまう。
本発明によれば、
一面に第１導電型のソース領域およびドレイン領域、ならびに前記ソース領域および前記ドレイン領域の間に第２導電型のチャネル領域が形成された基板と、
前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むように形成されたゲート電極と、
前記ソース領域の下方全面に形成されて前記チャネル領域と接し、前記ソース領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第１の低濃度領域と、
前記ドレイン領域の下方全面に形成されて前記チャネル領域と接し、前記ドレイン領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２の低濃度領域と、
を有するトランジスタを含み、
前記第２の低濃度領域は、ゲート長方向の断面において前記第２の低濃度領域と前記チャネル領域とのＰＮ境界線の前記トレンチ底部の角部を始点とした前記ソース領域に向けた横方向の距離をｘ、前記トレンチ底部の角部を始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上である半導体装置が提供される。
本発明によれば、
一面に素子形成領域が形成された基板のチャネル領域にゲート幅方向に断続的に深さが変化するようにトレンチが形成された半導体装置の製造方法であって、
ゲート長方向において、前記チャネル領域が形成される領域の両側方に第１導電型の不純物イオンを注入して、前記第１導電型の第１の低濃度領域および第２の低濃度領域を形成する工程と、
前記素子形成領域の前記一面に、第２導電型の不純物イオンを注入して前記チャネル領域を形成する工程と、
前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記一面の前記チャネル領域の両側方に前記第１導電型の不純物イオンを注入して、前記第１の低濃度領域および前記第２の低濃度領域よりも前記第１導電型の不純物濃度が高いソース領域およびドレイン領域を形成する工程と、
によりトランジスタを形成する工程を含み、
前記第１の低濃度領域および前記第２の低濃度領域を形成する工程において、前記第１の低濃度領域および前記第２の低濃度領域を、それぞれ、前記ソース領域および前記ドレイン領域の下方全面に形成し、前記第２の低濃度領域を、前記トレンチの角部を覆って前記トレンチ底部の下方にまで延在するとともに、ゲート長方向の断面において前記第２の低濃度領域と前記チャネル領域とのＰＮ境界線の前記トレンチ底部の角部を始点とした前記ソース領域に向けた横方向の距離をｘ、前記トレンチ底部の角部を始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上となるように形成する半導体装置の製造方法が提供される。
このような構成により、ドレイン側のトレンチ底部の角部を第２の低濃度領域で覆い、ＰＮ境界線をドレイン側のトレンチ底部の角部から離れた箇所に存在するようにすることができ、トランジスタの動作時にゲート電極およびドレイン電極に電圧を印加して第２の低濃度領域とチャネル領域との間に所定の電圧が印加された場合でも、トレンチ底部の角部に電界が集中するのを防ぐことができる。これにより、ホットキャリアの発生を防ぐことができ、トランジスタの長期信頼性を高めることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
ホットキャリアの発生を大幅に抑制して、トランジスタの長期信頼性を高めることができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の一例を示す工程断面図である。 図１に示した半導体装置の製造手順の途中段階の一例を示す平面図である。 本実施の形態における半導体装置の構成を模式的に示した断面図である。 本実施の形態における半導体装置のゲート電極にゲート電圧を印加したときの電界分布のシミュレーション結果を示す図である。 距離ｘおよび距離ｙと基板電流との関係を示す図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 図１３に示した半導体装置の製造手順の一例を示す工程断面図である。 図１３に示した半導体装置の製造手順の一例を示す工程断面図である。 図１３に示した半導体装置の製造手順の途中段階の一例を示す平面図である。 図１３に示した半導体装置の製造手順の途中段階の一例を示す平面図である。 図１３に示した半導体装置の製造手順の他の例を示す工程断面図である。 図１３に示した半導体装置の製造手順の他の例を示す工程断面図である。 図１３に示した半導体装置の製造手順の途中段階の他の例を示す平面図である。 図１３に示した半導体装置の製造手順の他の例を示す工程断面図である。 従来の半導体装置のＶｄ−Ｉｄ特性を示す図である。 従来の半導体装置の構成の一例を示す図である。 本実施の形態における半導体装置の構成を模式的に示した断面図である。 本発明の実施の形態における半導体装置の効果を示す図である。 従来の半導体装置の構成の一例を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。図２は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図２のＡ−Ａ’断面図、図１（ｂ）は、図２のＣ−Ｃ’断面図、図１（ｃ）は、図２のＢ−Ｂ’断面図である。なお、構成をわかりやすくするために、図２では、各領域を線のみで示している。また、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。基板１０２の一面には、素子分離絶縁膜１１０が形成されている。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。本実施の形態において、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。
また、基板１０２一面の素子分離絶縁膜１１０で分離された素子形成領域には、第２導電型（ｐ型）の不純物拡散領域であるウェル１０４と、第１導電型（ｎ型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、第１導電型（ｎ型）の不純物拡散領域である第１のオフセット領域１０６（第１の低濃度領域）および第２のオフセット領域１０７（第２の低濃度領域）とが形成されている。第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、ソース領域１１２およびドレイン領域１１３よりも第１導電型の不純物濃度が低い。第１のオフセット領域１０６、第２のオフセット領域１０７、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されている。ウェル１０４のうち、ソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０６および第２のオフセット領域１０７で規定された領域がチャネル領域１０８となる。なお、図１においても、構成をわかりやすくするために、ウェル１０４を線のみ（破線）で示している。
本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７のｎ型の不純物濃度は、たとえば１×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。ソース領域１１２と第１のオフセット領域１０６、ドレイン領域１１３と第２のオフセット領域１０７との境界は、たとえば第１導電型の不純物濃度が１×１０１８ａｔｏｍｓ／ｃｍ３である箇所とすることができる。ここで、ソース領域１１２およびドレイン領域１１３の深さは、たとえば１００〜２００ｎｍ程度とすることができる。
また、本実施の形態において、ウェル１０４のｐ型の不純物濃度は、たとえば１×１０１５ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３程度とすることができる。
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２と、トレンチ１６２の内部を埋め込むように形成されたゲート電極１２２と、ゲート電極１２２と基板１０２との間に形成されたゲート絶縁膜１２０と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。ここで、トレンチ１６２は、ゲート長方向（図２の横方向）に長軸を有する構成とすることができる。また、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。このような構成の半導体装置１００において、ゲート電極１２２に所定のゲート電圧を印加すると、複数のトレンチ１６２間の領域にチャネルが形成され、トレンチ１６２の長軸方向の両端部がそれぞれソースおよびドレインとしてトランジスタが動作する。
また、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成することができる。このような構成により、素子分離能力の低下を防ぐことができる。ただし、他の例において、素子分離絶縁膜１１０が、第１のオフセット領域１０６および第２のオフセット領域１０７よりも浅い構成や、第１のオフセット領域１０６および第２のオフセット領域１０７と同程度の深さの構成とすることもできる。
本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
本実施の形態において、第１のオフセット領域１０６は、素子分離絶縁膜１１０に接するとともに、ゲート長方向において、素子分離絶縁膜１１０からトレンチ１６２端部に到る領域において、ソース領域１１２の下方全面に形成される。また、第２のオフセット領域１０７は、素子分離絶縁膜１１０に接するとともに、ゲート長方向において、素子分離絶縁膜１１０からトレンチ１６２端部に到る領域において、ドレイン領域１１３の下方全面に形成される。ここで、トレンチ１６２端部とは、ゲート長方向においてトレンチがソース領域１１２およびドレイン領域１１３とそれぞれ対向する端面から中央にかけての所定の範囲の領域とすることができる。つまり、ここでは、トレンチ１６２の側方、トレンチ１６２底部の角部、さらにトレンチ１６２底部の所定の範囲にかけて低濃度領域である第１のオフセット領域１０６および第２のオフセット領域１０７が形成され、トレンチ１６２底部の角部が第１のオフセット領域１０６および第２のオフセット領域１０７で覆われている。このような構成により、オン抵抗を低下させてトランジスタの駆動能力を高く保つことができる。
さらに、本実施の形態において、第２のオフセット領域１０７は、トレンチ１６２底部の角部を覆ってトレンチ１６２底部の下方にまで延在した構成とすることができる。また、第２のオフセット領域１０７は、第２のオフセット領域１０７とウェル１０４とのＰＮ接合が、トレンチ１６２底部の角部から所定の距離を隔てた位置になるように形成することができる。
図１０を参照して説明する。図１０は、図１（ａ）に示した半導体装置１００の構成を簡略化して模式的に示したものである。図１０は、半導体装置１００のゲート長方向の断面に該当する。
ここで、第２のオフセット領域１０７は、ゲート長方向の断面において第２のオフセット領域１０７とウェル１０４とのＰＮ境界線１３０のトレンチ１６２底部の角部１６２ａを始点としたソース領域１１２に向けた横方向の距離をｘ、トレンチ１６２底部の角部１６２ａを始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上とすることができる。
図１１は、図１に示した本実施の形態における半導体装置１００のゲート電極１２２にゲート電圧（１８Ｖ）およびドレイン電極（不図示）にドレイン電圧（１６Ｖ）を印加した場合の電位シミュレーション結果を示す図である。ここで、距離ｘ＝０．５４μｍ、ｙ＝０．２６μｍとした。図１１に示した結果において、トレンチ底部の角部での等電位線の密度が図２３に示した例よりも緩やかになっており、電界が緩和されていることがわかる。
図１２（ａ）は、距離ｘと距離ｙとの合計距離（ｘ＋ｙ）［μｍ］と、ドレイン部最大電界強度［Ｖ／ｃｍ］との関係を示す図である。
ここでは、トレンチ１６２の深さ、および第２のオフセット領域１０７の形状が異なる複数種の半導体装置１００を用いて、合計距離（ｘ＋ｙ）と、ドレイン部最大電界強度との関係を求めた。図中「ａ」は、トレンチ１６２の深さが０．４μｍ、「ｂ」は、トレンチ１６２の深さが０．７μｍ、「ｃ」は、トレンチ１６２の深さが１．０μｍである。また、ドレイン部最大電界強度［Ｖ／ｃｍ］は、シミュレーションで、各構成におけるドレイン（ドレイン領域１１３および第２のオフセット領域１０７）近傍で、キャリアの進行方向に平行な電界の最大値である。ここで、（ｘ＋ｙ）の値はシミュレーション（Ｓｉｍ）により得られた値である。
図示したように、合計距離（ｘ＋ｙ）の値が大きくなるほど、ドレイン部最大電界強度が低減されることがわかる。なお、合計距離（ｘ＋ｙ）がマイナス（ゼロより小さい）の場合は、第２のオフセット領域１０７がトレンチ１６２底部の角部にまで存在していない構成に対応する。ここで、合計距離（ｘ＋ｙ）と、ドレイン部最大電界強度との関係は、半導体装置１００の構成に関わらず、図１２（ａ）に示した曲線で示すことができ、合計距離（ｘ＋ｙ）が０．１μｍの地点で変曲点を有する。つまり、半導体装置１００の構成に関わらず、合計距離（ｘ＋ｙ）が０．１μｍ以上の場合に、ドレイン部最大電界強度を低く保つことができる。ゲート電極１２２およびドレイン領域１１３にそれぞれ所定の電圧を印加して、第２のオフセット領域１０７とチャネル領域１０８との間に所定の電圧が印加される際、トレンチ１６２の角部１６２ａだけでなく、その近傍の領域に電界が集中する。合計距離（ｘ＋ｙ）の値が大きくなると、ＰＮ接合がトレンチ１６２の角部１６２ａ近傍の電界が集中しやすい領域に存在しないようにできる。ＰＮ境界部も電界が集中しやすいため、ＰＮ境界線１３０がトレンチ１６２の角部１６２ａ近傍から離れるようにすることで、ドレイン部最大電界強度が低減されると考えられる。これにより、トレンチ底部の角部に電界がさらに集中するのを防ぐことができ、ホットキャリアの発生を大幅に抑制でき、かつ耐圧の向上が実現でき、トランジスタの長期信頼性を高めることができる。
また、合計距離（ｘ＋ｙ）が０．５μｍ以上程度の場合に、ドレイン部最大電界強度をさらに低く保つことができる。
図１２（ｂ）は、図１２（ａ）に示した各構成の半導体装置１００のドレイン部最大電界強度［Ｖ／ｃｍ］と基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）［Ａ］との関係を示す図である。なお、ここで、（ｘ＋ｙ）の値はシミュレーション（Ｓｉｍ）により得られた値、基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）は測定値である。図１２（ｂ）に示すように、半導体装置１００の構成に関わらず、ドレイン部最大電界強度と基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）［Ａ］とは、比例関係にある。つまり、ドレイン部最大電界強度［Ｖ／ｃｍ］を小さくすることにより、基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）［Ａ］を小さくすることができる。
この結果から、図１２（ａ）に示したデータに基づき、合計距離（ｘ＋ｙ）が０．１μｍ以上の場合に、基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）を低く保つことができる。また、合計距離（ｘ＋ｙ）が０．５μｍ以上程度の場合に、基板電流（Ｉｓｕｂ／Ｉｓｏｕｒｃｅ）をさらに低く保つことができる。
また、距離ｘと距離ｙとの比は、ｘ：ｙ＝１：３〜３：１とすることができる。このような条件となるように、イオン注入を行うことにより、ＰＮ境界線１３０の形状を緩やかにすることができ、電界を緩和することができる。これによっても、インパクトイオン化およびホットキャリアの発生を防ぐことができ、トランジスタの長期信頼性を高めることができる。
また、トレンチ１６２下の領域において、第２のオフセット領域１０７は、曲率が小さい、緩やかな形状とすることができる。図２４を参照して説明する。図２４は、ゲート電極１２２、トレンチ１６２、および第２のオフセット領域１０７を模式的に示す断面図である。
第２のオフセット領域１０７のウェル１０４とのＰＮ境界線１３０は、基板表面に平行な直線部分と、トレンチ１６２底部にかけて立ち上がるカーブ部分とを含む。ここで、第２のオフセット領域１０７底部の直線部分からの立ち上がり箇所（図中「ｂ」と記載）から第２のオフセット領域１０７の端部がトレンチ１６２の底部と接する箇所（図中「ａ」と記載）に到るカーブ部分は、曲率が小さい、緩やかな形状とすることができる。このような観点から、図中ａからｂまでの直線と、トレンチ１６２の底面とがなす角度θは、たとえば７２度以下とすることができる。また、角度θは、たとえば１８度以上とすることができる。これにより、ＰＮ境界線１３０の形状を緩やかにすることができ、電界を緩和することができる。これによっても、インパクトイオン化およびホットキャリアの発生を防ぐことができ、トランジスタの長期信頼性を高めることができる。
さらに、本実施の形態において、半導体装置１００は、ドレイン側の構成とソース側の構成が対称に形成された双方向型トランジスタとすることができる。つまり、本実施の形態において、第１のオフセット領域１０６は、ゲート長方向の断面において、第２のオフセット領域１０７と左右対称に形成することができる。これにより、ソースとドレインとを逆方向モードで用いた場合にも、ホットキャリアの発生を大幅に抑制でき、かつ耐圧の向上が実現でき、トランジスタの長期信頼性を高めることができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図３から図８は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図２のＡ−Ａ’断面、およびＢ−Ｂ’断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図３（ａ））。つづいて、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７を形成する。
まず、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域が開口したレジスト膜１５７を形成する。トレンチ１６２が形成される箇所を一点破線で示す。図９は、このときの状態を示す平面図である。ここで、レジスト膜１５７の開口は、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｘが、所望の値となるような形状に形成することができる。
次いで、レジスト膜１５７をマスクとして、基板１０２上の全面に、ｎ型（第１導電型）の不純物イオンをイオン注入して第１のオフセット領域１０６および第２のオフセット領域１０７を形成する（図３（ｂ））。ここで、イオン注入は、鉛直方向に行うことができる。また、イオン注入は、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｙが、所望の値となるような条件で行うことができる。一例として、第１のオフセット領域１０６および第２のオフセット領域１０７は、リン等のｎ型（第１導電型）の不純物イオンを９０ｋｅＶ、９×１０１２ａｔｏｍｓ／ｃｍ−２＋３００ｋｅＶ、６×１０１２ａｔｏｍｓ／ｃｍ−２の条件でイオン注入することにより形成することができる。これにより、たとえば不純物濃度が１×１０１５ａｔｏｍｓ／ｃｍ−３（ＰＮ境界）〜２×１０１７ａｔｏｍｓ／ｃｍ−３程度の第１のオフセット領域１０６および第２のオフセット領域１０７を得ることができる。この後、レジスト膜１５７を除去する。
この後、熱処理により、第１のオフセット領域１０６および第２のオフセット領域１０７を構成する不純物イオンが拡散される（図４（ａ））。なお、上記のレジスト膜１５７の開口の形状およびイオン注入の条件は、不純物の拡散量を考慮して設定することができる。
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、ｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ウェル１０４は、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンを、たとえば８００ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ−２＋２００ｋｅＶ、１×１０１２ａｔｏｍｓ／ｃｍ−２の条件でイオン注入することにより形成することができる。これにより、不純物濃度がたとえば１×１０１５ａｔｏｍｓ／ｃｍ−３（基板）〜１×１０１７ａｔｏｍｓ／ｃｍ−３程度のウェル１０４を得ることができる。なお、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７とチャネル領域１０８とのＰＮ境界線において、第１のオフセット領域１０６および第２のオフセット領域１０７の不純物濃度が、チャネル領域１０８の不純物濃度より高く、ＰＮ境界線が、第１のオフセット領域１０６および第２のオフセット領域１０７をイオン注入により形成することにより規定された構成とすることができる。これにより、ＰＮ境界線を、深さ方向に弧を描くような形状とすることができ、濃度勾配が緩やかになり、ホットキャリアの発生を抑制することができる。この後、レジスト膜を除去する。
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。なお、熱酸化膜１６０とした絶縁膜は、ＣＶＤ酸化膜や窒化膜、またはその組み合わせとすることもできる。次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図４（ｂ））。その後、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図５（ａ））。この後、レジスト膜１７０を除去する。他の方法として、レジスト膜１７０をマスクとして開口１７２内の熱酸化膜１６０を除去した後、レジスト膜１７０を除去し、残った熱酸化膜１６０をマスクとしてトレンチ１６２を形成してもよい。
次いで、熱酸化膜１６０を希釈フッ酸等で一端除去した後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図５（ｂ））。ここで、ゲート絶縁膜１２０は、ＣＶＤ酸化膜とすることもできる。この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図６（ａ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図６（ｂ）、図７（ａ））。
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図７（ｂ））。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する（図８）。本実施の形態において、ソース領域１１２およびドレイン領域１１３は、それぞれ、第１のオフセット領域１０６および第２のオフセット領域１０７とは異なるイオン注入工程で製造されている。これにより、第１のオフセット領域１０６および第２のオフセット領域１０７を所望の形状に制御することができ、トランジスタの耐圧を所望の高い値に維持することができる。また、本実施の形態において、ソース領域１１２およびドレイン領域１１３は、トレンチ１６２にかからないように形成されている。これにより、ドレイン領域とゲートとの間隔が広がるため、Gate Induced Drain Leakageが抑えられる。
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態において、ソース領域１１２およびドレイン領域１１３と、チャネル領域１０８との間には、それぞれソース領域１１２およびドレイン領域１１３と同導電型の低濃度の第１のオフセット領域１０６および第２のオフセット領域１０７が形成されるので、トランジスタの耐圧を高くすることができる。また、本実施の形態において、ゲート電極１２２が形成されるトレンチ１６２の側方および底部の角部にわたって第１のオフセット領域１０６および第２のオフセット領域１０７が形成されるので、トランジスタの駆動能力を高く保つことができる。
さらに、本実施の形態において、ＰＮ境界線１３０をドレイン側のトレンチ底部の角部から離れた箇所に存在するようにすることができ、トランジスタの動作時にゲート電極１２２およびドレイン電極（不図示）にそれぞれ所定の電圧を印加した場合でも、トレンチ底部の角部に電界が集中するのを防ぐことができる。これにより、ホットキャリアの発生を大幅に抑制でき、かつ耐圧の向上が実現でき、トランジスタの長期信頼性を高めることができる。
図２６（ｂ）に、ＰＮ境界線３０がトレンチ底部の角部近傍に存在する構成の半導体装置において、ゲート電極２２およびドレイン電極（不図示）にそれぞれ所定の電圧を印加した場合のインパクトイオン化率を示すシミュレーション結果を示す。図２６（ａ）は、この半導体装置の構成を示す断面図である。ここで、ゲート電極２２のトレンチ底部の角部のインパクトイオン化率が高いことがわかる。一方、図２５に、本実施の形態における半導体装置１００の構成において、ゲート電極１２２およびドレイン電極（不図示）にそれぞれ所定の電圧を印加した場合のインパクトイオン化率を示すシミュレーション結果を示す。図２５に示すように、図２６（ｂ）に示した例ではトレンチ底部の角部で顕著だったインパクトイオン化率が低くなっていることがわかる。これにより、ホットキャリアの発生を大幅に抑制できる。
また、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７とチャネル領域１０８とのＰＮ境界線において、第１のオフセット領域１０６および第２のオフセット領域１０７の不純物濃度が、チャネル領域１０８の不純物濃度より高く、ＰＮ境界線が、第１のオフセット領域１０６および第２のオフセット領域１０７をイオン注入により形成することにより規定された構成とすることができる。これにより、ＰＮ境界線における、濃度勾配が緩やかになり、ホットキャリアの発生を抑制することができる。
また、本実施の形態において、第２のオフセット領域１０７のウェル１０４とのＰＮ境界線１３０の直線部分からの立ち上がり箇所から第２のオフセット領域１０７の端部がトレンチ１６２の底部と接する箇所までの直線と、トレンチ１６２の底面とがなす角度θをたとえば７２度以下とすることにより、カーブ部分を、曲率が小さい、緩やかな形状とすることができる。これにより、ＰＮ境界線１３０の形状を緩やかにすることができ、電界を緩和することができる。これによっても、インパクトイオン化およびホットキャリアの発生を防ぐことができ、トランジスタの長期信頼性を高めることができる。
一方、特許文献６（特開２００８−１９２９８５号公報）に記載された構成では、たとえば第２のオフセット領域１０７に対応するＮ型ウェルとチャネル領域１０８に対応するＰ型領域との境界が、Ｎ型ウェルにＰ型イオンを注入してＰ型領域を設けることにより形成されている。そのため、Ｎ型ウェルとＰ型領域との端部のＰＮ接合か直線状となっている。このような構成では、ＰＮ接合境界で電界が集中してしまい、ホットキャリアの発生を防ぐことができないと考えられる。
さらに、本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７が素子分離絶縁膜１１０と接する領域において、第１のオフセット領域１０６および第２のオフセット領域１０７の下端の位置が素子分離絶縁膜１１０の下端の位置よりも上方に存在する。そのため、たとえば素子分離絶縁膜１１０の分離幅を大きくする等の変更を行うことなく、素子分離能力の低下を防ぐことができる。これにより、チップサイズの増加も防ぐことができる。
（第２の実施の形態）
図１３は、本実施の形態における半導体装置の構成の一例を示す断面図である。本実施の形態における半導体装置１００も、図２に示したのと同様の平面構成を有する。図１３（ａ）は、図２のＡ−Ａ’断面図、図１３（ｂ）は、図２のＣ−Ｃ’断面図、図１３（ｃ）は、図２のＢ−Ｂ’断面図にそれぞれ対応する。また、本実施の形態においても、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。
本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７の形状が図１に示した構成と異なる。本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する部分の深さよりも、トレンチ１６２と接する部分およびトレンチ１６２端部の下方における深さが深く形成される。つまり、断面視において、第１のオフセット領域１０６および第２のオフセット領域１０７にはそれぞれ、トレンチ１６２に近い側が深く、素子分離絶縁膜１１０に近い側が浅くなるような段差が設けられた構成とすることができる。
本実施の形態において、第１のオフセット領域１０６および第２のオフセット領域１０７は、２回のイオン注入により形成することができる。図１４から図１７を参照して説明する。
第１の実施の形態において図３（ａ）を参照して説明した手順と同様に基板１０２表面に素子分離絶縁膜１１０を形成する。つづいて、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域全体が開口したレジスト膜１５８を形成する（図１４（ａ））。図１６は、このときの状態を示す平面図である。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入して第１のオフセット領域１０６および第２のオフセット領域１０７を形成する。ここで、イオン注入は、鉛直方向に行うことができる。この後、レジスト膜１５８を除去する。
次いで、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域のうち、トレンチ１６２の端部と重なる領域が開口したレジスト膜１５９を形成する。図１７は、このときの状態を示す平面図である。このとき、図中縦方向のゲート幅方向においても、レジスト膜１５９の開口は、素子分離絶縁膜１１０と接しないように形成されている。ここで、レジスト膜１５９の開口は、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｘが、所望の値となるような形状に形成することができる。
次いで、レジスト膜１５９をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入する（図１４（ｂ））。この工程では、図１４（ｂ）において破線で囲った領域をターゲットとしてイオン注入を行う。つまり、図１４（ａ）に示したイオン注入よりも、深い位置をターゲットとしたイオン注入を行う。また、イオン注入は、第１の実施の形態で説明したのと同様に、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｙが、所望の値となるような条件で行うことができる。この後、レジスト膜１５９を除去する。なお、図１４（ａ）に示したイオン注入と図１４（ｂ）に示したイオン注入の手順は、いずれを先にしてもよい。
この後、熱処理により、第１のオフセット領域１０６および第２のオフセット領域１０７を構成する不純物イオンが拡散される。なお、上記のレジスト膜１５９の開口の形状およびイオン注入の条件は、不純物の拡散量を考慮して設定することができる。
つづいて、第１の実施の形態で説明したのと同様の手順でウェル１０４を形成する。次いで、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図１５（ａ））。その後、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図１５（ｂ））。この後、第１の実施の形態で説明したのと同様の手順により、図１３に示した構成の半導体装置１００が得られる。
本実施の形態においても、ドレイン側のトレンチ底部の角部を第２のオフセット領域１０７で覆い、ＰＮ境界線１３０をドレイン側のトレンチ底部の角部から離れた箇所に存在するようにすることができ、トランジスタの動作時にゲート電極１２２に電圧を印加した場合でも、トレンチ底部の角部に電界が集中するのを防ぐことができる。これにより、ホットキャリアの発生を大幅に抑制でき、かつ耐圧の向上が実現でき、トランジスタの長期信頼性を高めることができる。
また、トレンチ１６２の深さを深くすることにより、チャネル幅を増大させることができ、トランジスタ能力を向上させることができる。しかし、トレンチ１６２を深く形成するとともに、トレンチ１６２底部の角部の下方にまで第１のオフセット領域１０６および第２のオフセット領域１０７を形成しようとすると、第１のオフセット領域１０６および第２のオフセット領域１０７の深さが深くなる。本実施の形態においては、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する部分の深さよりも、トレンチ１６２と接する部分およびトレンチ１６２端部の下方における深さが深く形成されている。そのため、トレンチ１６２の深さを深くするとともに、トレンチ１６２と接する部分の第１のオフセット領域１０６および第２のオフセット領域１０７の深さを深くしても、これらがそれぞれ素子分離絶縁膜１１０と接する領域においては、深さを浅くして、素子分離絶縁膜１１０の下端よりも上方に位置するようにすることができ、素子分離能力を確保したままトランジスタ能力を向上させることが可能となる。
次に、図１３に示した半導体装置１００の製造手順の他の例を説明する。
図１８および図１９は、本例における半導体装置１００の製造手順を示す工程断面図である。以下、主に異なる点について説明する。ここでは、トレンチ１６２を形成した後に第１のオフセット領域１０６および第２のオフセット領域１０７を形成するためのイオン注入を行う点で、以上で説明した例と異なる。
まず、第１の実施の形態において図３（ａ）を参照して説明した手順と同様に基板１０２に素子分離絶縁膜１１０を形成する。つづいて、この段階では第１のオフセット領域１０６および第２のオフセット領域１０７を形成せず、上述した手順と同様に、ウェル１０４を形成する。次いで、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。その後、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図１８（ａ））。
つづいて、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図１８（ｂ））。この後、レジスト膜１７０を除去する。
つづいて、基板１０２の一面上に、第１のオフセット領域１０６および第２のオフセット領域１０７の形成領域全体が開口したレジスト膜１８０を形成する。図２０は、このときの状態を示す平面図である。ここで、レジスト膜１８０の開口は、第１の実施の形態で説明したレジスト膜１５７と同様に、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｘが、所望の値となるような形状に形成することができる。
次いで、レジスト膜１８０をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入して第１のオフセット領域１０６および第２のオフセット領域１０７を形成する（図１９（ａ））。ここで、イオン注入は、鉛直方向に行うことができる。また、イオン注入は、第１のオフセット領域１０６と第２のオフセット領域１０７の図１０に示した距離ｙが、所望の値となるような条件で行うことができる。また、本例では、一度のイオン注入で第１のオフセット領域１０６および第２のオフセット領域１０７を形成することができる。図２１（ａ）は、イオン注入後の図２０のＤ−Ｄ’断面図である。この後、レジスト膜１８０を除去する。
つづいて、基板１０２の全面を熱処理する。ここで、熱処理は、基板１０２の一面にゲート絶縁膜１２０を形成するためのものとすることもでき、ゲート絶縁膜１２０とは異なる熱酸化膜を形成するためのものとすることもでき、また熱酸化膜を形成するのではなく、たとえば、窒素雰囲気中での熱処理とすることもできる。なお、ゲート絶縁膜１２０とは異なる熱酸化膜を形成した場合、この熱酸化膜を除去した後にゲート絶縁膜１２０を形成することができる。このような熱処理により、不純物イオンが拡散し、図２０のＤ−Ｄ’断面において、図２１（ｂ）に示すように、トレンチ１６２下に第２のオフセット領域１０７が形成される。同様に、ソース領域１１２側の第１のオフセット領域１０６においても、トレンチ１６２下に第１のオフセット領域１０６が形成される（図１９（ｂ））。なお、上記のレジスト膜１８０の開口の形状およびイオン注入の条件は、不純物の拡散量を考慮して設定することができる。これにより、ゲート幅方向において、デバイス動作上で一様とみなせる不純物分布状態とすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０６ 第１のオフセット領域
１０７ 第２のオフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１３０ ＰＮ境界線
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５７ レジスト膜
１５８ レジスト膜
１５９ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１６２ａ 角部
１７０ レジスト膜
１７２ 開口
１８０ レジスト膜

Claims (8)

  1. 一面に第１導電型のソース領域およびドレイン領域、ならびに前記ソース領域および前記ドレイン領域の間に第２導電型のチャネル領域が形成された基板と、
    前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
    前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むように形成されたゲート電極と、
    前記ソース領域の下方全面に形成されて前記チャネル領域と接し、前記ソース領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第１の低濃度領域と、
    前記ドレイン領域の下方全面に形成されて前記チャネル領域と接し、前記ドレイン領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２の低濃度領域と、
    を有するトランジスタを含み、
    前記第２の低濃度領域は、ゲート長方向の断面において前記第２の低濃度領域と前記チャネル領域とのＰＮ境界線の前記トレンチ底部の角部を始点とした前記ソース領域に向けた横方向の距離をｘ、前記トレンチ底部の角部を始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上である半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の低濃度領域は、ゲート長方向の断面において、前記第２の低濃度領域と左右対称に形成された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第２の低濃度領域と前記チャネル領域とのＰＮ境界線は、前記第２の低濃度領域をイオン注入により形成することにより規定された半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記第１の低濃度領域と前記チャネル領域とのＰＮ境界線は、前記第１の低濃度領域をイオン注入により形成することにより規定された半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記距離ｙ：前記距離ｘが、１：３から３：１の間である半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記合計距離ｘ＋ｙが０．５μｍ以上である半導体装置。
  7. 一面に素子形成領域が形成された基板のチャネル領域にゲート幅方向に断続的に深さが変化するようにトレンチが形成された半導体装置の製造方法であって、
    ゲート長方向において、前記チャネル領域が形成される領域の両側方に第１導電型の不純物イオンを注入して、前記第１導電型の第１の低濃度領域および第２の低濃度領域を形成する工程と、
    前記素子形成領域の前記一面に、第２導電型の不純物イオンを注入して前記チャネル領域を形成する工程と、
    前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
    前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
    前記一面の前記チャネル領域の両側方に前記第１導電型の不純物イオンを注入して、前記第１の低濃度領域および前記第２の低濃度領域よりも前記第１導電型の不純物濃度が高いソース領域およびドレイン領域を形成する工程と、
    によりトランジスタを形成する工程を含み、
    前記第１の低濃度領域および前記第２の低濃度領域を形成する工程において、前記第１の低濃度領域および前記第２の低濃度領域を、それぞれ、前記ソース領域および前記ドレイン領域の下方全面に形成し、前記第２の低濃度領域を、前記トレンチの角部を覆って前記トレンチ底部の下方にまで延在するとともに、ゲート長方向の断面において前記第２の低濃度領域と前記チャネル領域とのＰＮ境界線の前記トレンチ底部の角部を始点とした前記ソース領域に向けた横方向の距離をｘ、前記トレンチ底部の角部を始点とした下方向の距離をｙとして、合計距離ｘ＋ｙが０．１μｍ以上となるように形成する半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第１の低濃度領域および前記第２の低濃度領域を形成する工程において、
    前記第１の低濃度領域を、ゲート長方向の断面において、前記第２の低濃度領域と左右対称に形成する半導体装置の製造方法。
JP2009219639A 2009-09-24 2009-09-24 半導体装置およびその製造方法 Expired - Fee Related JP5498107B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009219639A JP5498107B2 (ja) 2009-09-24 2009-09-24 半導体装置およびその製造方法
US12/887,912 US8552492B2 (en) 2009-09-24 2010-09-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009219639A JP5498107B2 (ja) 2009-09-24 2009-09-24 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011071232A JP2011071232A (ja) 2011-04-07
JP5498107B2 true JP5498107B2 (ja) 2014-05-21

Family

ID=43755873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009219639A Expired - Fee Related JP5498107B2 (ja) 2009-09-24 2009-09-24 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US8552492B2 (ja)
JP (1) JP5498107B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5640379B2 (ja) 2009-12-28 2014-12-17 ソニー株式会社 半導体装置の製造方法
WO2014027691A1 (ja) * 2012-08-17 2014-02-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
FR2995139A1 (fr) 2012-09-04 2014-03-07 St Microelectronics Sa Transistor mos
US9725310B2 (en) * 2013-12-20 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electromechanical system sensor and method of forming the same
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure
US20220310687A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company Limited Pixel sensor including a transfer finfet
US20230083560A1 (en) * 2021-09-14 2023-03-16 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US11967626B2 (en) 2021-09-14 2024-04-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52147269A (en) 1976-06-02 1977-12-07 Hitachi Ltd Fluid torque converter
JPS61156772A (ja) * 1984-12-27 1986-07-16 Sony Corp 電界効果トランジスタの製造方法
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
US6118149A (en) 1997-03-17 2000-09-12 Kabushiki Kaisha Toshiba Trench gate MOSFET
JP3405681B2 (ja) 1997-07-31 2003-05-12 株式会社東芝 半導体装置
US6093947A (en) * 1998-08-19 2000-07-25 International Business Machines Corporation Recessed-gate MOSFET with out-diffused source/drain extension
JP4216676B2 (ja) 2003-09-08 2009-01-28 株式会社東芝 半導体装置
JP2007005568A (ja) 2005-06-23 2007-01-11 Toshiba Corp 半導体装置
JP2008192985A (ja) 2007-02-07 2008-08-21 Seiko Instruments Inc 半導体装置、及び半導体装置の製造方法
US8236648B2 (en) 2007-07-27 2012-08-07 Seiko Instruments Inc. Trench MOS transistor and method of manufacturing the same
JP5314949B2 (ja) 2007-07-27 2013-10-16 セイコーインスツル株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2011071232A (ja) 2011-04-07
US20110068394A1 (en) 2011-03-24
US8552492B2 (en) 2013-10-08

Similar Documents

Publication Publication Date Title
US9466700B2 (en) Semiconductor device and method of fabricating same
JP5498107B2 (ja) 半導体装置およびその製造方法
US9875908B2 (en) LDMOS device
US9899477B2 (en) Edge termination structure having a termination charge region below a recessed field oxide region
JP5662865B2 (ja) 半導体装置およびその製造方法
JP5341639B2 (ja) 半導体装置および半導体装置の製造方法
JP4440188B2 (ja) 半導体装置の製造方法
JP2010147219A (ja) 半導体装置及びその製造方法
JP5767869B2 (ja) 半導体装置の製造方法
US20180006148A1 (en) Ldmos transistor and fabrication method thereof
JP2014038965A (ja) 半導体装置および半導体装置の製造方法
US7541641B2 (en) Gate structure in a trench region of a semiconductor device and method for manufacturing the same
TW201943081A (zh) 半導體裝置及其製造方法
JP5378925B2 (ja) 半導体装置およびその製造方法
US20060017096A1 (en) Semiconductor device
WO2017175544A1 (ja) 半導体装置およびその製造方法
JP2011204998A (ja) 半導体装置及びその製造方法
JP5520024B2 (ja) 半導体装置、及びその製造方法
US10868115B2 (en) High voltage device and manufacturing method thereof
JP7157719B2 (ja) 半導体装置の製造方法
US10998404B2 (en) High voltage device and manufacturing method thereof
JP2012160601A (ja) 半導体装置の製造方法
JP5578165B2 (ja) 半導体装置の製造方法
JPWO2019093465A1 (ja) 炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法
JP2012033841A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140307

R150 Certificate of patent or registration of utility model

Ref document number: 5498107

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees