JP2007005568A - 半導体装置 - Google Patents

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Abstract

【課題】限られた寸法内で実質的にチャネル幅を広くし、電流密度を上げ、Ｓファクタの改善、バックゲート効果低減の効果が得られるＦＥＴを提供する。
【解決手段】半導体基板１１上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域１４ａ〜１４ｄを形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜１６およびゲート電極１７を配置した半導体装置。
【選択図】 図１

Description

本発明は、半導体装置、特に電界効果型のトランジスタに関する。
電界効果型のトランジスタ（以下ＦＥＴと称する）を組み込んだ半導体集積回路の小型化に伴い、このＦＥＴの小型化も必要となってきている。しかしながらこの小型化に伴い、その駆動力即ちドレイン電流量が低下し、この低下に伴い半導体装置の動作速度も低下してしまう。そこで、駆動力を維持しながら小型化を達成することが急務となっている。
トランジスタの駆動力を増加させる手段としてソース・ドレイン部のメタルサリサイド化による低抵抗化や極浅高濃度拡散層の使用などの方法がある。これらの手段はいずれも平面（２次元）デバイス構造のままの性能向上を目指すものである。
他方、フィン（ＦＩＮ）型ＦＥＴなど、チャネル部を３次元立体構造にすることで、物理的なチャネル幅を増加させて駆動力を増加させる方法なども考案されている。しかし、ＦＩＮ型ＦＥＴはＦＩＮ幅を細くすることがトランジスタのカットオフ特性をよくするために必要であり、そのためＦＩＮ幅を最小デザインルール寸法Ｆより細くする必要があるなどその製造に際して付加的、かつ技術的にハードルの高いプロセスが必要になる。
チャネル部の３次元立体構造の一つの例が特許文献１に示されている。例えばこの特許文献１の段落（０１１０）には、図１６Ａ〜図１６Ｃを参照してＭＯＳ型トランジスタの説明がある。即ち、基板上にフェンス１３を並列に配置し、ソース／ドレイン領域１７へのコンタクトを共通にし、また、ゲート電極１６も共通にすることにより、大きなチャネル幅を実現できる、との説明がある。
特開２００２−１１８２５５
しかしながら、この特許文献１に記載されたＭＯＳ型のトランジスタより更に大きな駆動力が得られ、あるいは小型化が達成できるような電界効果型のトランジスタ（ＦＥＴ）が要望されている。
従って、この発明の目的は、大きな駆動力が得られ、小型化の達成可能な構造を有する半導体装置を提供することである。
この発明の一実施の形態によれば、半導体基板と、この半導体基板内に形成されたソース領域と、前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、前記ソース、ドレイン領域間の前記半導体基板上に形成され、チャネル部の幅方向に配列された複数の突起状のエピタキシャルシリコン領域と、前記チャネル部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする半導体装置が構成される。
この発明の他の実施の形態によれば、表面が（１００）面であるシリコン半導体基板と、このシリコン半導体基板内に形成されたソース領域と、前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、前記ソース、ドレイン領域間の前記半導体基板表面に形成されるチャネル部の幅方向に配列され、夫々互いに対向する（１１１）面である２つの斜面を有する複数の突起状のシリコン半導体領域と、前記チャネル部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする半導体装置が構成される。
この発明によれば、大きな駆動力が得られ、小型化の達成可能な構造を有する半導体装置を提供することができる。
以下、図面を参照してこの発明の実施形態を詳細に説明する。
＜第１の実施形態＞
図１はこの発明の第１の実施形態に係る電界効果型トランジスタの製造工程の途中における断面図であり、（ａ）はチャネル部およびゲート電極をチャネル幅方向に沿って切断して示す断面図、（ｂ）は（ａ）のｂ−ｂ線で切って矢示方向に見た断面図、（ｃ）はｃ−ｃ線で切って矢示方向に見た断面図、（ｄ）は（ａ）に対応するシリコンウエハ１１内の接合部のプロファイルを示す断面図である。以下（ａ）図〜（ｄ）図を持つすべての図面において図（ｂ）、（ｃ）、（ｄ）は図（ａ）に対して同じ関係の断面図となっている。
図１（ａ）において、半導体基板であるシリコン（Ｓｉ）ウエハ１１内に複数（ここでは２個のみ示す）の素子分離領域１２ａ、１２ｂが形成され、この素子分離領域１２ａ、１２ｂ間には素子形成領域であるアクティブエリア（ＡＡ）が形成される。この図１（ａ）のアクティブエリアＡＡはチャネル幅方向の断面が示されている。このアクティブエリアＡＡの表面部には３本の帯状の絶縁体１３ａ、１３ｂ、１３ｃがチャネル幅方向と直交する方向（チャネル長方向）に平行にかつ略等間隔に設けられる。この絶縁体１３ａ〜１３ｃはシリコン酸化膜（ＳｉＯ２）で形成しても良く、また、シリコン窒化膜（ＳｉＮ）で形成しても良い。
素子分離領域１２ａと絶縁体１３ａとの間には断面が台形のエピタキシャルシリコンの凸部１４ａがチャネル長方向に延設される。同様に、絶縁体１３ａと１３ｂ、１３ｂと１３ｃとの間、絶縁体１３ｃと素子分離領域１２ｂとの間にもエピタキシャルシリコンの凸部１４ｂ、１４ｃ、１４ｄがチャネル長方向に延設される。これらのエピタキシャルシリコンの凸部１４ａ〜１４ｄの表面にはゲート絶縁膜１６が形成され、このゲート絶縁膜１６の上にはゲート電極１７が凸部１４ａ〜１４ｄに対して共通に設けられる。
図１（ａ）の絶縁体１３ｃを通るｂ−ｂ線で切って矢示方向に見た断面図を図１（ｂ）に示す。図１（ｂ）において、ゲート電極１７直下のシリコンウエハ１１表面部にはゲート絶縁膜１６より厚い絶縁体１３ｃが一対の素子分離領域１２ｃ、１２ｄの間に形成され、ゲート電極１７を挟んでシリコンウエハ１１内にはソース領域１８ａ、ドレイン領域１８ｂが形成される。この絶縁体１３ｃの部分は２つの凸部１４ｃ、１４ｄの間の凹部に相当するために、ゲート電極１７にゲート電圧が印加された場合にこの部分で電界の発散が生じる。このためにトランジスタの特性に悪影響を及ぼすおそれがある。しかし、この凹部は低い誘電率を持ち且つゲート絶縁膜１６に対して充分に厚い絶縁体１３ｃで覆われているために、その下のシリコンウエハ１１の表面部には反転層はほとんど生成されない。換言すれば、この凹部ではチャネルが殆ど形成されないのでトータルのトランジスタ特性に対して悪い影響を与えるのを排除できる構造となっている。
一方、図１（ａ）のエピタキシャルシリコンの凸部１４ｃの中央部を通るｃ−ｃ線で切って矢示方向に見た断面図を図１（ｃ）に示す。図において、ゲート電極１７はゲート絶縁膜１６を介してエピタキシャルシリコンの台形の凸部１４ｃの上面に対向しており、ゲート電極１７にゲート電圧が印加された場合には、この部分のゲート電極１７に電界が集中する。このためこの部分では比較的厚い空乏層が形成され、電流密度が大きくなり、ゲート電圧に対して高い応答性を有することになるため、Ｓファクタの改善、バックゲート効果の低減などの効果が得られる。この実施形態の場合、４個の凸部１４ａ〜１４ｄの上部に形成される４個のチャネルが互いに並列接続状態となり、かつ夫々が同様の高いパフォーマンスを示すので、一つのＦＥＴとしてトータルの良好な特性が得られることになる。なお、ソース・ドレイン領域１８ａ、１８ｂは、ここでは厚い絶縁体１３ｃで覆われていないので、図１（ｃ）に示すように比較的深い位置まで形成される。また、ゲート電極１７がない状態での凸部１４ａ〜１４ｄ直下における接合のプロファイルＪは図１（ｄ）に示した如くシリコン表面からの深さが凸部の頂上側（ａ部）の方が谷部の深さ（ｂ）より深くなる。
以下、図１に示した実施形態のＦＥＴの製造プロセスを図２乃至図６を参照して詳細に説明する。
先ず、図２（ａ）、（ｂ）、（ｃ）に示すように、半導体基板であるシリコンウエハ１１の素子形成領域であるアクティブエリアＡＡのチャネル幅方向は図２（ａ）に示すように、一般に知られている方法により形成された一対の素子分離領域であるＳＴＩ酸化膜１２ａ、１２ｂにより区画される。この状態でアクティブエリアＡＡの表面にはあとで述べるゲート絶縁膜の誘電率と比べて低い誘電率の絶縁膜、例えばシリコンウエハ１１の表面を熱酸化することによりシリコン酸化膜（ＳｉＯ２）１３を形成する。このシリコン酸化膜１３は後で形成されるゲート酸化膜と比較して十分に厚く形成しておく。
次いで、シリコンウエハ１１の全面にレジスト膜を堆積した後、図１に示した厚い帯状の絶縁体１３ａ〜１３ｃを形成するためにホトマスクによるホトリソグラフィ法とエッチングにより所望のレジストマスク２０を形成する。このとき、アクティブエリアＡＡの表面に形成されるレジストマスク２０は例えば最小デザイン寸法Ｆに対応するライン・スペース比（Ｌ／Ｓ）に従って形成される。
次いで、図３（ａ）、（ｂ）、（ｃ）に示す構造にするために、図２の状態におけるレジストマスク２０をマスクとして用いて露出している酸化膜１３をエッチングにより除去し、その後でレジストマスク２０も除去する。この結果、図３（ａ）に示すようにシリコン酸化膜による厚い絶縁体１３ａ〜１３ｃが形成される。
なお、この厚い絶縁体１３ａ〜１３ｃをシリコン酸化膜で形成する代わりにシリコン窒化膜（ＳｉＮ）で形成することもできる。この場合には、図２の工程においてシリコン酸化膜１３を熱酸化により形成する代わりに、シリコン窒化膜を堆積させ、同様にしてシリコン窒化膜による厚い絶縁体１３ａ〜１３ｃを形成してもよい。
その後、図３に示したアクティブエリアＡＡのシリコンが露出した表面に対して選択的エピタキシャル成長法（ＳＥＧ法）によりシリコンをエピタキシャル成長させる。この時、アクティブエリアＡＡの表面のシリコンの結晶面が（１００）面であるように設定されていると、エピタキシャル成長により形成されるシリコンは互いに所定角度傾斜した２つの（１１１）面を持つ台形として成長する。例えば図４（ａ）に示すように、ＳＴＩ酸化膜１２ａと絶縁膜１３ａとの間に形成されるエピタキシャルシリコン層１４ａは、２つの（１１１）ファセット面である斜面１４ａ１、１４ａ２を持つ台形状の凸部１４ａとなる。他の凸部１４ｂ〜１４ｄも同様に形成される。
なお、斜面１４ａ１、１４ａ２を形成する（１１１）ファセット面はエピタキシャル成長工程の時間の経過とともに順次成長し、最終的には２つの斜面１４ａ１、１４ａ２が互いに接するようになる。このときは凸部１４ａは台形ではなく三角形となる。他の凸部１４ｂ〜１４ｄについても同様である。
尚、図４に示したＡＡ領域上に選択的エピタキシャル成長法によりシリコンの４個の凸部１４ａ〜１４ｄ個々を形成する際に、この凸部１４ａ〜１４ｄを形成する台形の個々の寸法を例えば先願の特願２００５−１８８３号明細書に記載したと同様に形成してもよい。例えば、図４（ａ）の凸部１４ａの台形上部幅６０ｎｍ以下で、台形の２つの斜面１４ａ１、１４ａ２がなす頂角が鋭角であり、かつ台形上面とのなす角度が１２０°以上１４８°となるように斜面を形成することにより、微細化を実現しつつチャネル幅が長くて駆動力が大きく、パンチスルー抑止力およびカットオフ特性を向上させることができる。
また、凸部１４ａ〜１４ｄはチャネル幅方向には図４（ａ）に示すように断面が台形ないし三角形の複数の凸部１４ａ〜１４ｄを含む構造であるが、チャネル長方向には図４（ｃ）に示すように単一の台形の形状を持つ構造である。従って、チャネル幅方向にはその直線距離に比して実質的な距離が凸部の沿面部分だけ増加した構造である。
その後、エピタキシャル成長により形成された凸部１４ａ〜１４ｄのシリコン表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアＡＡにウエル形成のための不純物インプラを行い、凸部１４ａ〜１４ｄの表面領域にチャネル形成のための不純物インプラを行い、その後、これらの注入された不純物の活性化処理を行う。
この状態で、凸部１４ａ〜１４ｄを形成しているシリコンエピタキシャル層の表面に熱酸化により形成されているシリコン酸化膜をエッチングにより除去し、再度図１に示したようにゲート酸化膜１６を形成し、次いでゲート電極用のポリシリコン層を堆積により形成する。このポリシリコン層は所定のマスクを用いたリソグラフィ法とエッチングによりパターニングされ、図１に示す形状のゲート電極１７を形成するためのゲートパターンマスクが形成される。このゲートパターンマスクは図１には図示されていないがゲート電極１７上にこのゲート電極１７に対応した形状を持って酸化膜により形成されるものである。このとき、この酸化膜のゲートパターンマスクはゲート酸化膜１６よりも厚く形成されている。
このゲートパターンマスクが形成された状態で、図１（ｂ）に示したように例えばｎ型の基板１１に対してｐ型のＬＤＤ拡散層を形成するための浅い不純物ドープ層１８ａ、１８ｂを形成するための不純物インプラを行う。その後、ゲートパターンマスクを除去して図１に示す構造とする。
次いで、図５に示すようにゲート電極１７の側面に後で述べるＬＤＤ拡散層形成のためのスペーサとなるゲート側壁絶縁膜１９ａ、１９ｂをゲート電極１７の側壁に公知の方法で形成する。この状態でこのゲート側壁絶縁膜１９ａ、１９ｂをスペーサとしてソース・ドレイン（Ｓ／Ｄ）拡散層となるｐ型の不純物ドープ層２０ａ、２０ｂを不純物インプラにより形成する。この結果、図示したように浅い不純物ドープ層１８ａ、１８ｂの内のゲート側壁絶縁膜１９ａ、１９ｂでカバーされた部分がＬＤＤ拡散層２１ａ、２１ｂとして残り、他の部分に高濃度のＳ／Ｄ拡散層２０ａ、２０ｂが形成されることになる。
この時のチャネル幅方向の接合Ｊのプロファイルは図５（ｄ）のようになり、凸部１４ａ〜１４ｄの頂部Ｕ即ち台形の上辺部下方より、谷部Ｌ即ち台形底辺部下方の接合深さが浅くなるようなプロファイルとなる。この谷部Ｌで接合深さが浅くなるのは厚い絶縁体１３ａ〜１３ｃによる不純物インプラの加速エネルギーの吸収のためである。
この図５の状態で図６に示すように金属サリサイド層２２がゲート電極１７のポリシリコン表面上および凸部１４ａ〜１４ｄのゲート構造の両側のシリコン露出表面に形成される。この金属サリサイド層２２は、例えばＣｏ膜をスパッタ法により全面に堆積させ、熱処理によりＣｏサリサイド化し、その後、不用部分のメタル層を所定の薬液で除去することで図６の構造が形成される。
上記の方法により、チャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのＦＥＴを製造することができる。このように形成された第１の実施形態のＦＥＴは、図６に示したように２つのＳＴＩ領域１２ａ、１２ｂの間にチャネル幅方向に等間隔で並置された４個の凸部１４ａ〜１４ｄの夫々の頂上部でのゲート電極１７による電界が強くなることから、実質的にチャネル幅が大きくなって電流密度の増加、強い電界による空乏層幅が広がることによるＳ-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
なお、厚い絶縁体１３ａ〜１３ｃの部分ではゲート電極１７の電界がシリコンウエハ１１に向かって下方に発散する凹部を形成しているから電界がこの部分で弱くなり、チャネルにおける電流密度の低下、空乏層幅の狭小化などによるトランジスタ特性の劣化の原因となるが、この実施形態では厚い絶縁体１３ａ〜１３ｃによりゲート電極１７の電界がその近傍のシリコンウエハ１１に影響を与えないように構成されているので、この凹部にチャネルが形成されることがなく、トータルでのトランジスタ特性の劣化が防止でき、凸部の部分による良好なトランジスタ特性が効果的に発揮できる。
＜第２の実施形態＞
図７（ａ）にこの発明の第２の実施形態のＦＥＴの製造工程の途中における断面構造を示す。図７（ａ）は図７（ｂ）、図７（ｃ）、図７（ｄ）とともに第１の実施形態における図１に対応する断面構造を示している。第１の実施形態では図３の工程で形成された厚い絶縁層１３ａ〜１３ｃが図１のゲート電極１７の形成工程で除去されずにそのまま残されている。一方、この第２の実施形態では図７に示したようにこれらの厚い絶縁層１３ａ〜１３ｃはゲート電極１７の形成工程の直前に除去される。第１、第２の実施形態はこの点が異なるだけであり、従って図２乃至図４に示す工程に対応する工程は同じであるので説明の重複を避けるために省略する。また、第１、第２の実施形態における同一部分には同一の参照符号を付してある。
以下、第２の実施形態のＦＥＴの製造方法について図７乃至図９を参照して詳細に説明する。第１の実施形態と同様に図４の工程まで終わったら、厚い絶縁層１３ａ〜１３ｃを剥離し、凸部１４ａ〜１４ｄの間に形成された凹部にシリコンウエハ１１の表面が露出される。
次いで、エピタキシャル成長により形成された凸部１４ａ〜１４ｄのシリコン表面ならびに凹部のシリコンウエハ１１の表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアＡＡにウエル形成のための不純物インプラを行い、凸部１４ａ〜１４ｄの表面領域および凹部のシリコンウエハ１１の表面にチャネル形成のための不純物インプラを行い、その後、これらの注入された不純物の活性化処理を行う。
この状態で、凸部１４ａ〜１４ｄを形成しているシリコンエピタキシャル層の表面ならびに凹部のシリコンウエハ１１の表面に熱酸化により形成されているシリコン酸化膜をエッチングにより除去し、再度図７に示したようにゲート酸化膜１６を形成し、次いでゲート電極用のポリシリコン層を堆積により形成する。このポリシリコン層は所定のマスクを用いたリソグラフィ法とエッチングによりパターニングされ、図７に示す形状のゲート電極１７を形成するためのゲートパターンマスクが形成される。このゲートパターンマスクは図７には図示されていないがゲート電極１７上にこのゲート電極１７に対応した形状を持って酸化膜により形成されるものである。このとき、この酸化膜のゲートパターンマスクはゲート酸化膜１６よりも厚く形成されている。
このゲートパターンマスクが形成された状態で、図７（ｂ）に示したように例えばｎ型の基板１１に対してｐ型のＬＤＤ拡散層を形成するための浅い不純物ドープ層１８ａ、１８ｂを形成するための不純物インプラを行う。その後、ゲートパターンマスクを除去して図７に示す構造とする。凸部１４ｃの上部直下の不純物ドープ層１８ａ、１８ｂのプロファイルは図７（ｃ）に示す如くである。また、各凸部１４ａ〜１４ｄの直下における接合Ｊの深さは図７（ｄ）に示すようにインプラの際に加速エネルギーが吸収されないので夫々の山の部分と谷の部分の直下における深さａ、ｂは互いに等しい。
次いで、図８に示すようにゲート電極１７の側面に後で述べるＬＤＤ拡散層形成のためのスペーサとなるゲート側壁絶縁膜１９ａ、１９ｂをゲート電極１７の側壁に公知の方法で形成する。この状態でこのゲート側壁絶縁膜１９ａ、１９ｂをスペーサとしてソース・ドレイン（Ｓ／Ｄ）拡散層となるｐ型の不純物ドープ層２０ａ、２０ｂを不純物インプラにより深く形成する。この結果、浅い不純物ドープ層１８ａ、１８ｂの内のゲート側壁絶縁膜１９ａ、１９ｂでカバーされた部分がＬＤＤ拡散層２１ａ、２１ｂとして残り、他の部分に高濃度のＳ／Ｄ拡散層２０ａ、２０ｂが形成されることになる。
この時の接合Ｊのプロファイルは図７（ｄ）のようになり、凸部台形の上辺下方Ｕと台形底辺下方Ｌの接合Ｊ深さはほぼ同程度の物となる。
この図８の状態で図９に示すように金属サリサイド層２２がゲート電極１７のポリシリコン表面上および凸部１４ａ〜１４ｄのゲート構造の両側のシリコン露出表面に形成される。この金属サリサイド層２２は、例えばＣｏ膜をスパッタ法により全面に堆積させ、熱処理によりＣｏサリサイド化し、その後、不用部分のメタル層を所定の薬液で除去することで図９の構造が形成される。
上記の方法により、第１の実施形態と同様にチャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのＦＥＴを製造することができる。このように形成された第２の実施形態のＦＥＴは、図９に示したように２つのＳＴＩ領域１２ａ、１２ｂの間にチャネル幅方向に等間隔で並置された４個の凸部１４ａ〜１４ｄの夫々の頂上部でのゲート電極１７による電界が強くなることから、実質的にチャネル幅が大きくなって電流密度の増加、強い電界による空乏層幅が広がることによるＳ-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
しかしながら、第１の実施形態で用いられている厚い絶縁体１３ａ〜１３ｃがこの第２の実施形態では用いられていない。このため、台形底辺は通常のプレーナートランジスタと同様の特性を持ち、さらに台形の頂部での高電流密度の特性の良いトランジスタをあわせた特性となり、全体として駆動力(電流)が増加する効果を期待できる。
＜第３の実施形態＞
第１、第２の実施形態ではいずれもシリコンウエハ１１の表面に選択的エピタキシャル成長により複数のシリコンの突起部を形成してその各頂部に電流密度の高いチャネルを形成するようにしたが、他の方法で複数のシリコンの突起をシリコンウエハ１１の表面に形成するようにしても同様に実施できることは勿論である。以下、図１０乃至図１２を参照してこの第３の実施形態の構造ならびにその製造方法について詳細に説明する。
先ず、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、シリコンウエハ１１のアクティブエリアＡＡのチャネル幅方向が、図１０（ａ）に示すように、一般に知られている方法により形成された一対のＳＴＩ酸化膜１２ａ、１２ｂにより区画される。この時、図１０に示すように、ＳＴＩ酸化膜１２ａ、１２ｂはシリコンウエハ１１の表面より例えば２０ｎｍから３０ｎｍ程度低く成形される。これは、後で説明するように後の工程でシリコンウエハ１１の表面がエッチングによりこれに相当するだけ後退するためである。しかしながら、シリコンウエハ１１とＳＴＩ酸化膜１２ａ、１２ｂを同じ高さに設定しても良い。
この状態でアクティブエリアＡＡの表面にはあとで述べるゲート絶縁膜の誘電率と比べて低い誘電率の厚い絶縁膜を形成する。例えばシリコンウエハ１１の表面を熱酸化することにより絶縁体１３ａ〜１３ｄを形成するためのシリコン酸化膜（ＳｉＯ２）を形成する。このシリコン酸化膜は後で形成されるゲート酸化膜と比較して十分に厚く形成しておく。
次いで、シリコンウエハ１１の全面にレジスト膜を堆積した後、図１０（ａ）に示した厚い帯状の絶縁体１３ａ〜１３ｄに対応するホトマスクによるホトリソグラフィ法とエッチングにより所望のレジストマスクを形成する。このとき、アクティブエリアＡＡの表面に形成されるレジストマスクは例えば最小デザイン寸法Ｆに対応するライン・スペース比（Ｌ／Ｓ）に従って形成される。
次いで、図１０（ａ）、（ｂ）、（ｃ）に示す構造にするために、図２を参照して説明した工程と同様にしてレジストマスクをマスクとして用いて露出している酸化膜をエッチングにより除去し、その後でレジストマスクも除去し、この結果、図１０（ａ）に示すようにシリコン酸化膜による厚い絶縁体１３ａ〜１３ｄが形成される。
なお、この厚い絶縁体１３ａ〜１３ｄをシリコン酸化膜で形成する代わりにシリコン窒化膜（ＳｉＮ）で形成することもできる。この場合には、図２の工程においてシリコン酸化膜１３を熱酸化により形成する代わりに、シリコン窒化膜を堆積させ、レジストパターン形成後の燐酸処理などにより同様にしてシリコン窒化膜によるマスクを形成し、これを用いて厚い絶縁体１３ａ〜１３ｄを形成してもよい。
その後、アクティブエリアＡＡのシリコンが露出した表面に対してアルカリ系ウエットエッチングによる処理を行う。この結果、良く知られているように、シリコンウエハ１１の表面が（１００）面であると、シリコンの面方位によりシリコンのエッチングレートに差があるため、図１１（ａ）に示すようにエッチングによりたとえば絶縁体１３ａの両側に形成されるエッチング面１４ａ１、１４ａ２は夫々（１１１）面となる。これらのエッチング面１４ａ１、１４ａ２は、（１００）面における法線に対して絶縁体１３ａの上方で交差しかつチャネル幅方向に直交する斜面となるから、シリコンウエハ１１の表面に図４（ａ）に示した突部１４ａと同様の台形状の凸部１４ａが形成される。他の絶縁体１３ｂ〜１３ｄについても同様にして凸部１４ｂ〜１４ｄが形成される。
なお、斜面１４ａ１、１４ａ２を形成する（１１１）ファセット面は絶縁体１３ａ〜１３ｄの端部にエッチング面が到達したところで停止するが、さらにエッチングを推し進めると最終的には２つの斜面１４ａ１、１４ａ２が互いに接するようになる。このときは凸部１４ａ〜１４ｄは台形ではなく図２９に示したように三角形となる。
また、凸部１４ａ〜１４ｄはチャネル幅方向には上述したように断面が台形ないし三角形の複数の凸部１４ａ〜１４ｄを含む構造であるが、チャネル長方向には例えば図１０（ｃ）に示すように単一の突起部１４ｃを持つ構造である。従って、チャネル幅方向にはその直線距離に比して実質的な距離が凸部の沿面部分だけ増加した構造となることは第１、第２の実施形態と同様である。このようにして、図１１に示す凸部１４ａ〜１４ｄを有する構造が形成される。
その後、絶縁体１３ａ〜１３ｄを除去し、アルカリ系ウエットエッチングにより形成された凸部１４ａ〜１４ｄのシリコン表面に熱酸化工程によりシリコン酸化膜を形成し、この状態でアクティブエリアＡＡに第１、第２の実施形態と同様にして図１２に示すようにゲート電極１７が形成され、ＬＤＤ層１８ａ、１８ｂが形成される。この場合、ＬＤＤ層による接合Ｊのプロファイルは図１２（ｄ）に示すようになり、凸部１４ａの接合深さａが谷部の接合深さｂと同じか、僅かに大きくなる。
さらに図示しないソース・ドレイン（Ｓ／Ｄ）拡散層が形成される。なお、図８、図９に示した実施形態と同様に、ゲート側壁絶縁膜でカバーされた部分がＬＤＤ拡散層となり、他の部分に高濃度のＳ／Ｄ拡散層が形成された構造とする。更に、図６に示す実施形態と同様に金属サリサイド層がゲート電極１７のポリシリコン表面上および凸部１４ａ〜１４ｄのゲート構造の両側のシリコン露出表面に形成されるようにしても良い。
上記の方法により、チャネル部のチャネル幅方向の断面形状が鋸歯状となった任意のサイズのＦＥＴを製造することができる。このように形成された第３の実施形態のＦＥＴは、第１、第２の実施形態と同様に、２つのＳＴＩ領域１２ａ、１２ｂの間にチャネル幅方向に等間隔で並置された４個の凸部１４ａ〜１４ｄの夫々の頂上部でのゲート電極１７による電界が強くなることから、電流密度の増加、強い電界による空乏層幅が広がることによるＳ-ファクタの改善、およびバックゲート効果低減の効果などが期待できる。
図１の実施形態ならびに図７の実施形態ではいずれも凸部１４ａ〜１４ｄの間に形成される谷部には、製造工程の途中で使用される厚い絶縁体１３ａ〜１３ｃに対応して平坦部が製造工程の最後まで残るが、図１０乃至図１２に示した実施形態ではウエットエッチングにより凸部１４ａ〜１４ｄの間に形成される谷部には平坦部がなくてＶ字形状となる。このＶ字形状の谷部では平坦な谷部に比べてゲート電極１７による電界が大きく発散するために、このＶ字部分ではチャネルが殆どオン状態とならず、この部分はトランジスタとして殆ど機能しない。したがって、正常なＩｄ−Ｖｇ特性を持つ凸部１４ａ〜１４ｄのみのトランジスタとなる。一方、平坦部が残った第１、第２実施形態の場合はこの平坦部におけるチャネルが僅かにオン状態となるためにこの部分もトランジスタとして機能する。このトランジスタは凸部１４ａ〜１４ｄに形成される高い電流密度のトランジスタとは閾値が異なるために、Ｉｄ−Ｖｇ特性に通常と異なる折れ曲がり部（キンク部）が発生し易くなるおそれがある。このキンク部はトランジスタ特性を劣化させるので、この観点では第１、第２の実施形態より第３実施形態の方がトランジスタの特性が良いと言える。
また、凸部１４ａ〜１４ｄは図１１（ａ）では平坦であるが、更にウエットエッチングを推し進めると図２９に示したように三角形となるから、この部分における電界の集中度は更に高くなり、電流密度も更に高くなる。
以上に説明した第１乃至第３の実施形態ではいずれもＳＴＩ酸化膜１２ａ、１２ｂの間に形成されたアクティブエリアＡＡのチャネル幅方向に略等間隔で複数の凸部１４ａ〜１４ｄを形成したが、この複数の凸部１４ａ〜１４ｄの間隔を変えることによって、このＡＡの幅が同じでも同じチップ上に異なる閾値の少なくとも２種類のトランジスタを形成することができる。
＜第４の実施形態＞
図１３はこの考えに基づいた実施形態の一製造工程を示す断面図であり、一つのチップにおける第１のアクティブエリアＡＡ１には３個のＳｉＯ２マスク１３ａ〜１３ｃがＳＴＩ酸化膜１２ａ１、１２ｂ1間にチャネル幅方向に形成され、ＡＡ１と同じ寸法の幅を持つＡＡ２には異なるピッチの６個のＳｉＯ２マスク１３ａ〜１３ｆがＳＴＩ酸化膜１２ａ２、１２ｂ２間にチャネル幅方向に形成される。このようにすると、同じゲート長及びゲート幅、即ち平面形状が同じで、かつ同じインプラ条件でありながら凸部のピッチを変えて上部幅を変えることで、実効的なチャネル幅を変えて異なる閾値の２つのＦＥＴを同じチップ上に形成することができる。
図１３の工程の後、第１の実施形態における図４の工程と同様にしてＳｉウエハ１１のＡＡ１の表面にはＳｉＯ２マスク１３ａ〜１３ｃの間にＳＥＧ法によりシリコン凸部１４ａ〜１４ｄが形成され、ＡＡ２の表面にはＳｉＯ２マスク１３ａ〜１３ｆの間に７個のシリコン凸部１４ａ〜１４ｇが形成される。
このようにして形成されたシリコン凸部１４ａ〜１４ｄおよびシリコン凸部１４ａ〜１４ｇには第１の実施形態について図１、図５、図６で説明したと同様にソース・ドレイン領域形成のための不純物インプラ工程、ゲート電極形成工程、サリサイド形成工程が順次施行され、ＡＡ１には第１のトランジスタＴＲ１が形成され、ＡＡ２には第２のトランジスタＴＲ２が形成される。ここで、これらの二つの領域ＡＡ１、ＡＡ２に対して同じ工程でＳＥＧ法によりシリコン凸部を形成すると、領域ＡＡ２の方の凸部１４ａ〜１４ｇの方がピッチが狭いので先に先端が三角形となり、このとき領域ＡＡ１の方の凸部１４ａ〜１４ｄは図１４に示すようにまだ台形状であり、トップ幅Ｗが大きい。この状態でチャネル形成のための不純物インプラを行うと、ＴＲ２の方がトップ幅が小さいのでこの部分に電界が集中し、電界強度が強くなる。換言すると、小さい電圧で反転層ができるので、ＴＲ２の方がＴＲ１より閾値が小さくなる。このようにして同じチップ上で閾値の異なるＦＥＴをチャネルインプラ工程を増やさずに（同じインプラ条件で）製造することができる。
図１３、図１４ではピッチの異なるシリコン凸部をＳＥＧ法によりシリコンウエハ１１上に形成した実施形態を示したが、第３の実施形態と同様にシリコンウエハ１１の表面をウエットエッチングによりエッチングして同じウエハ１１上に異なるピッチの凸部を持つ二つのトランジスタを形成することもできる。
＜第５の実施形態＞
図１５乃至図１７はこのような考えに基づく実施形態の製造工程図を示す。先ず、図１５に示すように、シリコンウエハ１１の領域ＡＡ１に広いピッチでＳｉＯ２マスク１３ａ〜１３ｃが図１３と同様に形成され、領域ＡＡ２には狭いピッチのＳｉＯ２マスク１３ａ〜１３ｆが形成される。この状態でアルカリ系のウエットエッチングを行うと、図１６に示すように各ＳｉＯ２マスク１３ａ〜１３ｃ、１３ａ〜１３ｆの間に露出したシリコンウエハ１１の表面がエッチングによりＶ字状に除去される。この状態で各ＳｉＯ２マスク１３ａ〜１３ｃ、１３ａ〜１３ｆをエッチングにより取り去ると、図１７に示すように領域ＡＡ１にはトップ幅Ｗの広い３個の台形のシリコン凸部１４ａ〜１４ｃが形成され、領域ＡＡ２にはトップ幅の狭い６個の台形のシリコン凸部１４ａ〜１４ｆが形成される。この実施形態ではトランジスタＴＲ２側の凸部１４ａ〜１４ｆの上部は三角形になっていないが、そのトップ幅Ｗ２はＴＲ１のトップ幅Ｗ１より狭いので、図１４で説明したと同様にＴＲ２の閾値の方がＴＲ１より低い。この後のトランジスタ形成工程はこれまでの実施形態と同様であり、ここでは省略する。
尚、トランジスタＴＲ１、ＴＲ２のシリコンウエハ１１の表面は（１００）面であり、各凸部の側面を為す傾斜面はいずれも（１１１）面であるが、この（１１１）面はホールの移動度が高い。従って、凸部の数が多いＴＲ２をＰチャネル型とすると、各凸部１４ａ〜１４ｆに形成されるチャネルの電流密度が高くなり、より高性能のトランジスタとすることができる。一方、（１００）面では電子の移動度が大きいので、ＴＲ１をＮチャネル型とすると、凸部の数が少ない方が電流密度が高くなる。従って、この意味では、後に述べる図２０に示した実施形態のように（１００）面のみのトランジスタＴＲ１をＮチャネル型としてもよい。この結果、同じシリコン基板上に電流特性が夫々良好なＮチャネル、Ｐチャネル両方のトランジスタを形成することができる。
以上説明した各実施形態ではシリコンウエハの表面にシリコン凸部を形成してその上部に高い電流密度を持つチャネルを形成するが、この部分ではゲート電極による電界が集中するために閾値電圧が低くなる。このため小型で高速ではあるが閾値電圧が高いトランジスタをこの構成で形成することは難しい。そこで、同じチップ上で高い電圧が印加されるトランジスタは従来のプレーナ型と同様に平坦なチャネル部を有するように形成し、高速動作が要求されるトランジスタのみ複数の凸型シリコンの上部に複数のチャネルを有するトランジスタとすることができる。
＜第６の実施形態＞
図１８乃至図２０はこのような考えに基づく実施形態の製造工程を示す図であり、図１８に示すように領域ＡＡ１には平坦型のチャネル部を形成するために全体にＳｉＯ２膜１３を形成し、領域ＡＡ２には高速型の凸型チャネルを複数形成するためにＳｉＯ２マスク１３ａ〜１３ｆを形成し、次いで、図１９に示すように、各マスクの間のシリコンウエハ１１の表面にＳＥＧ法により複数のシリコン凸部１４ａ〜１４ｇを形成する。次いで、図２０に示すようにＳｉＯ２膜１３およびＳｉＯ２マスク１３ａ〜１３ｆをエッチング除去してから、例えば図５、図６で説明したと同様の工程を経てゲート電極、チャネル不純物のインプラ、サリサイド層の形成などを行い、領域ＡＡ１には高耐圧用のトランジスタＴＲ１を形成し、領域ＡＡ２には低耐圧であるが高速回路用のトランジスタＴＲ２を形成する。
ここで、図１８に示した高速回路用のトランジスタＴＲ２を製造するためのＳｉＯ２マスク１３ａ〜１３ｆのピッチＰの最小寸法は、最小デザイン寸法を持つように設計される。設計上はこれより小さいピッチにすることはできない。しかし、トランジスタＴＲ２をこれより更に高速化するためには更にこのピッチを小さくする必要がある。
＜第７の実施形態＞
図２１乃至図２８はこのピッチを更に小さくするための製造方法の一例を示す製造工程図である。先ず、図２１に示すようにＴＲ２の形成領域である領域ＡＡ２をＳＴＩ酸化膜１２ａ２，１２ｂ２間に形成する。次に図２２に示すように全体に犠牲ポリシリコン膜３０を例えば１００ｎｍの厚さに堆積し、この上にリソグラフィ法を用いて最小デザイン寸法ピッチＰで図２３に示すようなレジストパターン３１を形成する。この際、図示しないが、犠牲ポリシリコン膜３０を形成する前にシリコンウエハ１１の表面には熱酸化法により酸化膜が形成される。この酸化膜は、図２７の製造工程で行うＳＥＧ法の前処理でシリコンウエハ１１の表面がエッチングにより荒らされない程度の厚さが必要である。
次いで、図２４に示すように、このレジストパターン３１を用いてポリシリコン膜３０をエッチングしてポリシリコンパターン３０を形成する。その後、レジストパターン３１を除去してから、ＳｉＮ膜をポリシリコンパターン３０を埋めるように堆積させ、ポリシリコンパターン３０をマスクにしてＳｉＮをエッチングすることにより、ポリシリコンパターン３０の側面にＳｉＮ側壁３２を図２５に示すように形成する。
その後、ポリシリコンパターン３０を例えばウエットエッチングなどにより選択的にエッチングにより除去し、最初に形成した熱酸化膜を除去することで、図２６に示すようにＳｉＮ側壁３２をシリコンウエハ１１の表面に残す。次いで、図２７に示すように、ＳｉＮ側壁３２の間に露出したシリコンウエハ１１の表面にＳＥＧ法により複数のシリコン凸部１４ａ〜１４ｉが形成される。その後、ＳｉＮ側壁３２を除去すると図２８のように最小デザイン寸法Ｐの中に２個のシリコン凸部１４ａ、１４ｂが形成されることになる。
ここで、例えば左端のシリコン凸部１４ａより２番目のシリコン凸部１４ｂの方の幅が広いように図２８には示されているが、図２３の工程で形成されるレジストパターン３１の幅とその間隔を同じになるように設定することにより、図２６で形成されるＳｉＮスペーサ側壁３２の幅とその間隔が同じになり、最終的に形成される互いに隣り合う二つのシリコン凸部、例えば最小デザイン寸法Ｐの中に２個のシリコン凸部１４ａ、１４ｂが同じ幅を持つように形成することができる。
このように最小デザイン寸法ピッチＰの中に２個のシリコン凸部を形成できるので、チャネル電流が更に増加し、高速トランジスタが実現できる。
なお、この実施形態のようにＳＥＧ法でシリコン凸部を形成する代わりに、第３の実施形態と同様にアルカリ系のウエットエッチングによりシリコンウエハ１１の表面をエッチングして凸部を形成するようにしても良いことは勿論である。
この発明の第１の実施形態のＦＥＴの構造を説明するための断面図。 図１に示したＦＥＴの製造工程におけるシリコンウエハの断面図。 図２の製造工程に続く製造工程におけるシリコンウエハの断面図。 図３の製造工程に続く製造工程におけるシリコンウエハの断面図。 図４の製造工程に続く製造工程におけるシリコンウエハの断面図。 図５の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第２の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図７の製造工程に続く製造工程におけるシリコンウエハの断面図。 図８の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第３の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図１０の製造工程に続く製造工程におけるシリコンウエハの断面図。 図１１の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第４の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図１３の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第５の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図１５の製造工程に続く製造工程におけるシリコンウエハの断面図。 図１６の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第６の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図１８の製造工程に続く製造工程におけるシリコンウエハの断面図。 図１９の製造工程に続く製造工程におけるシリコンウエハの断面図。 この発明の第７の実施形態のＦＥＴの製造工程におけるシリコンウエハの断面図。 図２１の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２２の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２３の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２４の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２５の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２６の製造工程に続く製造工程におけるシリコンウエハの断面図。 図２７の製造工程に続く製造工程におけるシリコンウエハの断面図。 図１１（ａ）の実施形態の変形例を示す断面図。
符号の説明
ＡＡ…アクティブエリア、１１…シリコンウエハ、１２ａ、１２ｂ、１２ｃ、１２ｄ…ＳＴＩ酸化膜、１３ａ、１３ｂ、１３ｃ…厚い絶縁体、１４ａ、１４ｂ、１４ｃ、１４ｄ…凸部、１６…ゲート酸化膜、１７…ゲート電極、１９ａ、１９ｂ…ゲート側壁絶縁膜、２０ａ、２０ｂ…Ｓ／Ｄ拡散層、２１ａ、２１ｂ…ＬＤＤ層、２２…サリサイド層。

Claims (5)

  1. 半導体基板と、
    この半導体基板内に形成されたソース領域と、
    前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、
    前記ソース、ドレイン領域間の前記半導体基板上に形成され、チャネル部の幅方向に配列された複数の突起状のエピタキシャルシリコン領域と、
    前記チャネル部上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を具備することを特徴とする半導体装置。
  2. 前記複数の突起は前記チャネル部の幅方向に略等間隔で配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記突起相互間の谷部には前記ゲート絶縁膜より厚い絶縁膜が配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基板はその表面が（１００）面であるシリコン基板であり、前記突起状のエピタキシャル領域は互いに対向する斜面が夫々（１１１）面である台形状のエピタキシャルシリコン領域である請求項１項乃至３項のいずれか１項に記載の半導体装置。
  5. 表面が（１００）面であるシリコン半導体基板と、
    このシリコン半導体基板内に形成されたソース領域と、
    前記ソース領域と対向して半導体基板内に形成されたドレイン領域と、
    前記ソース、ドレイン領域間の前記半導体基板表面に形成されるチャネル部の幅方向に配列され、夫々互いに対向する（１１１）面である２つの斜面を有する複数の突起状のシリコン半導体領域と、
    前記チャネル部上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を具備することを特徴とする半導体装置。
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