JPH0778976A - 半導体装置 - Google Patents
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- JPH0778976A JPH0778976A JP22417493A JP22417493A JPH0778976A JP H0778976 A JPH0778976 A JP H0778976A JP 22417493 A JP22417493 A JP 22417493A JP 22417493 A JP22417493 A JP 22417493A JP H0778976 A JPH0778976 A JP H0778976A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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Abstract
(57)【要約】
【目的】 単位トランジスタ幅あたりＳｉＭＯＳＦＥＴ
に流せる電流 Idssを、二倍以上にできる構造を有する
半導体装置提供する。 【構成】 ゲート電極（５０）直下のSiO2（１２）とSi
（１０）の界面が周期的に折り曲げられている構造とす
る。 【効果】 折り曲げ角度をθとすると、(1)トランジス
タ幅が1/sin(θ/2)倍になり、(2)一次元効果のために、
電子ドリフト速度が2倍程度高くなり、その為、従来のM
OSFETに比べて約2倍程度ソースドレイン電流を取れるよ
うになる。
に流せる電流 Idssを、二倍以上にできる構造を有する
半導体装置提供する。 【構成】 ゲート電極（５０）直下のSiO2（１２）とSi
（１０）の界面が周期的に折り曲げられている構造とす
る。 【効果】 折り曲げ角度をθとすると、(1)トランジス
タ幅が1/sin(θ/2)倍になり、(2)一次元効果のために、
電子ドリフト速度が2倍程度高くなり、その為、従来のM
OSFETに比べて約2倍程度ソースドレイン電流を取れるよ
うになる。
Description
【０００１】
【産業上の利用分野】本発明は多重の一次元量子細線を
用いた電界効果型トランジスタに係り、特にＳｉ（シリ
コン）と絶縁体界面を用いる事で高性能化を図れる事を
特徴とする半導体装置に関する。
用いた電界効果型トランジスタに係り、特にＳｉ（シリ
コン）と絶縁体界面を用いる事で高性能化を図れる事を
特徴とする半導体装置に関する。
【０００２】
【従来の技術】ＳｉＭＯＳ構造が現在の超高集積回路
（ＵＬＳＩ）を実現する上でのｋｅｙデバイスになって
から、十数年が経過した。この様なULSIでは、主として
消費電力の制限から、低電源電圧で、大電流が取れるMO
S構造FETが望まれている。この間Ｄｅｎａｒｄのスケー
リング則に従って、ひたすら素子寸法の微細化による高
性能化が図られてきた。
（ＵＬＳＩ）を実現する上でのｋｅｙデバイスになって
から、十数年が経過した。この様なULSIでは、主として
消費電力の制限から、低電源電圧で、大電流が取れるMO
S構造FETが望まれている。この間Ｄｅｎａｒｄのスケー
リング則に従って、ひたすら素子寸法の微細化による高
性能化が図られてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、単位ト
ランジスタ幅あたりＳｉＭＯＳトランジスタに流せる電
流 Idssは、ゲート長を短縮しても、３−４ mA(トラン
ジスタ幅 W=10μm換算)前後で飽和しはじめている。本
発明の目的は、ゲート長は、サブミクロンだが、単位ト
ランジスタ幅あたりＳｉＭＯＳトランジスタに流せる電
流 Idssを、二倍以上にでき、低電圧で飽和するトラン
ジスタ構造を与え、1Vから2Vの低電圧電源で動作する新
しい構造の半導体装置を提供することである。
ランジスタ幅あたりＳｉＭＯＳトランジスタに流せる電
流 Idssは、ゲート長を短縮しても、３−４ mA(トラン
ジスタ幅 W=10μm換算)前後で飽和しはじめている。本
発明の目的は、ゲート長は、サブミクロンだが、単位ト
ランジスタ幅あたりＳｉＭＯＳトランジスタに流せる電
流 Idssを、二倍以上にでき、低電圧で飽和するトラン
ジスタ構造を与え、1Vから2Vの低電圧電源で動作する新
しい構造の半導体装置を提供することである。
【０００４】
【課題を解決するための手段】上記目的は、SiO2/Si界
面の周期的折り曲げ構造により、キャリヤを折り曲げ構
造垂直方向に流す事で、達成される。
面の周期的折り曲げ構造により、キャリヤを折り曲げ構
造垂直方向に流す事で、達成される。
【０００５】1980年代後半頃より、坦体(キャリヤ)のド
ブロイ波長 λD程度の寸法で出現する、所謂サイズ量子
効果の物理現象の探索研究とデバイスへの応用研究が精
力的に続けられている。発明者らは、n型AlGaAs/アンド
ープGaAsヘテロ接合界面を100 nm前後の周期で折り曲げ
る事で、パッキング密度の高い多重な高密度一次元電子
ガスが形成される事を見出した(例えば、Akemi Sawada
et al.Applied Physics Letters Vol.60,No.12,23 Marc
h 1992,pp.1492-1494.を参照)。この様な系の特徴は、1
00 nmの加工レヴェルで、10 nmの領域で現れる量子効果
が期待できる点にある。この様な量子効果の典型的な例
は、中電界(数kV/cm)領域で現れると期待されている『V
elocity Runaway』効果である。詳しい物理は、 例え
ば、T.Yamada & J.Soneの論文 Physical Review B Vol.
40,No.9, pp.6265-6271を参照してもらい、ここでは、
要点のみを述べる。
ブロイ波長 λD程度の寸法で出現する、所謂サイズ量子
効果の物理現象の探索研究とデバイスへの応用研究が精
力的に続けられている。発明者らは、n型AlGaAs/アンド
ープGaAsヘテロ接合界面を100 nm前後の周期で折り曲げ
る事で、パッキング密度の高い多重な高密度一次元電子
ガスが形成される事を見出した(例えば、Akemi Sawada
et al.Applied Physics Letters Vol.60,No.12,23 Marc
h 1992,pp.1492-1494.を参照)。この様な系の特徴は、1
00 nmの加工レヴェルで、10 nmの領域で現れる量子効果
が期待できる点にある。この様な量子効果の典型的な例
は、中電界(数kV/cm)領域で現れると期待されている『V
elocity Runaway』効果である。詳しい物理は、 例え
ば、T.Yamada & J.Soneの論文 Physical Review B Vol.
40,No.9, pp.6265-6271を参照してもらい、ここでは、
要点のみを述べる。
【０００６】SiO2などの絶縁膜に囲まれたSi量子細線を
考える。本発明のFETのゲート電極直下の典型的素子構
造断面を図 1(a)に示す。Si基板 9上に形成されたSiO2
11上に薄い(1nmから30nm程度)SiO2 12に取り囲まれたSi
10の三角柱が多重に並べてある。その上にゲート電極5
0が形成されている。三角柱の並びの周期は100 nm程度
である。一つの三角柱のA,B,C点における電子分布を図
1(b)に示す。この例では、SiO2 12の膜厚は7 nm,印加ゲ
ート電圧は、2.5Vである。図に示す様にA点近傍では、
電子密度 5.0×1018/cm3と平らなSiO2/Si反転層と較べ
て約2.5倍程度高濃度である。又、B点,C点近傍では、電
子密度 0.05×1018/cm3と平らなSiO2/Si反転層と較べて
極めて低濃度である。
考える。本発明のFETのゲート電極直下の典型的素子構
造断面を図 1(a)に示す。Si基板 9上に形成されたSiO2
11上に薄い(1nmから30nm程度)SiO2 12に取り囲まれたSi
10の三角柱が多重に並べてある。その上にゲート電極5
0が形成されている。三角柱の並びの周期は100 nm程度
である。一つの三角柱のA,B,C点における電子分布を図
1(b)に示す。この例では、SiO2 12の膜厚は7 nm,印加ゲ
ート電圧は、2.5Vである。図に示す様にA点近傍では、
電子密度 5.0×1018/cm3と平らなSiO2/Si反転層と較べ
て約2.5倍程度高濃度である。又、B点,C点近傍では、電
子密度 0.05×1018/cm3と平らなSiO2/Si反転層と較べて
極めて低濃度である。
【０００７】この様な状態でのSi三角柱のエネルギーバ
ンド図をA点からSi基板方向へ切り取った場合につい
て、図 2 (a)に示す。Efはフェルミレヴェル、E0は三角
柱垂直方向での量子化エネルギーレヴェルの基底状態、
E1は第一励起状態を示す。E0はフェルミエネルギーよ
り、10 meV 程度低く、E1-E0=300 meV程度である。この
様な場合、このSi三角柱を量子細線とみなす事ができ、
Si三角柱内に一次元電子ガス(1DEG)が形成されている。
この時、この1DEGに中電界(数kV/cm)を印加したときに
生じる輸送現象を次に説明する。Siの光学フォノンのエ
ネルギーΔ(63meV)を単位として、電子エネルギーを横
軸に、電子の散乱確率を縦軸に示した場合の計算結果を
図2 (b)に示す。図中 FWDは電子の前方散乱を、BWDは電
子の後方散乱をそれぞれ示す。特徴的な事は、電子のエ
ネルギーが光学フォノンのエネルギーΔ(63meV)を超え
ると急速に散乱確率が減少する事である。更に、電子ド
リフト速度に大きな影響を与えるBWD過程において、顕
著である。これは、一次元電子系に特徴的な状態密度の
特異性(エネルギーが上がるとエネルギーの1/2乗で減少
する)の為である。この様な性質のために、高エネルギ
ーの電子は、光学フォノンになかなかエネルギーを渡せ
ず、結果として高速になる。
ンド図をA点からSi基板方向へ切り取った場合につい
て、図 2 (a)に示す。Efはフェルミレヴェル、E0は三角
柱垂直方向での量子化エネルギーレヴェルの基底状態、
E1は第一励起状態を示す。E0はフェルミエネルギーよ
り、10 meV 程度低く、E1-E0=300 meV程度である。この
様な場合、このSi三角柱を量子細線とみなす事ができ、
Si三角柱内に一次元電子ガス(1DEG)が形成されている。
この時、この1DEGに中電界(数kV/cm)を印加したときに
生じる輸送現象を次に説明する。Siの光学フォノンのエ
ネルギーΔ(63meV)を単位として、電子エネルギーを横
軸に、電子の散乱確率を縦軸に示した場合の計算結果を
図2 (b)に示す。図中 FWDは電子の前方散乱を、BWDは電
子の後方散乱をそれぞれ示す。特徴的な事は、電子のエ
ネルギーが光学フォノンのエネルギーΔ(63meV)を超え
ると急速に散乱確率が減少する事である。更に、電子ド
リフト速度に大きな影響を与えるBWD過程において、顕
著である。これは、一次元電子系に特徴的な状態密度の
特異性(エネルギーが上がるとエネルギーの1/2乗で減少
する)の為である。この様な性質のために、高エネルギ
ーの電子は、光学フォノンになかなかエネルギーを渡せ
ず、結果として高速になる。
【０００８】
【作用】一次元電子のこの様な性質を用いると、電子ド
リフト速度の電界 E 依存性は、図 3 (a)のようにな
る。つまり、通常のMOS構造に比べて約2倍程度電子ドリ
フト速度は高くなる。一方、図1 (a)に示すようにSiO2/
Siの折り曲げ角度をθとすると、平面図で見た時のFET
の幅をWとすると、実効的な幅Weffは、折り曲げ周期が
充分長い場合、 Weff = W/sin(θ/2) で表され、1/sin(θ/2)倍幅が広くなったことに対応す
る。本発明は、DRAM(Dynamic Random Access Memory)、
SRAM(Static Random Access Memory)、フラッシュメモ
リなどのMOSFETを使う全ての半導体装置に適用できる。
リフト速度の電界 E 依存性は、図 3 (a)のようにな
る。つまり、通常のMOS構造に比べて約2倍程度電子ドリ
フト速度は高くなる。一方、図1 (a)に示すようにSiO2/
Siの折り曲げ角度をθとすると、平面図で見た時のFET
の幅をWとすると、実効的な幅Weffは、折り曲げ周期が
充分長い場合、 Weff = W/sin(θ/2) で表され、1/sin(θ/2)倍幅が広くなったことに対応す
る。本発明は、DRAM(Dynamic Random Access Memory)、
SRAM(Static Random Access Memory)、フラッシュメモ
リなどのMOSFETを使う全ての半導体装置に適用できる。
【０００９】この様なMOSFETで電流電圧特性を従来のMO
SFETと比べた場合を図3(b)に示す。事実、本発明によれ
ば約2倍のソースドレーン飽和電流を得ることができ
る。
SFETと比べた場合を図3(b)に示す。事実、本発明によれ
ば約2倍のソースドレーン飽和電流を得ることができ
る。
【００１０】
【実施例】本発明を実施例を通して更に詳しく説明す
る。
る。
【００１１】（実施例１）図４は本発明の一実施例を示
す図である。図において、p型Si基板 10 上に、0.2μm
ピッチで周期的折り曲げ構造を形成する(図4 (a))。
す図である。図において、p型Si基板 10 上に、0.2μm
ピッチで周期的折り曲げ構造を形成する(図4 (a))。
【００１２】基板は(100)面で、折り曲げ面方位は(111)
面である。この時、折り曲げ角度θは、7π/18であり、
トランジスタ幅は、1/sin(θ/2) = 1.74345倍大きくな
る。
面である。この時、折り曲げ角度θは、7π/18であり、
トランジスタ幅は、1/sin(θ/2) = 1.74345倍大きくな
る。
【００１３】次からは、MOSFETを形成する通常のプロセ
スを適用してFETを形成する。例えば、SiNを堆積させ、
素子領域を定義し、ボロン(B)のイオン注入を行い、LOC
OS酸化後、SiN膜を除去し、ゲート酸化により、SiO2 12
を形成する(図4 (b))。次にポリシリコンを堆積させ、
ゲート領域を形成し、イオン注入により、n+ソースドレ
インを形成する。CVDSiO2形成後コンタクト穴、電極、
配線等をおこなう(図4(c)にゲート電極50、ソース電極5
1、ドレイン電極52を示す)。すなわち、周期的折り曲げ
構造を形成以外には、プロセス上の変更点はあまりなく
素子の形成を行う事ができるので、従来のDRAM,SRAM,フ
ラッシュメモリ、などのメモリやASIC、RISCなどの論理
LSIなどを構成するn/pチャネルのMOSFET、CMOSなどの高
性能化に適用できる。本試作の場合、ゲート酸化膜厚 1
3 nmの場合のI-V特性の例を図 3(b)に示す。
スを適用してFETを形成する。例えば、SiNを堆積させ、
素子領域を定義し、ボロン(B)のイオン注入を行い、LOC
OS酸化後、SiN膜を除去し、ゲート酸化により、SiO2 12
を形成する(図4 (b))。次にポリシリコンを堆積させ、
ゲート領域を形成し、イオン注入により、n+ソースドレ
インを形成する。CVDSiO2形成後コンタクト穴、電極、
配線等をおこなう(図4(c)にゲート電極50、ソース電極5
1、ドレイン電極52を示す)。すなわち、周期的折り曲げ
構造を形成以外には、プロセス上の変更点はあまりなく
素子の形成を行う事ができるので、従来のDRAM,SRAM,フ
ラッシュメモリ、などのメモリやASIC、RISCなどの論理
LSIなどを構成するn/pチャネルのMOSFET、CMOSなどの高
性能化に適用できる。本試作の場合、ゲート酸化膜厚 1
3 nmの場合のI-V特性の例を図 3(b)に示す。
【００１４】この例でも、分かるようにソースドレイン
電流は、通常の構造に比べて、約2倍流す事ができる。
幾何学寸法からは、1.74345倍大きくなる事が期待され
るが、それ以上になっているのは、前に説明した一次元
効果の為である。又、ゲート容量は、通常構造の1.4倍
であった。幾何学寸法から期待される1.74345倍より小
さくなる理由は、図 1(a)のB,C点でのゲート容量が小さ
くなる為である。
電流は、通常の構造に比べて、約2倍流す事ができる。
幾何学寸法からは、1.74345倍大きくなる事が期待され
るが、それ以上になっているのは、前に説明した一次元
効果の為である。又、ゲート容量は、通常構造の1.4倍
であった。幾何学寸法から期待される1.74345倍より小
さくなる理由は、図 1(a)のB,C点でのゲート容量が小さ
くなる為である。
【００１５】この様に、本発明のMOSFETは、幾何学的な
形状効果と一次元性のために高性能になる。本発明の実
施例で述べた折り曲げ周期は、0.01μm-10μmの範囲
で、目的に応じて用いている。
形状効果と一次元性のために高性能になる。本発明の実
施例で述べた折り曲げ周期は、0.01μm-10μmの範囲
で、目的に応じて用いている。
【００１６】（実施例２）本発明の他の実施例を図 5
(a)、(b)、(c)を用いて説明する。p型Si基板 9 上に、
0.2μmピッチで、10 nm 膜厚のSiO2 101を形成する(図5
(a))。次に、減圧CVDを用いて高純度Si 10を形成し、
更に、その一部分にSiN 102を形成する(図5 (b))。その
後、SiO2 101が相互に接続する程度に熱酸化した後、Si
Nを除去する。さらに通常のMOSFETのプロセスを経た
後、ゲート酸化を行う(図5 (c))。その後は、通常のMOS
FET形成のプロセスを行う。実施例 1との違いは、チャ
ンネルがSiO2絶縁膜に取り囲まれている点で、(1)一次
元性が強くなったり、(2)SOIの特徴などが自然に取り込
まれている点などが特徴であり、より高性能なFETを実
現できる。
(a)、(b)、(c)を用いて説明する。p型Si基板 9 上に、
0.2μmピッチで、10 nm 膜厚のSiO2 101を形成する(図5
(a))。次に、減圧CVDを用いて高純度Si 10を形成し、
更に、その一部分にSiN 102を形成する(図5 (b))。その
後、SiO2 101が相互に接続する程度に熱酸化した後、Si
Nを除去する。さらに通常のMOSFETのプロセスを経た
後、ゲート酸化を行う(図5 (c))。その後は、通常のMOS
FET形成のプロセスを行う。実施例 1との違いは、チャ
ンネルがSiO2絶縁膜に取り囲まれている点で、(1)一次
元性が強くなったり、(2)SOIの特徴などが自然に取り込
まれている点などが特徴であり、より高性能なFETを実
現できる。
【００１７】以上の実施例では、nチャネルのみの例が
示されたが、pチャネルでも有効な事は言うまでもな
い。
示されたが、pチャネルでも有効な事は言うまでもな
い。
【００１８】
【発明の効果】本発明のMOSFETでは、SiO2/Si界面が周
期的に折り曲げられているので、折り曲げ角度をθとす
ると、(1)トランジスタ幅が1/sin(θ/2)倍になり、(2)
一次元効果のために、電子ドリフト速度が2倍程度高く
なり、その為、従来のMOSFETに比べて約2倍程度ソース
ドレイン電流を取れるようになる。
期的に折り曲げられているので、折り曲げ角度をθとす
ると、(1)トランジスタ幅が1/sin(θ/2)倍になり、(2)
一次元効果のために、電子ドリフト速度が2倍程度高く
なり、その為、従来のMOSFETに比べて約2倍程度ソース
ドレイン電流を取れるようになる。
【図１】本発明のMOSFETゲート電極直下の断面構造図と
電子分布を示す図。
電子分布を示す図。
【図２】本発明のMOSFETの動作原理を示す説明図。
【図３】本発明のMOSFETの電子速度や電流電圧特性の説
明図。
明図。
【図４】本発明のMOSFETの実施例の断面図。
【図５】本発明のMOSFETの実施例の断面図。
９，１０…Si、１２…ゲート酸化膜、１１…SiO2、５０
…ゲート電極、１０１…Sio2、１０２…SiN、５１，５
２…ソース、ドレイン電極。
…ゲート電極、１０１…Sio2、１０２…SiN、５１，５
２…ソース、ドレイン電極。
Claims (2)
- 【請求項１】電界効果型トランジスタのゲート電極直下
のSiO2/Si界面が周期的に折り曲げられている構造を有
することを特徴とする半導体装置。 - 【請求項２】上記電界効果型トランジスタのチャネル層
が絶縁膜で取り巻かれている事を特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22417493A JPH0778976A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22417493A JPH0778976A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778976A true JPH0778976A (ja) | 1995-03-20 |
Family
ID=16809690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22417493A Pending JPH0778976A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778976A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016854A1 (de) * | 1995-11-01 | 1997-05-09 | Amo Gmbh | Halbleiter-bauelement mit prismenförmigem kanalbereich |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100871103B1 (ko) * | 2006-07-10 | 2008-11-28 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 가동 레버의 가력 장치 |
| CN104425264A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
1993
- 1993-09-09 JP JP22417493A patent/JPH0778976A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016854A1 (de) * | 1995-11-01 | 1997-05-09 | Amo Gmbh | Halbleiter-bauelement mit prismenförmigem kanalbereich |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100871103B1 (ko) * | 2006-07-10 | 2008-11-28 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 가동 레버의 가력 장치 |
| CN104425264A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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