JP4359130B2 - 乱数生成素子 - Google Patents

Description

本発明は、乱数生成素子に関し、特に、情報セキュリティ保護のための暗号生成などに用いることができる乱数生成素子に関する。

情報セキュリティあるいは情報保護のために用いられる暗号キーの生成に必要とされる乱数としては、生成が簡単な擬似乱数が用いられることが多い。しかし、より高度のセキュリティ保護のためには、暗号を解読されないように真性乱数を用いる必要がある。真性乱数を発生させるには、物理現象のランダムノイズを利用することができる。

物理現象を用いた乱数生成素子としては、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズをデジタル化して、乱数生成を行うものを挙げることができる。ショットキーダイオード電流をフィルターに通して直流成分をある程度取り除いて増幅して、ランダムノイズの成分比率を増加させる。この増幅させたランダムノイズ信号をフリップフロップを用いた発振回路で発振させ、電流揺らぎに対応して揺らぐ周期の変化をより速い周期のクロックでカウントしてデジタル化を行い乱数列を生成する。物理現象を利用しているので、真性乱数に近い乱数が生成できるので、擬似乱数を利用するよりも情報保護の安全性が高い。

これに対して、本発明者らは、電子のトンネリングを利用することにより真性乱数の生成が可能な乱数生成素子を開示した（特許文献１）。
特開２００３−１０８３６４号公報

情報保護用の乱数の生成には、１Ｍｂｉｔ／ｓ（メガビット毎秒）以上の生成レートが必要である。しかし、ショットキーダイオードを流れる電流に載る熱雑音によるランダムノイズを利用した乱数生成素子の場合、１ＭＨｚ以上のランダムノイズ成分は１０^−５パーセント程度しかない。このため、１０^５倍程度の増幅が必要となり、乱数の真性度が劣化したり、増幅回路によって装置全体が巨大化するという問題がある。

本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、増幅回路を用いなくても１Ｍｂｉｔ／ｓ以上の乱数生成レートが可能となるような乱数生成素子を提供することにある。

上記目的を達成するために、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ１．２ｎｍ以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な１１個以上の導電性微粒子を含む導線性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン窒化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ１．３５ｎｍ以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な７個以上の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化ハフニウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ２ｎｍ以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な２個以上の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化セリウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ０．９２ｎｍ以下のシリコン酸化膜と、前記シリコン酸化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な２０個以上の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン酸化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１５２ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ１．２ｎｍ以下のシリコン窒化膜と、前記シリコン窒化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な１１個以上の導電性微粒子を含む導線性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン窒化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ１．３５ｎｍ以下の酸化ハフニウム膜と、前記酸化ハフニウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な７個以上の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化ハフニウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、前記半導体チャネルの上に設けられた、厚さ２ｎｍ以下の酸化セリウム膜と、前記酸化セリウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な２個以上の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化セリウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記トンネル絶縁膜の厚さＴと、前記トンネル絶縁膜のエネルギー障壁の高さをＨ、プランク定数をｈ、素電荷をｑ、前記トンネル絶縁膜を介したトンネルの実効質量をｍ、前記トンネル絶縁膜の誘電率をεとして、前記導電性微粒子の数ＬＷＤ_ｄｏｔ≧ｅｘｐ（０．３ｎｍ×（４π（２ｍＨ）^１／２／ｈ））と、（ｑ／４πεＴ）≧２６ｍｅＶと、ｅｘｐ（−４πＴ（２ｍＨ）^１／２／ｈ）≧１／１２５６０と、（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４０（μｍ^−５／３）と、をすべて満たすことを特徴とする乱数生成素子が提供される。

または、本発明の一態様によれば、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していない半導体チャネルと、前記半導体チャネルの上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜を介して前記半導体チャネルの上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、を備え、前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記トンネル絶縁膜の厚さＴと、前記トンネル絶縁膜のエネルギー障壁の高さをＨ、プランク定数をｈ、素電荷をｑ、前記トンネル絶縁膜を介したトンネルの実効質量をｍ、前記トンネル絶縁膜の誘電率をεとして、前記導電性微粒子の数ＬＷＤ_ｄｏｔ≧ｅｘｐ（０．３ｎｍ×（４π（２ｍＨ）^１／２／ｈ））と、（ｑ／４πεＴ）≧２６ｍｅＶと、ｅｘｐ（−４πＴ（２ｍＨ）^１／２／ｈ）≧１／１２５６０と、（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４（μｍ^−５／３）と、をすべて満たすことを特徴とする乱数生成素子が提供される。

ここで、上記いずれの乱数生成素子においても、前記導電性微粒子郡の平均粒径ｄが５ｎｍ以上２０ｎｍ以下であるものとすることができる。

また、前記導電性微粒子は、Ｓｉ微結晶からなるものとすることができる。
また、前記導電性微粒子は、金属微粒子からなるものとすることもできる。

本発明によれば、１ＭＨｚのランダムノイズ振動成分を０．１パーセント以上有することができるので、フリップフロップを用いた発振回路で発振させて、周期の揺らぎをより速い周期のクロックでカウントしてデジタル化を行う際、そのまま１ＭＨｚ発振させれば１μｓの周期における揺らぎ成分は０．１パーセントの１ｎｓ以上となるので、高速リングオッシレータ等で１ＧＨｚ程度の高速クロックでカウントしてやれば、増幅回路なしでも１Ｍｂｉｔ／ｓ以上の生成レートで物理現象を用いた真性乱数が生成可能となる。

以下、図面を参照しつつ本発明の実施の形態について説明する。

図１は、本発明の実施の形態にかかる乱数生成素子の断面図である。
また、図２は、この乱数生成素子のチャネル部を表す平面透視図である。なお、図１は、図２のＡ−Ａ線断面図である。
すなわち、本実施形態の乱数生成素子は、シリコン基板の表面に形成されたソース・ドレイン拡散層１５と、これらの間に形成されたチャネル１１と、を有する。チャネル１１は、図２に表したように、幅がＷ、長さがＬの絞られた細線部を有する。これらチャネル１１及びソース・ドレイン拡散層１５は、素子分離絶縁層２００によって適宜、絶縁分離されている。

チャネル１１の上には、トンネル絶縁膜１２が形成され、その上に、複数の導電性微粒子、例えばシリコン（Ｓｉ）微小結晶粒子１６が形成されている。そして、これら結晶粒子１６の上には、制御酸化膜１３と、ｎ^＋型ポリシリコンゲート電極１４と、が積層されている。

すなわち、本実施形態の乱数生成素子は、半導体チャネル１１との間で非常に薄いトンネル絶縁膜１２を介して電子の充放電が可能な多数の導電性微粒子１６を設けたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）型の構造を有する。

この構造の乱数生成素子においては、チャネル１１の幅Ｗを狭くし、導電性微粒子１６の面密度Ｄ_ｄｏｔを多くし、かつチャネル１１と導電性微粒子１６との間のトンネル抵抗Ｒｔを小さくすると、１ＭＨｚのランダムノイズ成分を０．１パーセント以上とすることができる。

すなわち、チャネル１１と導電性微粒子１６との間は、非常に薄いトンネル絶縁膜１２が介在するのみなので、熱揺らぎによりランダムな電子の出入が起こる。これにより、チャネル１１を流れるドレイン電流に、ランダムノイズが発生する。チャネル１１の幅Ｗを小さくすることで、導電性微粒子１６に入った素電荷の電流への影響が大きくなるので、ランダムノイズを大きくできる。

また、導電性微粒子１６の面密度Ｄ_ｄｏｔを大きくすることで、より多くのランダム振動を発生させてランダムノイズを大きくできる。
さらに、チャネル１１と導電性微粒子１６との間のトンネル抵抗Ｒｔを低くして電子の出入をより高速にできるようにしてやれば、より高速なランダムノイズが得られる。

１ＭＨｚの成分が０．１パーセント以上となる幅Ｗ、面密度Ｄ_ｄｏｔ、トンネル抵抗Ｒｔの範囲は、実験データなどに基づいて特定できる。１ＭＨｚ以上の成分が０．１パーセント以上を占めるランダムノイズを生成できれば、フリップフロップ回路で１ＭＨｚ発振させた時、１μｓ（マイクロ秒）の周期における揺らぎ成分は、その０．１パーセントである１ｎｓ（ナノ秒）以上となる。よって、リングオッシレータ等で１ＧＨｚ（ギガヘルツ）程度の高速クロックでカウントしてデジタル化をやれば、増幅回路なしでも物理現象を用いた乱数を１Ｍｂｉｔ／ｓ以上で生成可能となる。その結果として、極めてコンパクトな回路構成で真性乱数を生成することが可能となる。

以下、本発明者が実施した実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。

（第１の実施例）
まず、本発明の第１の実施例として、ＳＯＩ（silicon on insulator）基板の上に窒化物からなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図３（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。

まず、図３（ａ）に平面図として表したように、ＳＯＩ基板２１の上にＥＢ（electron beam）もしくはＸ線によるリソグラフにより、幅Ｗが０．０１μｍ、長さＬが０．５μｍのチャネル細線部パターンを作製する。

次に、図３（ｂ）に断面図として表したように、トンネル絶縁膜２２と導電性微粒子２６を形成する。すなわち、ＮＨ_３を用いた熱窒化により表面を窒化して厚さＴ＝０．８ｎｍの熱窒化膜２２を形成し、その上にＬＰＣＶＤ（low pressure chemical vapor deposition）で平均粒径８ｎｍ程度のＳｉ微結晶群２６を１．７×１０^１２ｃｍ^−２程度の面密度で形成する。この時、微粒子２６の粒径はＣＶＤの時間により調整し、面密度は温度と原料ガス流量とＣＶＤ回数により調整できる。

次に、図３（ｃ）に断面図、図３（ｄ）に平面透視図として表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜２３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層２４をＣＶＤで堆積する。
しかる後に、ゲート電極２４をパターニングして形成する。その後、リン（Ｐ）をドーズ量１×１０^１５ｃｍ^−２、入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層２５を形成する。
以上の工程による、この乱数生成素子は、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能である。 本実施例の乱数生成素子が１ＭＨｚのランダム振動成分を０．１パーセント以上の比率で含む理由を以下に説明する。

図４は、発明者が実際に作成した、ＳＯＩ基板上の幅Ｗ＝０．１μｍ、長さＬ＝０．５μｍの細線部を含むチャネル、平均粒径８ｎｍのＳｉ微結晶粒子群を面密度２．５×１０^１１ｃｍ^−２、トンネル酸化膜厚０．８ｎｍの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。
また、図５は、図４の電流揺らぎに対応するフーリエ特性を表すグラフ図である。

図４から、本実施例の乱数生成素子の電流揺らぎ成分は、電流全体の１０パーセントであることが分かる。そして、その１／１００に当たる０．１パーセントは、図５に表したように、５ｋＨｚの辺りで実現されている。

本発明者は、同様にして、ＳＯＩ基板上に構造パラメータを変えた乱数生成素子を作成してそれらの特性を調べた。
図６は、これらの乱数生成素子において、１００ヘルツのフーリエ係数とチャネル細線部の幅Ｗとの関係を表すグラフ図である。同図から、ランダムノイズは、幅Ｗ≦０．３μｍの範囲では、１／Ｗに比例することが分かる。
また、図７は、これらの乱数生成素子において、フーリエ係数とＳｉ微粒子の面密度Ｄ_ｄｏｔとの関係を表すグラフ図である。同図から、ランダムノイズは、Ｄ_ｄｏｔ≧２．５×１０^１１ｃｍ^−２の範囲ではＤ_ｄｏｔに比例することが分かる。
図８は、これらの乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さＴ（ｎｍ）との関係を表すグラフ図である。同図から、ランダムノイズは、トンネル酸化膜厚Ｔ≦１．３ｎｍの薄膜化に対しては１０^{―Ｔ／０．３３}に比例することが分かる。これら本実施例に関するデータは、本発明者が実験により独自に見出した結果である。

トンネル抵抗Ｒｔは、トンネル絶縁膜の厚さＴ、トンネルバリアの高さＨ（即ちチャネル半導体の伝導帯端とトンネル絶縁膜の伝導帯端の真空レベルから見たエネルギー差）に対し、ｅｘｐ（４πＴ（２ｍＨ）^１／２／ｈ）に従って指数関数的に変化する。ここで、ｍは直接トンネルの実効質量、πは円周率、ｈはプランク定数である。直接トンネルの実効質量ｍは、トンネル絶縁膜の伝導帯有効質量（シリコン酸化膜だと電子静止質量の０．５倍程度）と、チャネル半導体の伝導帯有効質量（シリコンなら電子静止質量の０．１９倍）の間の値で、直接トンネルしやすい状況になる程チャネル半導体の伝導バンド端有効質量に近づく。非常に直接トンネルしやすい状況での有効質量は電子静止質量の０．３倍程度である（例えば、Ｔ. Yoshida et al., Jpn. J. Appl. Phys. Vol.31 (1995) L903を参照のこと）。

本発明では、高周波のノイズ生成を目指しており、それは直接トンネルしやすい程実現しやすい。直接トンネルの有効質量は、電子静止質量の０．３倍程度と考えられる。酸化膜ではＨ＝３．１ｅＶ程度であるから、トンネル酸化膜の厚さをＴ（ｎｍ）と表した時に、トンネル抵抗Ｒｔは、１０^{Ｔ／０．２３}に比例して変化する。これと第６図の結果からランダムノイズはＲｔ^−２／３にほぼ比例することがわかる。

ここで、第１実施例を見てみると、図４及び図５に表した結果が得られた素子に比して、Ｗ＝０．０１μｍで１／Ｗが１０倍、Ｄ_ｄｏｔ＝１．７×１０^１２ｃｍ^−２で６．８倍となる。また、トンネルバリアが低いＨ＝２ｅＶ程度のＳｉＮをトンネル絶縁膜としたので、前述した指数関数依存から、Ｒｔ^−２／３はおよそ３倍となる。ランダムノイズは１／Ｗ、Ｄ_ｄｏｔ、Ｒｔ^−２／３に比例するので併せると２００倍になる。よって、第１実施例は、５ｋＨｚの２００倍の１ＭＨｚの所で０．１パーセントのノイズ成分を含むことになる。

第１実施例では、Ｗ（μｍ）とＤ_ｄｏｔ（×１０^１２ｃｍ^−２）と平均粒径ｄ（ｎｍ）とＴ（ｎｍ）を、それぞれ、０．０１、１．７、８、０．８とした。しかし、本発明はこれら特定のパラメータには限定されない。すなわち、チャネル２２と微粒子２６との間の抵抗Ｒｔは、ｅｘｐ（４πＴ（２ｍＨ）^１／２／ｈ）に比例し、微粒子２６の断面積（π／４）ｄ^２に反比例する。よって、Ｒｔ^−２／３は、ｄ^４／３ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）に比例する点を配慮すれば、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ≧（１．７×８^４／３／０．０１）ｅｘｐ（−０．８／０．１８９）（１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４０（μｍ^−５／３）であれば、Ｗ、Ｄ_ｄｏｔ、ｄ、Ｔとして他の値を有する乱数生成素子でも、薄膜窒化膜をトンネル絶縁膜に有する細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また、第１実施例では、窒化膜形成に熱窒素プロセスを採用したが、ＣＶＤなどの他の方法を用いてもよい。シリコン窒化膜２２の代わりに、同じトンネルバリア高さＨが２ｅＶ程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子２６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子２６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜２３は、トンネル絶縁膜２２と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネル２１の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

なお、図２や図３（ａ）では、細線部が厳密な長方形状に形成されていない。これは、直角のパターンを形成しても、実際には角が丸まって形成されるという現実を考慮して、現実的なチャネル細線部形状を図示しているためで、厳密な長方形状の細線部を有する乱数生成素子も本発明の範囲に包含される。

（第２の実施例）
次に、本発明の第２の実施例として、ＳＯＩ（silicon on insulator）基板の上に酸化ハフニウム（ＨｆＯ_２）からなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図９（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。

まず、図９（ａ）に平面図として表したように、ＳＯＩ基板７１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．０１５μｍで長さ０．５μｍのチャネル細線部パターンを作製する。次に、ハフニウム（Ｈｆ）をターゲットとした酸素を含んだ雰囲気中のスパッタによって、Ｔ＝０．８ｎｍの酸化ハフニウム（ＨｆＯ_２）膜７２を形成し、その上にＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群７６を１．５×１０_１２ｃｍ_−２程度の面密度で形成する（図９（ｂ））。この時、微粒子７６の粒径は、ＣＶＤ時間により調整し、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。

次に、図９（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜７３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、ゲート電極７４を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層７５を形成することで、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。

第２実施例においては、図４及び図５に表した５ｋＨｚで０．１パーセントとなっているＳＯＩ基板上のＷ＝０．１μｍ、Ｄdot＝２．５×１０^１１ｃｍ^−２でトンネル酸化膜０．８ｎｍの乱数生成素子に比して、Ｗ＝０．０１５μｍで１／Ｗが（２０／３）倍、Ｄ_ｄｏｔ＝１．５×１０^１２ｃｍ^−２が６倍となる。また、トンネルバリアが低いＨ＝１．５ｅＶ程度のＨｆＯ_２をトンネル絶縁膜としたので、前述した指数関数依存から、Ｒｔ^−２／３はおよそ５倍となる。ランダムノイズは、１／Ｗ、Ｄ_ｄｏｔ、Ｒｔ^−２／３に比例するので、併せて２００倍になる。よって５ｋＨｚの２００倍の１ＭＨｚにおいて、０．１パーセントのノイズ成分を含むことになる。

第２実施例では、Ｗ（μｍ）とＤｄｏｔ（×１０^１２ｃｍ^−２）と平均粒径ｄ（ｎｍ）とＴ（ｎｍ）を各々０．０１５、１．５、８、０．８としたが、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ≧（１．５×８^４／３／０．０１５）ｅｘｐ（−０．８／０．２１８ ）（×１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４０（μｍ^−５／３）であれば、他の値のＷ、Ｄ_ｄｏｔ、ｄ、Ｔでも、薄膜酸化ハフニウム膜をトンネル絶縁膜に有する細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また、第２実施例では、ＨｆＯ_２膜形成のために酸素を含んだ雰囲気中のスパッタをおこなっているが、ＣＶＤやエピタキシャル成長など他の方法でも構わない。ＨｆＯ_２以外にも、同じトンネルバリア高Ｈ＝１．５ｅＶ程度を有するものなら他の絶縁体材料でも構わない。また、導電性微粒子としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子７６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜７３は、トンネル絶縁膜と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

（第３の実施例）
次に、本発明の第３の実施例として、ＳＯＩ（silicon on insulator）基板の上に酸化セリウム（ＣｅＯ_２）からなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図１０（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図１０（ａ）に平面図として表したように、ＳＯＩ基板８１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．０７５μｍ長さ０．５μｍのチャネル細線パターンを作製する）。

次に、Ｃｅをターゲットとした酸素を含んだ雰囲気中のスパッタによって膜厚Ｔ＝０．８ｎｍの酸化セリウム（ＣｅＯ_２）膜８２を形成し、その上にＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群８６を５×１０^１１ｃｍ^−２程度の面密度で形成する（図１０（ｂ））。この時、やはり、粒径はＣＶＤ時間で、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。

次に、図１０（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜８３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、ゲート電極８４を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層８５を形成する。このようにして、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。

第３の実施例においては、５ｋＨｚで０．１パーセントとなっている、図４及び図５に表した実験例の乱数生成素子に比して、Ｗ＝０．０７５μｍで１／Ｗが４／３倍、Ｄ_ｄｏｔ＝５×１０^１１ｃｍ^−２で２倍となる。また、トンネルバリアが低いＨ＝０．１ｅＶ程度のＣｅＯ_２をトンネル絶縁膜としたので、前述した指数関数依存から、Ｒｔ^−２／３はおよそ７５倍となる。ランダムノイズは１／Ｗ、Ｄ_ｄｏｔ、Ｒｔ^−２／３に比例するので併せて２００倍になる。よって５ｋＨｚの２００倍の１ＭＨｚにおいて０．１パーセントのノイズ成分を含むことになる。

第３実施例では、Ｗ（μｍ）とＤ_ｄｏｔ（１０^１２ｃｍ^−２）と平均粒径ｄ（ｎｍ）とＴ （ｎｍ）が各々０．０７５、０．５、８、０．８となっているが、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ≧（０．５×８^４／３／０．０７５）ｅｘｐ（−０．８／０．８４５）（×１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４０（μｍ^−５／３）であれば、他の値のＷ、Ｄ_ｄｏｔ、ｄ、Ｔでも、薄膜酸化セリウム膜をトンネル絶縁膜に有する細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また、第３実施例でも、ＣｅＯ_２膜形成にスパッタをおこなっているが、ＣＶＤやエピタキシャル成長など他の方法でも構わない。ＣｅＯ_２の代わりに、同じＨ＝０．１ｅＶ程度のバリア高を有する他の絶縁体材料（ＴｉＯ_２やＳｒＴｉＯ_３）でも構わない。また、導電性微粒子８６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子８６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜８３は、トンネル絶縁膜８２と同じ材料でも、またその他の絶縁体材料でも構わない。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

（第４の実施例）
次に、本発明の第４の実施例として、バルクのシリコン基板の上に酸化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図１１（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図１１（ａ）に平面図として表したように、バルクのシリコン基板９１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．０３μｍ、長さ０．５μｍのチャネル細線部パターンをトレンチ素子分離により作製する。

次に、急速加熱酸化（ＲＴＯ：Rapid thermal oxidation）により膜厚Ｔ＝０．８ｎｍのシリコン酸化膜９２を形成し、その上にＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群９６を１．５×１０^１２ｃｍ^−２程度の面密度で形成する（図１１（ｂ））。この時もやはり粒径はＣＶＤ時間で、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。

次に、図１１（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜９３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、ゲート電極９４を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層９５を形成して本実施例の乱数生成素子が完成する。本実施例の乱数生成素子も、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能である。

第４実施例の乱数生成素子が、１ＭＨｚのランダム振動成分を０．１パーセント以上の比率で含む理由を以下に説明する。
図１２は、同じＷ＝０．３μｍ，Ｄ_ｄｏｔ＝２．５×１０^１１ｃｍ^−２、Ｒｔ（トンネルシリコン酸化膜０．９ｎｍ）を有するバルク基板とＳＯＩ基板での実験結果を比較したグラフ図である。
第４実施例においては、バルク基板を用いており、バルク基板の場合には、ＳＯＩ基板よりも１０倍程度ランダムノイズが大きいことがわかる。これは、ＳＯＩ基板ではキャリアの出入が埋め込み酸化膜によってさえぎられているためである。すなわち、ランダムノイズは、基板側でのキャリアの供給・吸収機構の変化により１０倍の違いが生じ得ることを示している。なお、図１２は、本発明者が独自の実験により見出した結果である。

図４及び図５に表した実験例においてＳＯＩ基板上に形成した乱数生成素子の場合、５ｋＨｚで０．１パーセントとなっている。これに対して、第４の実施例の乱数生成素子は、Ｗ＝０．０３μｍで１／Ｗが（１０／３）倍、Ｄ_ｄｏｔ＝１．５×１０^１２ｃｍ^−２で６倍となり、バルク基板としたことで１０倍になるので、併せて２００倍になる。よって５ｋＨｚの２００倍の１ＭＨｚにおいて０．１パーセントのノイズ成分を含ませることができる。

また、第４実施例では、Ｗ（μｍ）とＤ_ｄｏｔ（１０^１２ｃｍ^−２）とＳｉ微結晶粒子９６の平均粒径ｄ（ｎｍ）とＴ（ｎｍ）が各々０．０３、１．５、８、０．８となっているが、チャネル〜微粒子間の抵抗Ｒｔ^−２／３∝ｄ^４／３ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）に注意すると、（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−Ｔ／０．１５２ｎｍ）≧（１．５×８^４／３／０．０３）ｅｘｐ（−０．８／０．１５２）（１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４（μｍ^−５／３）であれば、他のＷ、Ｄ_ｄｏｔ、ｄ、Ｔでも、薄膜酸化膜をトンネル絶縁膜に有するバルク基板上の細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含むことができる。

また、第４実施例では、トンネル酸化膜形成にＲＴＯをおこなっているが、ＣＶＤや自然酸化膜をそのまま利用する等、他の方法でも構わない。また、導電性微粒子９６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子９６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜９３は、他の絶縁体材料でも良い。またチャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

（第５の実施例）
次に、本発明の第５の実施例として、バルクのシリコン基板の上に窒化シリコンからなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図１３（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図１３（ａ）に平面図として表したように、バルク基板１１１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．１μｍ長さ０．５μｍのチャネル細線部パターンをトレンチ素子分離により作製する。次に、ＮＨ_３を用いた熱窒化により表面を窒化して厚さＴ＝０．８ｎｍの熱窒化膜１１２を形成し、その上に、ＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群１１６を１．７×１０^１２ｃｍ^−２程度の面密度で形成する（図１３（ｂ））。この時もやはり粒径はＣＶＤ時間で、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。

次に、図１３（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜１１３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、ゲート電極１１４を、レジストパターンをマスクとすることにより形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層１１５を形成することで、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。

第５実施例の乱数生成素子が１ＭＨｚのランダム振動成分を０．１パーセント以上の比率で含む理由を以下に説明する。すなわち、ＳＯＩ基板上５ｋＨｚで０．１パーセントとなっている図４及び図５に表した実験例の乱数生成素子と第５実施例の素子とを比較すると、Ｗ＝０．１μｍで１／Ｗが１倍、Ｄ_ｄｏｔ＝１．７×１０^１２ｃｍ^−２で６．８倍となる。また、トンネルバリアが低いＨ＝２ｅＶ程度のＳｉＮをトンネル絶縁膜としたので、Ｒｔ^−２／３はおよそ３倍となるので、ランダムノイズは併せて２０倍になる。第４実施例同様バルク基板としたことで１０倍になるので併せて２００倍になる。よって５ｋＨｚの２００倍の１ＭＨｚにおいて０．１パーセントのノイズ成分を含むことになる。

第５実施例では、Ｗ（μｍ）とＤ_ｄｏｔ（１０^１２ｃｍ^−２）とＳｉ微結晶粒子の平均粒径ｄ（ｎｍ）とＴ（ｎｍ）が各々０．１、１．７、８、０．８となっているが、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ≧（１．７×８^４／３／０．１）ｅｘｐ（−０．８／０．１８９）（×１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４（μｍ^−５／３）であれば、他の値のＷ、Ｄ_ｄｏｔ、ｄ、Ｔでも、窒化膜をトンネル絶縁膜に有するバルク基板上の細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また、第５実施例では、トンネル窒化膜の形成のために熱窒化をおこなっているが、ＣＶＤ等他の方法でも構わない。シリコン窒化膜の代わりに、同じＨ＝２ｅＶ程度のトンネルバリア高さを有するものなら、他の絶縁体材料を用いても良い。また、導電性微粒子１１６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子１１６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜１１３は、トンネル絶縁膜１１２と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネルの一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

（第６の実施例）
次に、本発明の第６の実施例として、バルクのシリコン基板の上に酸化ハフニウム（ＨｆＯ_２）からなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図１４（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図１４（ａ）に平面図として表したように、バルク基板１２１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．１５μｍ、長さ０．５μｍのチャネル細線パターンをトレンチ素子分離により作製する。

次に、Ｈｆをターゲットとした酸素を含んだ雰囲気中のスパッタによって、Ｔ＝０．８ｎｍの酸化ハフニウム（ＨｆＯ_２）膜１２２を形成し、その上にＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群１２６を１．５×１０^１２ｃｍ^−２程度の面密度で形成する（図１４（ｂ））。この時もやはり、粒径はＣＶＤ時間で、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。

次に、図１４（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜１２３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、レジストパターンをマスクとすることによりゲート電極１２４を形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層１２５を形成することで、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。

第６の実施例の乱数生成素子が１ＭＨｚのランダム振動成分を０．１パーセント以上の比率で含む理由を以下に説明する。すなわち、ＳＯＩ基板に生成した図４及び図５に表した実験例の乱数生成素子は、５ｋＨｚで０．１パーセントのノイズ成分が得られているが、この乱数生成素子と第６実施例の乱数生成素子とを比較すると、Ｗ＝０．１５μｍで１／Ｗが（２／３）倍、Ｄ_ｄｏｔ＝１．５×１０^１２ｃｍ^−２で６倍となり、またトンネルバリアが低いＨ＝１．５ｅＶ程度のＨｆＯ_２をトンネル絶縁膜としたので、Ｒｔ^−２／３はおよそ５倍となるので、ランダムノイズは併せて２０倍になる。第４実施例と同様にバルク基板を用いることで１０倍になるので併せて２００倍になる。よって５ｋＨｚの２００倍の１ＭＨｚにおいて０．１パーセントの成分を含むことになる。

また、第６実施例では、Ｗ（μｍ）とＤｄｏｔ（１０^１２ｃｍ^−２）とＳｉ微結晶粒子１２６の平均粒径ｄ（ｎｍ）とＴ（ｎｍ）を各々０．１５、１．５、８、０．８としたが、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ≧（１．５×８^４／３／０．１５）ｅｘｐ（−０．８／０．２１８）（１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４（μｍ^−５／３）であれば、他の値のＷ、Ｄ_ｄｏｔ、ｄ、Ｔを適用した場合でも、ＨｆＯ_２膜をトンネル絶縁膜に有するバルク基板上の細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また、第６実施例ではトンネルＨｆＯ_２膜の形成のためにスパッタをおこなっているが、ＣＶＤやエピタキシャル成長等他の方法でも構わない。ＨｆＯ_２の代わりに、同じバリア高Ｈ＝１．５ｅＶ程度を有するものであれば、他の絶縁体材料を用いても良い。また、導電性微粒子１２６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子１２６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜１２３は、トンネル絶縁膜１２２と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル１２１の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

（第７の実施例）
次に、本発明の第７の実施例として、バルクのシリコン基板の上に酸化セリウム（ＣｅＯ_２）からなるトンネル絶縁膜を形成した乱数生成素子について説明する。

図１５（ａ）〜（ｄ）は、本実施例の乱数生成素子の製造工程を表す工程図である。
まず、図１５（ａ）に平面図として表したように、バルク基板１３１の上にＥＢもしくはＸ線によるリソグラフにより、幅０．３μｍ長さ０．５μｍのチャネル細線パターンをトレンチ素子分離により作製する。

次に、Ｃｅをターゲットとした酸素を含んだ雰囲気中のスパッタによってＴ＝１ｎｍの酸化セリウム（ＣｅＯ_２）膜１３２を形成し、その上にＬＰＣＶＤで平均粒径８ｎｍ程度のＳｉ微結晶群１３６を２．５×１０^１１ｃｍ^−２程度の面密度で形成する（図１５（ｂ））。この時もやはり、粒径はＣＶＤ時間で、面密度は温度と原料ガス流量とＣＶＤ回数で調整できる。
次に、図１５（ｃ）及び（ｄ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜１３３を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤで堆積し、レジストパターンをマスクとすることによりゲート電極１３４を形成する。その後、リンをドーズ量１×１０^１５ｃｍ^−２、入射エネルギー１５ＫｅＶで注入し、１０００℃２０秒のアニールによりソース・ドレインとなるｎ^＋型層１３５を形成することで、１ＭＨｚの振動成分が０．１パーセント以上を占めるランダムノイズが発生可能な乱数生成素子が形成できる。

第７の実施例が１ＭＨｚのランダム振動成分を０．１パーセント以上の比率で含む理由を以下に説明する。
すなわち、ＳＯＩ基板に形成した図４及び図５に表した実験例の乱数生成素子と第６実施例の乱数生成素子とを比較すると、Ｗ＝０．３μｍで１／Ｗが１／３倍、Ｄ_ｄｏｔ＝２．５×１０^１１ｃｍ^−２で１倍、トンネルバリアが低いＨ＝０．１ｅＶ程度のＣｅＯ_２を厚さＴ＝１ｎｍでトンネル絶縁膜としているため、前述した指数関数依存より、Ｒｔ^−２／３はおよそ６０倍となる。従って、ランダムノイズは併せて２０倍になる。第４実施例と同様にバルク基板としたことでさらに１０倍になるので２００倍になる。よって、５ｋＨｚの２００倍の１ＭＨｚの所で０．１パーセントの成分を含むことになる。

第７の実施例では、Ｗ（μｍ）とＤ_ｄｏｔ（×１０^１２ｃｍ^−２）とＳｉ微結晶粒子の平均粒径ｄ（ｎｍ）とＴ（ｎｍ）をそれぞれ、０．３、０．２５、８、１としたが、Ｄ_ｄｏｔ×ｄ^４／３ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ≧（０．２５×８^４／３／０．３）ｅｘｐ（−１／０．８４５）（×１０^１２ｃｍ^−２・ｎｍ^４／３／μｍ）＝４（μｍ^−５／３）であれば、他の値のＷ、Ｄ^ｄｏｔ、ｄ、Ｔを採用した場合も、ＣｅＯ_２膜をトンネル絶縁膜に有するバルク基板上の細線ＭＯＳＦＥＴである限り１ＭＨｚを０．１パーセント以上含ませることができる。

また第７実施例では、トンネルＣｅＯ_２膜の形成のためにスパッタをおこなっているが、ＣＶＤやエピタキシャル成長等他の方法でも構わない。また、ＣｅＯ_２の代わりに、同じＨ＝０．１ｅＶ程度の絶縁体材料（ＴｉＯ_２やＳｒＴｉＯ_３）でも構わない。また、導電性微粒子１３６としてＳｉナノ微結晶を用いているが、他の導電性材料から成る微粒子でも構わない。微小半導体粒子１３６は、位置的に規則正しく並ぶものでも構わない。制御酸化膜１３３は、トンネル絶縁膜１３２と同じ材料でも良いし、他の絶縁体材料でも良い。また、チャネル１３１の一部において細線部を有しているが、チャネル全体が細線となっていても同じ効果が得られる。

以上、第１乃至第７の実施例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの実施例には限定されない。例えば、第１乃至第７の実施例では、主半導体材料としてシリコンを用いているが、他の半導体材料でも構わない。また、Ｓｉ微結晶粒子群は、隣同士が接触しあうものがあったとしても、個々の微小結晶に電子が局在できるので効果を損ずることは無い。

トンネル絶縁膜に関しては、以下に説明するように、第１乃至第７の実施例で指定したもの以外の材料や膜厚でも同様の効果が期待できる。

図６乃至図８に表した実験結果が示すように、Ｗ≦０．３μｍ、Ｄ_ｄｏｔ≧２．５×１０^１１ｃｍ^−２の範囲であればランダムノイズはＤ_ｄｏｔ×Ｒｔ^−２／３／Ｗに比例して大きくなる。Ｒｔは、膜厚Ｔ、バリア高Ｈに対して指数関数的に依存し、さらにＳｉ微結晶粒子の断面積に反比例することから、Ｒｔ∝ｄ−２×ｅｘｐ（４πＴ（２ｍＨ）^１／２／ｈ）である（ｄ：Ｓｉ微結晶粒子の平均粒径、π：円周率、ｈ：プランク定数、ｍ：トンネル実効質量で電子静止質量の０．３倍程度）。

よってランダムノイズは、次式により表される値に比例する。

（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）

図４及び図５に表したＳＯＩ素子では、Ｗ＝０．１μｍ、Ｄ_ｄｏｔ＝２．５×１０^１１ｃｍ^−２、ｄ＝８ｎｍ、Ｔ＝０．８ｎｍ、Ｈ＝３．１ｅＶ（酸化膜）なので、（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）＝０．２（μｍ^−５／３）程度である。この時、５ｋＨｚで０．１パーセントなのでランダムノイズが２００倍以上になるように、（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４０（μｍ^−５／３）を満たすようにしてやれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも１ＭＨｚで０．１パーセント以上のノイズを含むことになる。

また、例えばバルク基板のように基板構造が異なり、基板側でのキャリアの供給・吸収の機構が異なると、図１２に表したように、１０倍ランダムノイズは強くなる。よって、例えばバルク基板のような基板構造では、１／１０の（Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４（μｍ^−５／３）を満たしていれば、実施例として前述したトンネル絶縁膜以外の材料や膜厚でも、１ＭＨｚで０．１パーセント以上のノイズ成分を含ませることができる。

ここで基板構造というのは、基板側でのキャリアの供給・吸収の機構に着目した構造変化を意味するものなので、必ずしも使用する基板のみで規定されない。例えば、ＳＯＩ基板であってもボディコンタクトを形成すれば、チャネル部が浮遊した通常ＳＯＩ基板よりも、チャネルが基板電極と導通しているバルクに近いものとなる。また、バルク基板であっても、孤立した拡散層ウェルにチャネルがあれば、チャネル部が浮遊した通常ＳＯＩ基板に近いということになる。

次に、本発明の乱数生成素子の構造パラメータの有効な範囲について説明する。
面密度Ｄ_ｄｏｔについては、チャネル全面にわたり、導電性微粒子からのクーロン力が及ぶことが望ましい。このためには、スクリーニング長の２倍である２０ｎｍ四方に平均１個の微粒子があることが望ましい。これは、面密度に換算すると、２．５×１０^１１ｃｍ^−２以上であることに対応する。また、微粒子の平均粒径ｄについては、２０ｎｍ四方に最低一個の微粒子が存在しなければならないので、２０ｎｍ以下であることが望ましい。

導電性微粒子が電流揺らぎに大きく貢献するためには、熱揺らぎにより導電性微粒子とチャネルとの間で電子が頻繁に往来する必要がある。そのためには、熱揺らぎのエネルギーである３００Ｋ（〜２６ｍｅＶ）の範囲内に、できるだけ多くのエネルギー順位が導電性微粒子側にもあると、より多くの電子の往来が起こる。よって、導電性微粒子の粒径は、その典型的な量子閉じ込めのエネルギーの目安であるｈ^２／（８ｍ_ｃｄ^２）が（ここでｍ_ｃは導電性微粒子の伝道帯端での有効質量）、熱揺らぎ２６ｍｅＶよりも小さくなるようなものであることが望ましい。すなわち、ｈ^２／（８ｍ_ｃｄ^２）＜２６ｍｅＶなる条件によって粒径ｄの望ましい下限が規定される。これは、Ｓｉ微粒子の場合には、粒径ｄ＞５ｎｍに対応する。他の材料を用いた場合、そのｍ_ｃの値に応じて多少変化するが、本発明では粒径ｄは、ほぼ５〜２０ｎｍの範囲内で、典型的に１０ｎｍ程度であればよいといえる。

一方、面密度Ｄ_ｄｏｔの上限については、平均断面積の逆数（４／π）×ｄ^−２が物理的な上限となる。ｄの下限がおおよそ５ｎｍであることから、Ｄ_ｄｏｔの上限は、４×１０^１２ｃｍ^−２となる。つまり、面密度Ｄ_ｄｏｔの最適な範囲は、（０．２５〜４）×１０^１２ｃｍ^−２であり、その典型値は、１×１０^１２ｃｍ^−２であることがわかる。

次に、チャネルの細線部の幅Ｗの下限については、細いほど望ましいといえる。ただし、Ｗ＝０．０１μｍ＝１０ｎｍ（スクリーニング長）になると、チャネル細線部の上の導電性微粒子内のどこにある１電子でも、そのクーロン力が既にチャネル幅全体に行き届いているので、Ｗ＜０．０１μｍに細線化しても、ランダムノイズへの改善は小さくなりあまり意味がない。

一方、チャネル細線部の幅Ｗの望ましい上限は、発明の目的である０．１パーセントの電流変動に基づいて指定できる。すなわち、ドレイン電流揺らぎの原因は、導電性微粒子に電子が入った時の電流変化による。１つの導電性微粒子に１電子が入った時、チャネル面上にキャリア電子が進入できない１０ｎｍ（クーロン遮蔽長）半径の円領域ができる。よって、これによるチャネル細線部の抵抗変化が０．１パーセント以上になっていれば効果が顕著になる。

単位ゲート幅かつ単位ゲート長あたりのシート抵抗をρ（単位は例えばΩ）とすると、本来のチャネル細線抵抗はＲ＝ρ・（Ｌ／Ｗ）である。半径ｒ（＝１０ｎｍ：クーロン遮蔽長）の非伝道領域が１箇所チャネル面にできた時の抵抗Ｒｅは、次式により表される。

Ｗ≧ｒとして主要項をとると、抵抗Ｒｅは、次式により表される。

Ｒｅ＝ρ・（Ｌ／Ｗ）（１＋πｒ^２／ＬＷ）＋Ｏ（（ｒ／Ｗ）^３）

１電子による０．１パーセント以上の電流変動を満たす条件は、次式により表される。

πｒ^２／ＬＷ≧１／１０００

従って、次式が得られる。

ＬＷ≦１０００×πｒ^２＝π／１０（μｍ^２）

つまり（チャネル細線部面積）≦（１電子によるクーロン反発領域面積）×１０００となる。

一方、トンネル絶縁膜厚Ｔの望ましい上限も、上述したように１電子によって０．１パーセントの電流変動を得るという条件、チャネル細線部の面積がπ／１０（μｍ^２）以下という条件に対応して求めることはできる。

Ｄ_ｄｏｔの上限値は、４×１０^１２ｃｍ^−２であるから、チャネル細線部の総導電性微粒子数の上限は、４０００×π〜１２５６０個となる。０．１パーセントの電流揺らぎのためには、どれか一個の導電性微粒子に一個電子が入れば良いので、トンネル確率ｅｘｐ（―４πＴ（２ｍＨ）^１／２／ｈ）≧１／１２５６０であれば効果的に０．１パーセントの電流揺らぎが得られることになる。これから、トンネル絶縁膜の厚さＴの望ましい上限が規定される。

シリコン酸化膜の場合は、Ｈ＝３．１ｅＶなのでＴ≦０．９５ｎｍ、シリコン窒化膜（Ｈ＝２ｅＶ）の場合はＴ≦１．２ｎｍ、ＨｆＯ_２（Ｈ＝１．５ｅＶ）の場合はＴ≦１．３５ｎｍとなる。また、ＣｅＯ_２（Ｈ＝０．１ｅＶ）の場合は、Ｔ≦５．３ｎｍとなる。

トンネル絶縁膜厚Ｔの上限には、もうひとつの条件がある。導電性微粒子内の素電荷によるチャネル面へのエネルギー変調は、膜厚Ｔに対しクーロン則ｑ／４πεＴに従って減少する。ここで、εはトンネル絶縁膜の誘電率である。このエネルギー変調が、熱エネルギー３００Ｋ〜２６ｍｅＶよりも大きくないと、導電性微粒子内の捕捉電子によるチャネル電流への影響が失われる。よって、ｑ／４πεＴ≧２６ｍｅＶという条件によって、トンネル絶縁膜の厚さＴのもう一つの望ましい上限が決定される。

トンネルバリアＨに基づく上限と、誘電率に基づく上限のうちで、小さいほうが望ましい上限となることは言うまでもない。シリコン酸化膜では、ε＝３．９・ε_０（ここでε_０は真空の誘電率）なので、誘電率からの上限はＴ≦１４ｎｍである。よって、上記バリア高さＨに基づく上限である０．９５ｎｍの方が望ましい。

シリコン窒化膜では、ε＝７．５・ε_０なのでＴ≦７．５ｎｍとなる。よって、バリア高さＨに基づく上限Ｔ≦１．２ｎｍがより望ましい上限となる。
ＨｆＯ_２では、ε＝２０・ε_０なのでＴ≦２．８ｎｍであるが、バリア高さＨに基づく上限であるＴ≦１．２ｎｍがより望ましい上限となる。
ＣｅＯ_２では、ε＝２６・ε_０なのでＴ≦２ｎｍとなり、バリア高さＨに基づく上限であるＴ≦４．５ｎｍよりも、この上限Ｔ≦２ｎｍがより望ましい上限となる。

一方、トンネル絶縁膜厚Ｔは、薄い程望ましいが、１原子層厚の０．３ｎｍ程度が物理的下限であるといえる。

この厚さＴの物理的下限からチャネル細線部の総導電微粒子数ＬＷＤ_ｄｏｔの下限がきまる。先に説明した望ましい条件の一つである、（トンネル確率）≧１／ＬＷＤ_ｄｏｔから、ＬＷＤ_ｄｏｔ≧ｅｘｐ（０．３ｎｍ×（４π（２ｍＨ）^１／２／ｈ））となる。すなわち、シリコン酸化膜で２０個、シリコン窒化膜で１１個、ＨｆＯ_２膜で７個、ＣｅＯ_２膜で２個の導電性微粒子がないと十分な効果が得られない。

トンネル絶縁膜のエネルギー障壁高Ｈは、最も信頼性あるシリコン酸化膜での３．１ｅＶ以下で、低い程望ましい。ただし、室温の熱エネルギー３００Ｋ＝２６ｍｅＶ程度まで低くなると、トンネル絶縁膜を介する電子の充放電は、ここで述べた波動関数のしみ出しによるトンネル効果の指数関数依存以外にも、熱エネルギーで障壁を飛び越えて出入する成分が加わる。しかしながらそのような場合でも上記の条件は十分条件として成り立つので本発明に適用が可能である。

以上説明した第１乃至第７実施例では、導電性微粒子群としてＳｉ微結晶粒子を用いているが、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等の金属微粒子群を用いても良い。その場合の作製方法は、第１乃至第７実施例と同様のＣＶＤの他にも、スパッタや金属コロイド粒子を攪拌した溶液中でチャネル面上に散布する方法などでもよい。金属は半導体よりも、微粒子中の状態密度が高いため、チャネルと微粒子間の電子の出入が活発になるので、ランダムノイズがより大きくなることが期待できる。

その他、本発明の実施の形態として上述した乱数生成素子を基にして、当業者が適宜設計変更して実施しうるすべての乱数生成素子は同様に本発明の範囲に属する。

本発明の実施の形態にかかる乱数生成素子の断面図である。 本発明の実施形態の乱数生成素子のチャネル部を表す平面透視図である。 （ａ）〜（ｄ）は、本発明の第１実施例の乱数生成素子の製造工程を表す工程図である。 発明者が実際に作成した、ＳＯＩ基板上の幅Ｗ＝０．１μｍ、長さＬ＝０．５μｍの細線部を含むチャネル、平均粒径８ｎｍのＳｉ微結晶粒子群を面密度２．５×１０^１１ｃｍ^−２、トンネル酸化膜厚０．８ｎｍの乱数生成素子について、固定バイアスでの電流の揺らぎの実験結果を表すグラフ図である。 図４の電流揺らぎに対応するフーリエ特性を表すグラフ図である。 乱数生成素子において、１００ヘルツのフーリエ係数とチャネル細線部の幅Ｗとの関係を表すグラフ図である。 乱数生成素子において、フーリエ係数とＳｉ微粒子の面密度Ｄ_ｄｏｔとの関係を表すグラフ図である。 乱数生成素子において、フーリエ係数とトンネル絶縁膜の厚さＴ（ｎｍ）との関係を表すグラフ図である。 （ａ）〜（ｄ）は、本発明の第２実施例の乱数生成素子の製造工程を表す工程図である。 （ａ）〜（ｄ）は、本発明の第３実施例の乱数生成素子の製造工程を表す工程図である。 （ａ）〜（ｄ）は、本発明の第４実施例の乱数生成素子の製造工程を表す工程図である。 Ｗ＝０．３μｍ，Ｄ_ｄｏｔ＝２．５×１０^１１ｃｍ^−２、Ｒｔ（トンネルシリコン酸化膜０．９ｎｍ）を有するバルク基板とＳＯＩ基板での実験結果を比較したグラフ図である。 （ａ）〜（ｄ）は、本発明の第５実施例の乱数生成素子の製造工程を表す工程図である。 （ａ）〜（ｄ）は、本発明の第６実施例の乱数生成素子の製造工程を表す工程図である。 （ａ）〜（ｄ）は、本発明の第７実施例の乱数生成素子の製造工程を表す工程図である。

符号の説明

１１、９１、１１１、１２１、１３１ ｐ型シリコン基板チャネル
２１、７１、８１ シリコンＳＯＩ基板チャネル
１２ トンネル絶縁膜
９２ トンネル絶縁膜（酸化シリコンＳｉＯ_２）
２２、１１２ トンネル絶縁膜窒化シリコン（Ｓｉ_３Ｎ_４）
７２、１２２ トンネル絶縁膜酸化ハフニウム（ＨｆＯ_２）
８２、１３２ トンネル絶縁膜酸化セリウム（ＣｅＯ_２）
１３、２３、７３、８３、９３、１１３、１２３、１３３ 制御酸化膜
１４、２４、７４、８４、９４、１１４、１２４、１３４ ｎ^＋型ポリシリコンゲート電極
１５、２５、７５、８５、９５、１１５、１２５、１３５ ソース・ドレイン拡散層
１６、２６、７６、８６、９６、１１６、１２６、１３６ Ｓｉ微小結晶粒子（微粒子）

Claims (12)

1. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ１．２ｎｍ以下のシリコン窒化膜と、
   前記シリコン窒化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な１１個以上の導電性微粒子を含む導線性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン窒化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
2. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ１．３５ｎｍ以下の酸化ハフニウム膜と、
   前記酸化ハフニウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な７個以上の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化ハフニウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
3. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有するシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ２ｎｍ以下の酸化セリウム膜と、
   前記酸化セリウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な２個以上の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化セリウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ）≧４０（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
4. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ０．９２ｎｍ以下のシリコン酸化膜と、
   前記シリコン酸化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン酸化膜を介して前記半導体チャネルとの間で電子の充放電が可能な２０個以上の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン酸化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１５２ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
5. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ１．２ｎｍ以下のシリコン窒化膜と、
   前記シリコン窒化膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記シリコン窒化膜を介して前記半導体チャネルとの間で電子の充放電が可能な１１個以上の導電性微粒子を含む導線性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記シリコン窒化膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．１８９ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
6. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ１．３５ｎｍ以下の酸化ハフニウム膜と、
   前記酸化ハフニウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記ハフニウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な７個以上の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化ハフニウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．２１８ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
7. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していないシリコンからなる半導体チャネルと、
   前記半導体チャネルの上に設けられた、厚さ２ｎｍ以下の酸化セリウム膜と、
   前記酸化セリウム膜を介して前記細線部の上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記酸化セリウム膜を介して前記半導体チャネルとの間で電子の充放電が可能な２個以上の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記酸化セリウム膜の厚さＴと、が（Ｄ_ｄｏｔ×ｄ^４／３×ｅｘｐ（−Ｔ／０．８４５ｎｍ）／Ｗ）≧４（μｍ^−５／３）を満たすことを特徴とする乱数生成素子。
8. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する半導体チャネルと、
   前記半導体チャネルの上に設けられたトンネル絶縁膜と、
   前記トンネル絶縁膜を介して前記半導体チャネルの上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記トンネル絶縁膜の厚さＴと、前記トンネル絶縁膜のエネルギー障壁の高さをＨ、プランク定数をｈ、素電荷をｑ、前記トンネル絶縁膜を介したトンネルの実効質量をｍ、前記トンネル絶縁膜の誘電率をεとして、
   前記導電性微粒子の数ＬＷＤ_ｄｏｔ≧ｅｘｐ（０．３ｎｍ×（４π（２ｍＨ）^１／２／ｈ））と、
   （ｑ／４πεＴ）≧２６ｍｅＶと、
   ｅｘｐ（−４πＴ（２ｍＨ）^１／２／ｈ）≧１／１２５６０と、
   （Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４０（μｍ^−５／３）と、をすべて満たすことを特徴とする乱数生成素子。
9. ソース領域と、
   ドレイン領域と、
   前記ソース領域と前記ドレイン領域との間に設けられ、幅Ｗが長さＬに対してＷ≦（π／１０（μｍ^２））／Ｌとなる細線部を有する浮遊していない半導体チャネルと、
   前記半導体チャネルの上に設けられたトンネル絶縁膜と、
   前記トンネル絶縁膜を介して前記半導体チャネルの上に２．５×１０^１１ｃｍ^−２以上の面密度で設けられ、前記トンネル絶縁膜を介して前記半導体チャネルとの間で電子の充放電が可能な複数の導電性微粒子を含む導電性微粒子群と、
   を備え、
   前記導電性微粒子群の面密度Ｄ_ｄｏｔと、平均粒径ｄと、前記細線部の幅Ｗと、前記トンネル絶縁膜の厚さＴと、前記トンネル絶縁膜のエネルギー障壁の高さをＨ、プランク定数をｈ、素電荷をｑ、前記トンネル絶縁膜を介したトンネルの実効質量をｍ、前記トンネル絶縁膜の誘電率をεとして、
   前記導電性微粒子の数ＬＷＤ_ｄｏｔ≧ｅｘｐ（０．３ｎｍ×（４π（２ｍＨ）^１／２／ｈ））と、
   （ｑ／４πεＴ）≧２６ｍｅＶと、
   ｅｘｐ（−４πＴ（２ｍＨ）^１／２／ｈ）≧１／１２５６０と、
   （Ｄ_ｄｏｔ×ｄ^４／３／Ｗ）×ｅｘｐ（−８πＴ（２ｍＨ）^１／２／３ｈ）≧４（μｍ^−５／３）と、をすべて満たすことを特徴とする乱数生成素子。
10. 前記導電性微粒子群の平均粒径ｄが５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１〜９のいずれか１つに記載の乱数生成素子。
11. 前記導電性微粒子は、Ｓｉ微結晶からなることを特徴とする請求項１〜１０のいずれか１つに記載の乱数生成素子。
12. 前記導電性微粒子は、金属微粒子からなることを特徴とする請求項１〜１０いずれか１つに記載の乱数生成素子。

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