KR101341571B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리 소자 및 그 제조방법이 개시된다. 상기 소자는 란탄계 나노 닷을 포함하는 전하저장층을 갖고, 상기 방법은 질소 분위기의 열처리를 통해 금속 나노닷을 갖는 전하저장층을 형성할 수 있다. 따라서, 용이한 방법으로 우수한 전하저장능력을 갖는 소자가 제공될 수 있다.
란탄, 나노닷, 전하저장, 열처리

Description

비휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자용 막을 나타낸 단면도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 나타낸 단면도들이다.
도 3 내지 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 투과 전자 현미경(Transmission Electron Microscope:TEM) 사진이다.
도 8a 및 8b는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 에너지 분산형 X-선(Energy Dispersive X-ray:EDX) 분석 그래프이다.
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 금속 나노닷을 포함하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
각종 통신 기기 및 저장 장치 기술이 발전 됨에 따라, 속도가 빠른 고용량의 반도체 소자가 요구되고 있다. 따라서, 반도체 소자를 고집적화 하기 위해, 반도체 소자의 디자인 룰(design rule)이 감소하고 있다. 그러나, 상기 디자인 룰이 감소하면서 소자 및 공정 상에 문제가 발생하고 있다.
비휘발성 메모리 소자, 특히 플래쉬 메모리 소자에 있어서, 소자의 프로그램 및 소거 속도를 향상시키는 것은 중요하다. 상기 플래쉬 메모리 소자는 플로팅 게이트를 포함하는 반도체 소자로써, 상기 프로그램 및 소거는 전기적으로 격리된 플로팅 게이트 내에 전하들을 유입하거나 플로팅 게이트로부터 전하들을 방출하여 수행된다. 전하들이 플로팅 게이트 및 반도체기판 사이에 개재된 절연막을 통과하는 방식은 핫캐리어 주입 방식 또는 F-N터널링(Fowler-Nordheimtunneling) 방식이다. 일반적으로, 플로팅 게이트를 갖는 플래쉬 메모리 소자는 플로팅 게이트 상부에 위치하는 제어 게이트 전극에 동작 전압(프로그램 전압 또는 소거 전압)이 인가되고, 이 동작 전압에 따른 플로팅 게이트에 유기되는 전압에 의하여 전하들이 플로팅 게이트로 유입되거나, 플로팅 게이트로부터 방출된다.
프로그램 시간을 단축하기 위해서, 터널 절연막은 물리적으로 얇은 두께를 가질 수 있다. 그러나, 상기 터널 절연막의 두께가 얇아지면 부유 게이트에 전압이 인가될 때 터널 절연막에 그 막 두께에 반비례하는 매우 강한 전계가 가해진다. 따라서, 프로그램 반복에 의한 스트레스에 의해 상기 터널 절연막의 절연성이 파괴될 수 있다. 상기 터널 절연막의 절연성이 파괴되면, 플로팅 게이트에 유지되어 있는 전하가 누설되어 소자의 신뢰성이 저하된다. 그러나, 터널 절연막이 두꺼워지면 프 로그램 시간이 지연되고 소자의 집적화가 저해된다.
소자의 빠른 동작 속도 유지 및 터널 절연막의 파괴 방지를 위해 플로팅 게이트 내에 전하 저장 공간을 분산시키는 방법이 제안되었다. 예컨대, 상기 방법에 의해 제안된 메모리 셀은 터널 절연막, 전하 저장 공간을 갖는 실리콘질화막, 게이트 층간 절연막 및 컨트롤 게이트의 적층 구조를 갖는다. 상기 실리콘질화막 내에 전하를 유지하는 공간이 분산되어 있으므로 터널 절연막의 절연성이 파괴되더라도 전하의 누설은 국소적일 수 있다.
그러나, 실리콘질화막은 전하저장유지능력이 좋지 않다. 다시 말해, 실리콘질화막 내에 전하가 저장되더라도 상기 전하가 실리콘질화막으로부터 다시 빠져나가기 쉬우므로 소자의 특성이 저하될 수 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 우수한 전하저장능력을 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 비휘발성 메모리 소자의 제조방법은 기판 상에 터널 절연막을 형성하는 단계, 상기 터널 절연막 상에 란탄계 나노닷을 포함하는 전하저장층을 형성하는 단계, 상기 전하저장층 상에 컨트롤 게이트층을 형성하는 단계 및 상기 컨트롤 게이트층 및 상기 전하저장층을 패터닝하여 게이트 스택을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 전하저장층을 형성하는 단계는 상기 터널 절연막 상에 란탄계 산화막을 형성하는 단계 및 상기 란탄계 산화막을 열처리하하여 상기 산화막 내에 부분적으로 산소가 결핍된 상기 란탄계 나노 닷을 형성하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 열처리는 질소 또는 불활성 기체 분위기하에서 수행될 수 있다. 다른 실시예에 따르면, 상기 산화막은 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다. 또 다른 실시예에 따르면, 상기 열처리는 800℃ 내지 1100℃의 온도범위에서 수행될 수 있다. 또 다른 실시예에 따르면, 상기 열처리는 수 초 내지 1시간 동안 수행될 수 있다.
또 다른 실시예에 따르면, 상기 터널 절연막은 실리콘산화막 또는 실리콘 산화 질화막을 포함할 수 있다. 또 다른 실시예에 따르면, 상기 실리콘산화막은 내부에 실리콘질화막 또는 나노크리스탈을 포함하는 막이 삽입될 수 있다.
또 다른 실시예에 따르면, 상기 전하저장층 및 상기 컨트롤 게이트층 사이에 게이트 층간 유전막을 형성하는 단계를 더 포함할 수 있다. 또 다른 실시예에 따르면, 상기 게이트 층간 유전막은 실리콘 산화막 또는 실리콘 산화 질화막일 수 있다. 또 다른 실시예에 따르면, 상기 게이트 층간 유전막은 알루미늄 산화막, 하프늄 알루미늄 산화막, 란탄 산화막, 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다.
상기 목적을 달성하기 위한 비휘발성 메모리 소자는 기판, 상기 기판 상에 터널 절연막, 상기 터널 절연막 상에 란탄계 나노닷을 포함하는 전하저장층 및 상기 전하저장층 상에 컨트롤 게이트층을 포함한다.
일 실시예에 따르면, 상기 전하저장층은 란탄 알루미늄 산화막 또는 란탄 하 프늄 산화막을 포함할 수 있다. 다른 실시예에 따르면, 상기 란탄계 나노닷은 상기 산화막 내에 부분적으로 산소가 결핍된 영역일 수 있다.
또 다른 실시예에 따르면, 상기 터널 절연막은 실리콘산화막 또는 실리콘 산화 질화막을 포함할 수 있다. 또 다른 실시예에 따르면, 상기 실리콘산화막은 내부에 실리콘질화막 또는 나노크리스탈을 포함하는 막이 삽입될 수 있다.
또 다른 실시예에 따르면, 상기 전하저장층 및 상기 컨트롤 게이트층 사이에 게이트 층간 유전막이 개재될 수 있다. 또 다른 실시예에 따르면, 상기 게이트 층간 유전막은 실리콘 산화막 또는 실리콘 산화 질화막일 수 있다. 또 다른 실시예에 따르면, 상기 게이트 층간 유전막은 알루미늄 산화막, 하프늄 알루미늄 산화막, 란탄 산화막, 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다.
또 다른 실시예에 따르면, 상기 란탄계 나노닷은 10 내지 50Å의 지름을 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록, 그리고, 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확하게 하기 위해 과장된 것이다. 명세서 전반적으로 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1을 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판으로써, 실리콘 웨이퍼일 수 있다. 상기 기판(100)에 란탄계 산화막(120)이 제공된다. 예컨대, 상기 란탄계 산화막(120)은 란탄 하프늄 산화막(LaHfO3) 또는 란탄 알루미늄 산화막(LaAlO3)을 포함할 수 있다. 상기 란탄계 산화막(120) 내에 란탄계 나노닷(nano dot)(125)이 존재할 수 있다. 상기 나노닷(125)은 상기 란탄계 산화막(120) 보다 산소가 결필된 영역을 의미한다. 예컨대, 상기 란탄계 산화막(120)이 LaAlO3로 표시되는 경우, 상기 란탄계 나노닷(125)은 LaAlO3-X로 표시될 수 있다. 상기 나노닷(125)의 지름은 약 10 내지 50Å일 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자가 설명된다.
도 2a를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판으로써, 실리콘 웨이퍼일 수 있다. 상기 기판(100)에 터널 절연막(110), 상기 터널 절연막(110) 상의 전하저장층(127) 및 상기 전하저장층(127) 상의 컨트롤 게이트층(140)을 포함하는 게이트 스택이 제공된다. 상기 게이트 스택 양쪽 기판(100)에 불순물 영역(150)이 있다. 상기 불순물 영역(150)은 소오스 또는 드레인 영역일 수 있다.
상기 터널 절연막(110)은 단층 구조를 가질 수 있다. 예컨대, 상기 터널 절연막(110)은 실리콘산화막(SiO2) 또는 실리콘 산화 질화막(SiON)일 수 있다. 상기 터널 절연막(110)은 복층구조를 가질 수 있다. 예컨대, 상기 터널 절연막(110)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 복층 구조(SiO2/SiON/SiO2)일 수 있다. 또는, 상기 터널 절연막(110)은 실리콘 산화막, 나노크리스탈을 포함하는 막 및 실리콘 산화막의 복층 구조(SiO2/nanocrystal/SiO2)일 수 있다. 상기 터널 절연막(110)의 구조는 전자 이동도를 고려하여 정보 유지성(retension)을 저하시키지 않으면서도 소거(erase) 속도를 향상시킬 수 있도록 선택될 수 있다.
상기 전하저장층(127)은 란탄계 산화막(120)을 포함할 수 있다. 예컨대, 상기 전하저장층(127)은 란탄 하프늄 산화막(LaHfO3) 또는 란탄 알루미늄 산화막(LaAlO3)을 포함할 수 있다. 상기 전하저장층(127)은 란탄계 나노닷(nano dot)(125)을 포함할 수 있다. 상기 나노닷(125)은 상기 전하저장층(127) 내에 부분 적으로 산소가 결핍된 영역을 의미한다. 예컨대, 상기 전하저장층(127)이 LaAlO3를 기반으로 하는 경우, 상기 란탄계 나노닷(125)은 LaAlO3 -X로 표시될 수 있다. 상기 나노닷(125)의 지름은 약 10 내지 50Å일 수 있다.
상기 컨트롤 게이트층(140)은 도전물질을 포함한다. 예컨대, 상기 도전물질은 금속물질 또는 도핑된 폴리실리콘일 수 있다.
도 2b를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자가 설명된다. 이하, 앞서 설명한 바와 동일한 내용은 간략하게 설명된다.
도 2b를 참조하면, 기판(100)이 제공된다. 상기 기판(100)에 터널 절연막(110), 상기 터널 절연막(110) 상의 전하저장층(127), 상기 전하저장층(127) 상의 게이트 층간 유전막(130) 및 상기 게이트 층간 유전막(130) 상의 컨트롤 게이트층(140)을 포함하는 게이트 스택이 제공된다. 상기 게이트 스택 양쪽 기판(100)에 불순물 영역(150)이 있다.
상기 터널 절연막(110)은 단층 또는 복층 구조일 수 있다. 예컨대, 상기 터널 절연막(110)은 실리콘산화막(SiO2), 실리콘 산화 질화막(SiON) 및/또는 나노크리스탈을 포함하는 막을 포함할 수 있다.
상기 전하저장층(127)은 란탄계 산화막(120)을 기반으로하여 부분적으로 산소가 결핍된 나노닷(125)을 포함할 수 있다. 예컨대, 상기 전하저장층(127)은 란탄 하프늄 산화막(LaHfO3) 또는 란탄 알루미늄 산화막(LaAlO3)을 포함할 수 있으며, 상기 나노닷(125)은 상기 전하저장층(127)의 일부 영역으로써, 산소를 적게 함유하 며, 10 내지 50Å의 지름을 가질 수 있다.
상기 게이트 층간 유전막(130)은 실리콘 산화막 또는 실리콘 산화 질화막일 수 있다. 예컨대, 상기 게이트 층간 유전막(130)은 알루미늄 산화막, 하프늄 알루미늄 산화막, 란탄 산화막, 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다.
상기 컨트롤 게이트층(140)은 도전물질을 포함할 수 있다.
도 3 내지 6을 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법이 설명된다.
도 3을 참조하면, 기판(200)이 제공된다. 상기 기판(200) 상에 터널 절연막(210)이 형성된다. 상기 터널 절연막(210)은 실리콘산화막(SiO2) 또는 실리콘 산화 질화막(SiON)을 포함하는 단층구조일 수 있다. 또는, 상기 터널 절연막(210)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막(SiO2/SiON/SiO2)을 포함하는 복층 구조일 수 있다. 또는, 상기 터널 절연막(210)은 실리콘 산화막, 나노크리스탈을 포함하는 막 및 실리콘 산화막(SiO2/nanocrystal/SiO2)을 포함하는 복층구조일 수 있다. 상기 터널 절연막의 구조는 전자 이동도를 고려하여 선택될 수 있다.
상기 터널 절연막(210) 상에 란탄계 산화막(220)이 형성될 수 있다. 예컨대, 상기 란탄계 산화막(220)은 스퍼터링 방식(sputtering)으로 형성될 수 있다. 상기 란탄계 산화막(220)은 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다.
도 4a, 4b, 7, 8a 및 8b를 참조하면, 상기 란탄계 산화막(220)에 대해 고온 열처리가 수행된다. 상기 열처리에 의해 나노닷(225)을 포함하는 전하저장층(227)이 형성된다. 상기 나노닷(225)은 상기 전하저장층(227)이 기반으로 하는 상기 란탄계 산화막(220)보다 산소를 작은 비율로 포함하는 영역이다. 상기 열처리 온도가 약 800℃ 이하이면, 나노닷이 충분히 형성되기 어렵고, 약 1100℃이상이면 온도증가가 나노닷 형성에 영향을 주기 어려우므로 상기 열처리는 800 내지 1100℃에서 수행될 수 있다. 상기 열처리는 온도에 따라 수초 내지 1시간 동안 수행될 수 있다. 예컨대, 상기 열처리는 질소 분위기에서 수행될 수 있다. 또는 상기 열처리는 비활성 기체 분위기에서 수행될 수 있다. 상기 나노닷(225)은 약 10 내지 50Å의 직경을 가질 수 있다. 도 7을 참조하면, 예컨대, 란탄 알루미늄 산화막(LaAlO3)(A)에 대해 수소 분위기에서 약 950℃로 2분 동안 열처리 공정이 수행되면, 전하저장층(C) 내에 주위보다 산소함유량이 적은 나노닷(LaAlO3-x)(B)이 형성될 수 있다. 도 8a 및 8b를 참조하면, EDS 그래프는 X-선(ray) 에너지값을 X축으로 하고, 특정 X-선 에너지값에 대해 검출되는 원소의 세기(intensity)(a. u)를 Y축으로 한다. 그래프의 각 피크(peak) 면적을 이용하여 검출된 원소들간의 상대적인 정량 비교가 가능하다. 상기 나노닷(B)의 산소 피크 면적의 상대적인 비율(도 8a)이 상기 전하저장층(C)의 산소 피크 면적의 상대적인 비율(도 8b)보다 작다. 따라서, 나노닷(B)의 산소함유비율(도 8a)이 전하저장층(C)의 산소함유비율(도 8b)보다 작은 것으로 보여진다.
상기 전하저장층(227) 상에 게이트 층간 유전막(230)이 더 형성될 수 있다(도 4b). 상기 게이트 층간 유전막은 실리콘 산화막 또는 실리콘 산화 질화막일 수 있다. 예컨대, 상기 게이트 층간 유전막은 알루미늄 산화막, 하프늄 알루미늄 산화막, 란탄 산화막, 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막일 수 있다.
도 5를 참조하면, 도 4a의 결과물 상에 컨트롤 게이트층(240)이 형성된다. 상기 컨트롤 게이트층(240)은 도전물질을 포함할 수 있다.
도 6을 참조하면, 상기 컨트롤 게이트층(240), 상기 전하저장층(227) 및 상기 터널 절연막(210)을 순차적으로 패터닝함으로써, 터널 절연패턴(210a), 란탄계 산화막 패턴(220a)을 포함하는 전하저장패턴(227a) 및 컨트롤 게이트 패턴(240a)을 포함하는 게이트 스택이 형성된다. 상기 게이트 스택을 마스크로 이용하여 상기 기판(200)에 불순물을 주입함으로써 불순물 영역(250)이 형성된다. 상기 불순물 영역(250)은 소오스 또는 드레인 영역일 수 있다.
개시된 비휘발성 메모리 소자는 금속 나노닷을 포함함으로써 우수한 전자저장능력을 가질 수 있다. 또한, 개시된 비휘발성 메모리 소자의 제조방법은 질소 분위기의 열처리 공정을 포함함으로써 용이한 방법으로 금속 나노닷을 충분히 형성할 수 있다. 금속 나노닷을 포함하는 전하저장층은 실리콘을 포함하는 전하저장층에 비해 높은 유전율을 가지므로 동작 속도를 향상시킬 수 있다. 따라서, 우수한 특성을 갖는 소자가 제공될 수 있다.

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  12. 기판;
    상기 기판 상의 터널 절연막;
    상기 터널 절연막 상의 란탄계 나노닷을 포함하는 전하저장층; 및
    상기 전하저장층 상의 컨트롤 게이트층을 포함하되,
    상기 란탄계 나노닷 및 상기 전하저장층은 동일한 원자 구성을 갖고, 그리고
    상기 란탄계 나노닷의 산소 함유비율은 상기 전하저장층보다 적은 비휘발성 메모리 소자.
  13. 제 12 항에 있어서,
    상기 전하저장층은 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막을 포함하 는 것을 특징으로 하는 비휘발성 메모리 소자.
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  15. 제 12 항에 있어서,
    상기 터널 절연막은 실리콘 산화막 또는 실리콘 산화 질화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 15 항에 있어서,
    상기 실리콘 산화막은 내부에 실리콘 질화막 또는 나노크리스탈을 포함하는 막이 삽입된 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 12 항에 있어서,
    상기 전하저장층 및 상기 컨트롤 게이트층 사이에 게이트 층간 유전막이 개재되고,
    상기 게이트 층간 유전막은 알루미늄 산화막, 하프늄 알루미늄 산화막, 란탄 산화막, 란탄 알루미늄 산화막 또는 란탄 하프늄 산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
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  20. 제 12 항에 있어서,
    상기 란탄계 나노닷은 10 내지 50Å의 지름을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
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  26. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 란탄계 산화막을 형성하는 단계;
    상기 란탄계 산화막을 열처리하여 란탄계 나노닷을 포함하는 전하저장층을 형성하는 단계;
    상기 전하저장층 상에 컨트롤 게이트층을 형성하는 단계; 및
    상기 컨트롤 게이트층 및 상기 전하저장층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하고,
    상기 란탄계 나노닷의 산소 함유비율은 상기 전하저장층보다 적은 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 란탄계 산화막을 열처리하는 단계는 질소 또는 불활성 기체 분위기 하에서 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 란탄계 산화막을 열처리하는 단계는 800 내지 1100℃의 온도 범위에서 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 란탄계 산화막을 열처리하는 단계는 수 초 내지 1시간 동안 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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