JP2006228844A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】
ナノドットを均一に形成することで，高信頼のナノドットメモリを提供する。また，トンネル絶縁膜にシリコン酸化膜代替材料を採用することにより，高速，高信頼のナノドットメモリを提供する。
【解決手段】
シリコンあるいはゲルマニウム基板，好ましくはシリコンあるいはゲルマニウムの(111)基板上にHfO2，ZrO2あるいはCeO2の高誘電率絶縁膜をエピタキシャル成長させたトンネル絶縁膜と，前記トンネル絶縁膜上に形成されたCoSi2あるいはNiSi2のシリサイドナノドットを有することを特徴とする。
【選択図】図3

Description

本発明は，不揮発性半導体メモリに関する。
フラッシュメモリ，EEPROM等の半導体メモリは不揮発，電気的書換え可能であることから，プログラム用，データ用メモリとして，デジタル家電，車載コントローラ等に広く用いられている。これら半導体不揮発性メモリの従来品では高速化，大容量化には素子の微細化が必要であるが，データ保持特性を保つためには特にトンネル絶縁膜に用いられるシリコン酸化膜の微細化に限界があることが知られている。また，書換えの際にホットキャリアをトンネル絶縁膜を介してフローティングゲートに注入するためトンネル絶縁膜の劣化が起こり，現状ではトンネル絶縁膜の微細化は限界に達しつつある。
上記問題を解決するため各種新方式の不揮発性メモリの研究開発が行われており，そのうちのひとつに，フローティングゲートの多結晶シリコン膜の代わりに多結晶シリコンをドット状に形成するシリコンナノドットメモリがある。このシリコンナノドットメモリは離散的なドットに電子を蓄えるため，書換えによりトンネル酸化膜中にリークパスができても一部のドットに蓄えられた電子が抜けるのみであるため高信頼であることが期待される。また，一部のドットに選択的に電子を書き込むことにより，書き込み領域の違いによる閾値電圧の違いを利用して，ひとつのメモリセルに複数のビット情報を記憶させることも期待されている(S. Tiwari et al.: IEEE International Electron Devices Meeting pp 521-524 (1995))。
しかし，シリコンナノドットメモリはドットの不均一性に伴う素子特性ばらつきの問題が生じるため，均一なドット形成が要求される。また，書換耐性が向上しても，シリコン酸化膜をトンネル絶縁膜に用いる以上は，データ保持特性を保つためのトンネル絶縁膜厚の微細化限界克服の本質的な解決にはなっていない。
S. Tiwari et al.: IEEE International Electron Devices Meeting pp 521-524 (1995))
本発明の目的は，ナノドットメモリにおいてナノドットを均一に形成し，高信頼化を図ることである。また，トンネル絶縁膜にシリコン酸化膜代替材料を採用することにより，デバイスの高速，高信頼化を図ることである。
発明者はナノドットメモリにおける材料構成を再検討し，HfO2，ZrO2あるいはCeO2の高誘電率絶縁材料とCoSi2あるいはNiSi2のシリサイドは結晶構造が同じ(CaF2構造)であり，格子定数が数%異なるのみであることに注目(格子定数:a=0.512nm (HfO2), 0.507nm (XrO2), 0.541nm (CeO2), 0.536nm (CoSi2), 0.540nm (NiSi2), (R. W. G. Wyckoff: CRYSTAL STRUCTURES Second Edition, Vol. 1, John Wiley & Sons, Inc.) )，前記高誘電率材料をトンネル絶縁膜に，前記シリサイドをメモリ用ナノドットに採用することでナノドットの均一化，デバイスの高速化が図れることを発見した。より具体的にはまず，シリコンあるいはゲルマニウム基板上に前記高誘電率絶縁膜をエピタキシャル成長させ，トンネル絶縁膜を形成する。この際，基板は(111)基板であることが好ましい。これにより，結晶性のよい高誘電率絶縁膜が形成され，さらに前記高誘電率絶縁膜の最密面が表面にあらわれ，その上に同じ結晶構造で格子定数が数%異なる前記シリサイドをCVD(Chemical Vapor Deposition)により形成することにより，均一なシリサイドがアイランド状に形成されることが可能となる。また，高誘電率トンネル絶縁膜の採用により，酸化シリコンをトンネル絶縁膜に用いたときに比べてデバイスの高速化，トンネル絶縁膜の厚膜化が図れることになる。
R. W. G. Wyckoff: CRYSTAL STRUCTURES, Second Edition, Vol. 1, John Wiley & Sons, Inc.
本発明によれば，ナノドットメモリにおいて，シリコンあるいはゲルマニウム基板，好ましくはシリコンあるいはゲルマニウムの(111)基板上にHfO2，ZrO2あるいはCeO2の高誘電率絶縁膜を用い，前記高誘電率絶縁膜上にCoSi2あるいはNiSi2のシリサイドドットを形成することで，均一なシリサイドドットが形成され，素子特性ばらつきの少ない高信頼のデバイスが作製される。また，結晶性のよい高誘電率絶縁膜の採用により，デバイスの高速化が可能となる。
以下，本発明の実施の形態を図1から図23を用いて詳細に説明する。
図1は本実施例におけるナノドットメモリのメモリセルの断面図である。P型シリコン基板1に，ソース・ドレイン拡散層2，3が形成され，前記シリコン基板上にはHfO2，ZrO2あるいはCeO2からなる高誘電率絶縁膜4がエピタキシャル成長により製膜されている。前記シリコン基板はゲルマニウム基板でもよい。この場合，ゲルマニウムはシリコンよりもモビリティーが大きいため，デバイスの高速性に優れる。また，前記シリコン，あるいはゲルマニウム基板は，(111)基板であることが好ましい。これにより，結晶性のよい高誘電率絶縁膜が形成される。前記高誘電率絶縁膜上にはCoSi2あるいはNiSi2のシリサイド5がドット上に形成されており，前記のシリサイドドット上にはSiO2等からなる層間絶縁膜6，前記層間絶縁膜上にはコントロールゲート7が製膜されている。前記コントロールゲート7は，例えば多結晶シリコン膜，金属薄膜，金属シリサイド膜あるいはこれらの積層構造である。特に，前記ゲート絶縁膜との界面での相互拡散を抑制し，かつ高速化のためにゲート電極の低抵抗化を考えると，前記ゲート絶縁膜上に密着性の良いTiN，TaN等の薄いバリアメタルを用い，その上にW，Mo，Ta，Ti等の金属薄膜を用いる構造が望ましい。この場合，低抵抗性を重視する場合はW，Moを用いる。この両者の場合さらに，Wは高融点で熱的安定性に優れ，Moは膜の平坦性に優れている。また，バリアメタルとの密着性を重視する場合にはTiN上にTiを用いた構造，あるいはTaN上にTaを用いた構造を用いる。
また，前記ソース・ドレイン拡散層2，3にはW，Al，poly-Si (多結晶シリコン) 等からなるコンタクトプラグ8，9が接続されている。ただし，前記コンタクトプラグはシリコン基板界面との密着性，界面での相互拡散，剥離防止のため，コンタクト領域界面にコンタクト層10，11および，前記コンタクト層上部および層間絶縁層12との界面にバリアメタル13，14を形成した後，前記コンタクトプラグが形成されることが好ましい。前記コンタクト層10，11の構成材料はコバルトシリサイド(CoSi2)，チタンシリサイド(TiSi2)等であり，前記バリアメタル13，14の構成材料はTiN，TaN等である。前記コンタクトプラグ8，9はAl, Cu等を構成材料とする配線層15，16に接続されているが，前記配線層15，16は界面での相互拡散，剥離防止のため，上下にTiN，TaN等からなるバリアメタル17，18を有することが好ましい。
また，本実施例におけるナノドットメモリのメモリセルは，図2に示すようにSTI(Shallow Trench Isolation)，LOCOS(Local Oxidation of Silicon)等で形成したSiO2等からなる素子分離層19，20を有していても良い。この場合，セル間の絶縁分離が行われているため，高集積化が可能となる。あるいは，図3に示すようにSiN，SiO2等からなるサイドウォール21，22を有しても良い。この場合，ソース・ドレイン拡散層2，3形成時の絶縁膜のインプラダメージを低減し，インプラの不純物がチャネル方向に拡散し，短チャネル効果が起こることを抑制できる。あるいは，図4に示すようにトランジスタ上のSiNからなる層間絶縁膜23と素子分離層19，20上のSiNからなる層間絶縁膜24，25のパターンを利用して自己整合的にコンタクトプラグ8，9を形成しても良い。この場合，リソグラフィのためのマスク合わせが多少ずれても，コンタクトホールの位置が正確に保たれる利点がある。あるいは図5に示すように隣接するメモリセルでソース・ドレイン拡散層2，3を共通化させてもよい。この場合，単位面積あたりのセル数が増加するので，高集積化が可能となる。また，ソース・ドレイン拡散層の共通化により構造が簡単になり，製造コストが低減できる。
本実施例のシリサイドドットメモリは，シリコンあるいはゲルマニウム基板，好ましくはシリコンあるいはゲルマニウムの(111)基板上にHfO2，ZrO2あるいはCeO2からなる高誘電率絶縁膜をエピタキシャル成長により製膜することで，結晶性のよい高誘電率トンネル絶縁膜が形成され，さらに前記高誘電率トンネル絶縁膜の最密面が表面にあらわれることが可能になる。さらに，最密面が表面にあらわれた前記高誘電率トンネル絶縁膜上に，結晶構造が同じで格子定数が数%異なるCoSi2あるいはNiSi2のシリサイドをCVDにより形成することで，均一なシリサイドがアイランド状に形成されることが可能となる。均一なナノドットが形成されることで，素子特性ばらつきの少ない高信頼，高歩留りのナノドットメモリが製造される。また，結晶性のよい高誘電率トンネル絶縁膜を採用することで，従来のシリコン酸化膜よりも膜厚を厚くしても，シリコン酸化膜換算膜厚(EOT)を減少させ，良好なデータ保持特性を保ちながら，トランジスタの動作速度を向上させることが可能となる。
次に，本実施例のシリサイドドットのメモリセルの製造方法について説明する。ここでは，図3の構造のシリサイドドットの製造方法を述べる。まず，P型シリコン，あるいはゲルマニウム基板1上にSTIあるいはLOCOSにより素子分離領層19，20を形成する(図6)。次に，CVDあるいはALD(Atomic Layer Deposition)によりHfO2，ZrO2あるいはCeO2からなる高誘電率絶縁膜をエピタキシャル成長させて製膜する(図7)。この際，前記シリコン，あるいはゲルマニウム基板は，(111)基板であることが好ましい。これにより，結晶性のよい高誘電率絶縁膜が形成される。次に，CVDあるいはALDにより， CoSi2あるいはNiSi2のシリサイドナノドット5を形成する(図8)。この際，シリサイドナノドット同士がつながらないように，ドットの直径は20nm以下とすることが好ましい。その後，シリサイドナノドット同士，およびシリサイドナノドットと前記シリサイドナノドット上部の電極を電気的に絶縁するため，CVDあるいはALDにより，SiO2からなる層間絶縁膜27を堆積する(図9)。これにより，ドット内部に蓄えられた電荷のドット間，ゲート方向あるいは基板方向への移動は著しく抑制される。その後，コントロールゲートとして用いるPあるいはBの不純物を含んだ多結晶シリコン膜，金属薄膜，金属シリサイド膜あるいはこれらの積層膜28をCVD法等により形成する(図10)。
次に，フォトレジスト膜をマスクに用い，エッチングにより積層膜をメモリセル構造に加工する(図11)。その後，CVDあるいは熱酸化により膜厚2 nm程度のSiO2あるいはSiN膜29，30を形成し，その後，AsまたはPのイオン注入により，浅いソース・ドレイン領域31，32を形成する。この工程は、ソース・ドレイン拡散層とチャネル部分をつなぐエクステンション領域を形成するためのものである。上記SiO2あるいはSiN膜の形成の目的は，イオン注入による基板へのダメージの緩和である(図12)。次に，膜厚200 nm程度のSiO2，あるいはSiN膜をスパッタあるいはCVDにより堆積後，エッチングを行い，サイドウォール21，22を形成する(図13)。その後，AsまたはPのイオン注入により，ソース・ドレイン拡散層2，3を形成する(図14)。
次に，層間絶縁層12をCVD，あるいはスパッタにより堆積した後，エッチングによりソース・ドレイン拡散層2，3に達するようにコンタクトホール33，34を形成する(図15)。その後，コンタクトホール開口部に，Co，Ti等をスパッタ等で堆積させ，熱処理を行うことでSiと接している部分にCoSi2，TiSi2等からなるコンタクト層10，11を形成する。その後，層間絶縁層と接している部分のCo，Ti等を除去し，TiN，TaN等からなるバリアメタル13，14をスパッタにより形成した後，コンタクトプラグ8，9をスパッタにより形成，CMPにより平坦化を行うと，図16のようになる。次に，TiN，TaN等からなるバリアメタル35，Al, Cu等からなる配線層36，TiN，TaN等からなるバリアメタル37をスパッタにより堆積し(図17)，CMPによる平坦化の後，エッチングにより図18のように加工することで，配線層15，16が形成される。その後，層間絶縁層をさらに堆積することで，図3に示すシリサイドドットメモリのメモリセルが形成される。なお，図3には配線層を1層のみ明記しているが，配線層がさらに上部に1層あるいは複数層あり，配線層間がW，Cu，Al等からなるビアプラグで接続されていても良い。また，前記製造方法はP型基板を用いたが，N型基板を用いた場合にも応用できる。
以上により，結晶性のよい高誘電率トンネル絶縁膜と均一なシリサイドナノドットを有する，高信頼，高歩留りのナノドットメモリが製造される。
図19は本実施例におけるナノドットメモリのメモリセルの断面図である。本実施例においては，P型シリコンあるいはゲルマニウム基板1に，ソース・ドレイン拡散層2，3が形成され，前記シリコンあるいはゲルマニウム基板上にはHfO2，ZrO2あるいはCeO2からなる高誘電率絶縁膜4がエピタキシャル成長により製膜されている。なお，前記シリコン，あるいはゲルマニウム基板は，(111)基板であることが好ましい。これにより，結晶性のよい高誘電率絶縁膜が形成される。前記高誘電率絶縁膜上にはCoSi2あるいはNiSi2のシリサイド5がドット上に形成されており，前記のシリサイドドット上にはHfO2，ZrO2あるいはCeO2からなる高誘電率層間絶縁膜50，前記高誘電率層間絶縁膜上にはコントロールゲート7が製膜されている。(実施例１)のメモリセル(図1)の層間絶縁膜6が高誘電率層間絶縁膜50に置き換わった構造であり，前記高誘電率層間絶縁膜はエピタキシャル成長により製膜される。これにより，前記シリサイドドット上にも結晶性のよい高誘電率層間縁膜を採用することで，従来のシリコン酸化膜よりも膜厚を厚くしても，シリコン酸化膜換算膜厚(EOT)を減少させ，良好なデータ保持特性を保ちながら，トランジスタの動作速度をさらに向上させることが可能となる。また，本実施例におけるナノドットメモリのメモリセルは，図20に示すようにSTI，LOCOS等で形成したSiO2等からなる素子分離層19，20を有していても良い。この場合，セル間の絶縁分離が行われているため，高集積化が可能となる。あるいは，図21に示すようにSiN，SiO2等からなるサイドウォール21，22を有しても良い。この場合，ソース・ドレイン拡散層2，3形成時の絶縁膜のインプラダメージを低減し，インプラの不純物がチャネル方向に拡散し，短チャネル効果が起こることを抑制できる。あるいは，図22に示すようにトランジスタ上のSiNからなる層間絶縁膜23と素子分離層19，20上のSiNからなる層間絶縁膜24，25のパターンを利用して自己整合的にコンタクトプラグ8，9を形成しても良い。この場合，リソグラフィのためのマスク合わせが多少ずれても，コンタクトホールの位置が正確に保たれる利点がある。あるいは図23に示すように隣接するメモリセルでソース・ドレイン拡散層2，3を共通化させてもよい。この場合，単位面積あたりのセル数が増加するので，高集積化が可能となる。また，ソース・ドレイン拡散層の共通化により構造が簡単になり，製造コストが低減できる。
本発明は，不揮発性メモリに適用できる。
第1の実施例でのシリサイドドットメモリのメモリセルの断面図。 第1の実施例でのシリサイドドットメモリのメモリセルの断面図。 第1の実施例でのシリサイドドットメモリのメモリセルの断面図。 第1の実施例でのシリサイドドットメモリのメモリセルの断面図。 第1の実施例でのシリサイドドットメモリのメモリセルの断面図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第1の実施例でのシリサイドドットメモリのメモリセルの製造方法の説明図。 第2の実施例でのシリサイドドットメモリのメモリセルの断面図。 第2の実施例でのシリサイドドットメモリのメモリセルの断面図。 第2の実施例でのシリサイドドットメモリのメモリセルの断面図。 第2の実施例でのシリサイドドットメモリのメモリセルの断面図。 第2の実施例でのシリサイドドットメモリのメモリセルの断面図。
符号の説明
1…P型Si基板
2, 3…ソース・ドレイン拡散層
4…高誘電率トンネル絶縁膜
5…シリサイドナノドット
6, 12, 23, 24, 25, 27…層間絶縁膜
7…コントロールゲート
8, 9…コンタクトプラグ
10, 11…コンタクト層
13, 14, 17, 18, 35, 37…バリアメタル
15, 16, 36…配線層
19, 20…素子分離層
21, 22…サイドウォール
26…高誘電率絶縁膜
28…コントロールゲート用電極膜
29, 30…インプラダメージ低減のための絶縁膜
31, 32…浅いソース・ドレイン領域
33, 34…コンタクトホール
50…高誘電率層間絶縁膜

Claims (12)

  1. 基板がシリコンあるいはゲルマニウム基板であり，前記基板上のトンネル絶縁膜がHfO2，ZrO2あるいはCeO2の高誘電率絶縁材料により構成され，前記トンネル絶縁膜上の電荷蓄積部がナノドット状になっており，前記ナノドットがCoSi2あるいはNiSi2のシリサイドにより構成されることを特徴とする不揮発性半導体メモリ。
  2. 請求項１において，前記基板がシリコンあるいはゲルマニウムの(111)基板であることを特徴とする不揮発性半導体メモリ。
  3. シリコンあるいはゲルマニウム基板を準備する工程と, 前記基板上にHfO2，ZrO2あるいはCeO2のエピタキシャル成長によりトンネル絶縁膜を形成する工程と, 前記トンネル絶縁膜上にCVDあるいはALDによりCoSi2あるいはNiSi2のシリサイドにより構成されるナノドットを形成する工程とを有することを特徴とする不揮発性半導体メモリの製造方法。
  4. 請求項３において，前記基板として，(111)基板を準備することを特徴とする不揮発性半導体メモリの製造方法。
  5. 請求項３において，前記ナノドットを直径約20nm程度以下に形成する工程とを有することを特徴とする不揮発性半導体メモリの製造方法。
  6. 請求項４において，前記ナノドットを直径約20nm程度以下に形成する工程とを有することを特徴とする不揮発性半導体メモリの製造方法。
  7. 基板がシリコンあるいはゲルマニウム基板であり，前記基板上のトンネル絶縁膜がHfO2，ZrO2あるいはCeO2の高誘電率絶縁材料により構成され，前記トンネル絶縁膜上の電荷蓄積部がナノドット状になっており，前記ナノドットがCoSi2あるいはNiSi2のシリサイドにより構成され，前記ナノドット上のコントロールゲートとの層間絶縁膜がHfO2，ZrO2あるいはCeO2の高誘電率絶縁材料により構成されることを特徴とする不揮発性半導体メモリ。
  8. 請求項７において，前記基板が(111)基板であることを特徴とする不揮発性半導体メモリ。
  9. シリコンあるいはゲルマニウム基板を準備する工程と，前記基板上にHfO2，ZrO2あるいはCeO2のエピタキシャル成長により製膜されるトンネル絶縁膜を形成する工程と，前記トンネル絶縁膜上にCVDあるいはALDによりCoSi2あるいはNiSi2のシリサイドにより構成されるナノドットを形成する工程と, 前記ナノドット上にHfO2，ZrO2あるいはCeO2をエピタキシャル成長させることにより層間絶縁膜を形成する工程と, 前記層間絶縁膜上にコントロールゲートを形成する工程とを有することを特徴とする不揮発性半導体メモリの製造方法。
  10. 請求項９において，前記基板として，(111)基板を準備することを特徴とする不揮発性半導体メモリの製造方法。
  11. 請求項９において，前記ナノドットを直径約20nm程度以下に形成することを特徴とする不揮発性半導体メモリの製造方法。
  12. 請求項１０において，前記ナノドットを直径約20nm程度以下に形成する工程とを有することを特徴とする不揮発性半導体メモリの製造方法。
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