TWI289913B - Non-volatile semiconductor memory device and its manufacturing - Google Patents

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TWI289913B
TWI289913B TW095100170A TW95100170A TWI289913B TW I289913 B TWI289913 B TW I289913B TW 095100170 A TW095100170 A TW 095100170A TW 95100170 A TW95100170 A TW 95100170A TW I289913 B TWI289913 B TW I289913B
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Yoshiharu Kanegae
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Description

1289913 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於非揮發性半導體記憶體。 , 【先前技術】 快閃記憶體、EEPROM等之半導體記憶體，由於係非 揮發、可電性改寫，所以作爲程式用、資料用記憶體’而 • 廣泛被使用於數位家電、車載控制器等。在這些半導體非 揮發性記憶體之以往產品中，於高速化、大容量化上，雖 然需要元件之微細化，但是，爲了保持資料保持特性，特 別是使用於通道絕緣膜之矽氧化膜的微細化上，知道有其 界限。另外，在改寫時，將熱載子介由通道絕緣膜而注入 浮置閘，所以，引起通道絕緣膜之劣化，在現況下，通道 絕緣膜之微細化，逐漸到達界限。 爲了解決前述問題，進行著各種新方式之非揮發性記 # 憶體之硏究開發，其中之一，則有代替浮置閘之多結晶矽 f 膜，而將多結晶矽形成爲點狀之矽奈米點記憶體。此矽奈 •米點記憶體是於離散性點蓄積電子，藉由改寫即使在通道 氧化膜中產生洩漏通道，只有蓄積於一部份之點的電子跑 掉的關係，可以期待高可靠性。另外，藉由選擇性地對一 部份的點寫入電子，利用寫入區域之不同所致之臨界値電 壓的不同，也可期待使一個記憶體單元記憶複數的位元資 訊（S. Tiwari et al· :IEEE International Electron Devices Meeting pp 521-524(1995)) 0 (2) 1289913 但是，矽奈米點記憶體伴隨點之不均勻性，會產生元 件特性有差異之問題，所以，被要求均勻之點形成。另外 ，即使改寫特性獲得提升，但是，要將矽氧化膜使用於通 道絕緣膜，並未根本上克服解決保持資料保持特性之通道 絕緣膜厚的微細化界限。 [非專利文獻]S. Tiwari et al· :IEEE International Electron Devices Meeting pp 521-524(1995) 【發明內容】 [發明所欲解決之課題] 本發明之目的在於：於奈米點記憶體中，使奈米點均 勻地形成，以能謀求高可靠化。另外，藉由於通道絕緣膜 採用矽氧化膜代替材料，來謀求裝置的高速、高可靠化。 [解決課題之手段] •發明人再檢討奈米點記憶體中之材料構造，矚目於 Hf02、Zr02或Ce02之高介電常數決原材料和CoSi2或 NiSi2之矽化合金，其結晶構造爲相同（CaF2構造），晶格常 數只有數％不同（晶格常數：a = 0.512nm(HfO2)、 0.507nm(Xr〇2)、〇.541nm(Ce〇2)、〇.536nm(CoSi2)、 0.540nm(NiSi2)，（R. W. G. Wyckoff : CRYSTAL STRUCTURES Second Edition, Vol. 1. John Wiley & Sons, Inc·))，將前述高介電常數材料使用於通道絕緣膜、將前 述矽化合金使用於記憶體用奈米點，發現到可謀求奈米點 (3) 1289913 之均勻化、裝置的高速化。更具體而言，首先，於矽或鍺 基板上，使前述高介電常數絕緣膜磊晶成長，來形成通道 絕緣膜。此時，基板以（111)基板爲佳。藉此，得以形成 結晶性佳之高介電常數絕緣膜，進而，前述高介電常數絕 緣膜之最密面出現於表面，以CVD(Chemical Vapor Deposition :化學氣相沈積法）而於其上形成相同結晶構造 、晶格常數爲數％不同之前述矽化合金，則均勻之矽化合 • 金可形成爲島狀。另外，藉由高介電常數通道絕緣膜之採 用，和將氧化矽使用於通道絕緣膜時相比，可謀求裝置的 高速化、通道絕緣膜之厚膜化。 [非專利文獻 2]R· W· G· Wyckoff : CRYSTAL STRUCTURES Second Edition, Vol. 1. John Wiley & Sons, Inc.
[發明效果] 如依據本發明，在奈米點記憶體中，以矽或鍺基板， 較好爲矽或鍺之（111)基板上使用Hf02、Zr02或Ce02之高 介電常數絕緣膜，於前述高介電常數絕緣膜上形成CoSi2 或NiSi2之矽化合金點，來形成均勻之矽化合金點，可製 作元件特性差異少之高可靠性的裝置。另外，藉由結晶性 佳之高介電常數絕緣膜之採用，可使裝置高速化。 【實施方式】 以下，使用第1圖至第23圖來詳細說明本發明之實施 -6 - 1289913 (4) 形態。 [實施例1] 第1圖係本實施例中之奈米點記億體的記憶體單元之 . 剖面圖。於P型矽基板1形成有源極、汲極擴散層2、3， 於前述矽基板上藉由磊晶成長而形成有由Zr02或Ce02所 形成之高介電常數絕緣膜4。前述矽基板也可以是鍺基板 # 。在此情形，鍺比矽之移動度爲大，所以，裝置的高速性 優異。另外，前述矽或鍺基板以（111)基板爲佳。藉此， 可以形成結晶性優異之高介電常數絕緣膜。於前述高介電 常數絕緣膜上，CoSi2或NiSi2之矽化合金5形成於點上， 於前述矽化合金點上形成有由Si02等所形成之層間絕緣 膜6、於前述層間絕緣膜上形成有控制閘7 ^前述控制閘7 例如矽多晶矽膜、金屬薄膜、金屬矽化合金膜或這些的層 積構造。特別是，爲了抑制在與前述閘絕緣膜的界面之相 • 互擴散，且高速化，如考慮閘電極之低阻抗化時，以於前 述閘絕緣膜上使用密接性良好之TiN、TaN等之薄的阻障 •金屬，於其上使用W、Mo、Ta、Ti等之金屬薄膜的構造 爲佳。在此情形，於重視低阻抗性時，則使用W、Mo。 於此兩者之情形，W爲高融點’熱穩定性優異’ Mo爲膜 的平坦性優異。另外，在重視與阻障金屬的密接性時，可 使用於TiN上利用Ti之構造，或於TaN上利用Ta之構 造。 另外，於前述源極、汲極擴散層2、3連接有由W、A1 -7- (5) 1289913 、poly-Si(多晶矽）等所形成之接觸插塞8、9。但是，爲了 與矽基板界面之密接性、在界面之相互擴散、剝離防止， 前述接觸插塞以在接觸區域界面形成接觸層10、η，及於 與前述接觸層上部以及層間絕緣膜12之界面形成阻障金屬 13、14後，才形成前述接觸插塞爲佳。前述接觸層1〇、u 的構成材料爲鈷砂化合金（CoSi2)、鈦砂化合金（TiSi2)等 ，前述阻抗金屬13、14之構成材料爲TiN、TaN等。前述 φ 接觸插塞8、9雖被連接於以Al、Cu等爲構成材料之配線 層15、16，但是，爲了在界面之相互擴散、剝離防止，前 述配線層15、16以在上下具有由TiN、TaN等所形成之阻 障金屬17、18爲佳。 另外，本實施例中之奈米點記億體之記憶體單元，爲 如第2圖所示般，也可以具有由以 STI(Shallow Trench isolation:淺溝渠分離）、LOCOS (Local Oxidation of Silicon :矽區域氧化）等所形成之Si02等所形成的元件分 • 離層19、20。在此情形，由於進行了單元間的絕緣分離， 所以，可以高集成化。或者，如第3圖所示般，也可以具 有由SiN、Si02等所形成之側壁21、22。在此情形，可降 低源極、汲極擴散層2、3形成時之絕緣膜的嵌入損傷，抑 制嵌入之不純物往通道方向擴散’而引起短通道效果。或 者，如第4圖所示般’利用由電晶體上之SiN所形成的層 間絕緣膜23與由元件分離層19、20上之SiN所形成之層間 絕緣膜24、25之圖案而自對準地形成接觸插塞8、9。在此 情形，具有微影法所需之遮罩對位即使稍有偏差，也可正 -8 - 1289913 ⑹ 確地保持接觸孔的位置之優點。或者，如第5圖所示般， 在鄰接之記憶體單元中，使源極、汲極擴散層2、3共通化 。在此情形，每單位面積之單元數增加，可以高集成化。 另外，藉由源極、汲極擴散層之共通化，構造變得簡單， ^ 製造成本可以降低。 本實施例之矽化合金點記憶體爲藉由磊晶成長，而在 矽或鍺基板，較好爲矽或鍺之（111)基板上形成由Hf02、 • Zr02或Ce02所形成之高介電常數絕緣膜，來形成結晶性 佳之高介電常數通道絕緣膜，進而，前述高介電常數通道 絕緣膜的最密面可顯現於表面。進而，於最密面顯現於表 面之前述高介電常數通道絕緣膜上，藉由CVD來形成結 晶構造相同，晶格常數爲數％不伺之CoSi2或NiSi2之矽化 合金，則可以島狀地形成均勻之矽化合金。藉由形成均勻 之奈米點，可製造元件特性差異少之高可靠性、高良品率 之奈米點記憶體。另外，藉由採用結晶性佳之高介電常數 # 通道絕緣膜，即使使膜厚比以往的矽氧化膜更厚，也可使 > 矽氧化膜換算膜厚（EOT)減少，能夠一面保持良好的資料 保持特性，一面使電晶體的動作速度提升。 接著，說明本實施例之矽化合金點之記憶體單元的製 造方法，此處，敘述第3圖之矽化合金點的製造方法。首 先，藉由STI或LOCOS而於P型矽或鍺基板1上形成元件 分離層19、20(第9圖）。接著，藉由CVD或ALD(Atomic Layer Deposition :原子層沈積）而使由 Hf02、2^02或 Ce02所形成之高介電常數絕緣膜磊晶成長而形成薄膜（第7 -9 - (7) 1289913 圖）。此時，前述矽或鍺基板以（111)基板爲佳。藉此，可 以形成結晶性佳之高介電常數絕緣膜。接著，藉由CVD 或ALD，形成<：〇5丨2或NiSi2之矽化合金奈米點5(第8圖P 此時，爲了不使矽化合金奈米點彼此相連，點的直徑以在 20nm以下爲佳。之後，爲了使矽化合金奈米點彼此、及 矽化合金奈米點與前述矽化合金奈米點上部的電極電性絕 緣，藉由CVD或ALD而堆積由Si02所形成之層間絕緣膜 • 27(第9圖）。藉此，蓄積於點內部之電荷對點間、閘方向 或基板方向之移動被顯著抑制。之後，藉由CVD法等來 形成包含作爲控制閘使用之P或B之不純物的多晶矽膜 、金屬薄膜、金屬矽化合金膜或這些之層積膜28(第10圖） 〇 接著，將光阻膜當成遮罩使用，藉由鈾刻而將層積膜 加工爲記憶體單元構造（第11圖）。之後，藉由CVD或熱 氧化，形成膜厚2nm程度之5丨02或SiN膜29、30，之後 # ，藉由As或P之離子植入，形成淺的源極、汲極區域31 、32。此工程爲用以形成連接源極、汲極擴散層與通道部 份之延伸區域。前述5丨02或SiN膜之形成目的，爲在緩 和由於離子植入所致之對基板的損傷（第12圖）。接著，藉 由濺鍍或CVD來堆積膜厚200nm程度之Si02或SiN膜後 ，進行蝕刻，形成側壁21、22(第13圖）。之後，藉由 As 或P之離子植入，形成源極、汲極擴散層2、3(第14圖）。 接著，藉由CVD或濺鍍來堆積層間絕緣層12後，藉 由蝕刻來形成接觸孔33、34而使到達源極、汲極擴散層2 -10· (8) 1289913 、3(第15圖）。之後，以濺鍍等使Co、Ti等堆積於接觸孔 開口部，藉由進行熱處理，於與Si連接之部份形成由 CoSi2、TiSi2等所形成之接觸層1〇、11。之後，去除與層 間絕緣層接觸之部份的Co、Ti等，藉由濺鍍形成由TiN _、TaN等所形成之阻障金屬13、14後，藉由濺鍍形成接觸 插塞8、9，藉由CMP來進行平坦化時，則成爲如第16圖 般。接著，藉由濺鍍來堆積由TiN、TaN等所形成之阻障 φ 金屬35、由Al、Cu等所形成之配線層36、由TiN、TaN 等所形成之阻障金屬37(第17圖），藉由CMP之平坦化後 ，藉由蝕刻而加工成爲如第18圖般，可以形成配線層15、 16。之後，藉由進而使堆積層間絕緣層，可形成第3圖所 示之矽化合金點記憶體的記億體單元。另外，於第3圖雖 只記載配線層爲1層，但是，配線層爲進而於上部有1層或 複數層，配線層間可以由 W、Cu、A1等所形成之引孔插 塞來連接。另外，前述製造方法雖使用P型基板，但是， # 在使用N型基板時，也可以加以應用。 藉由以上，可以製造具有結晶性佳之高介電常數通道 絕緣膜與均勻之矽化合金奈米點之高可靠性、高良品率之 奈米點記憶體。 [實施例2] 第19圖爲本實施例中之奈米點記憶體之記億體單元之 剖面圖。在本實施例中，爲於P型矽或鍺基板1上形成有 源極、汲極擴散層2、3，於前述矽或鍺基板上，藉由磊晶 -11 - 1289913 Ο) 成長而形成有由Hf02、Zr02或Ce02所形成之高介電常數 絕緣膜4。另外’前述矽或鍺基板以（111)基板爲佳。藉此 ’可以形成結晶性佳之高介電常數絕緣膜。於前述高介電 常數絕緣膜上，<：〇5丨2或NiSi2之矽化合金5形成於點上， • 於前述矽化合金點上形成有由Hf02、2^02或Ce02所形成 _ 之高介電常數層間絕緣膜50、於前述高介電常數層間絕緣 膜上形成有控制閘7。爲（實施例1)之記憶體單元（第1圖）之 • 層間絕緣膜6被置換爲高介電常數層間絕緣膜50之構造， 前述高介電常數層間絕緣膜矽藉由磊晶成長而被形成。藉 此，於前述矽化合金點上也採用結晶性佳之高介電常數層 間絕緣膜，即使膜厚做成比以往的矽氧化膜更厚，也可使 矽氧化膜換算膜厚（EOT)減少，能夠一面保持良好的資料 保持特性，一面使電晶體的動作速度提升。另外，本實施 例中之奈米點記憶體之記憶體單元係如第20圖所示般，也 可以具有由以STI、LOCOS等所形成之Si02等所形成的 Φ 元件分離層19、20。在此情形，由於進行單元間之絕緣分 離，可以高集成化。或如第21圖所示般，也可以具有由 • SiN、Si02等所形成之側壁21、22。在此情形，源極、汲 極擴散層2、3形成時之絕緣膜的嵌入損傷，抑制嵌入之不 純物往通道方向擴散，而引起短通道效果。或者’如第22 圖所示般，利用由電晶體上之SiN所形成的層間絕緣膜23 與由元件分離層19、20上之SiN所形成之層間絕緣膜24、 25之圖案，而自對準地形成接觸插塞8、9。在此情形’具 有微影法所需之遮罩對位即使稍有偏差，也可正確地保持 -12- (10) 1289913 接觸孔的位置之優點。或者，如第23圖所示般，在鄰接之 記憶體單元中，使源極、汲極擴散層2、3共通化。在此情 形，每單位面積之單元數增加，可以高集成化。另外’藉 由源極、汲極擴散層之共通化，構造變得簡單’製造成本 可以降低。 [產業上之利用可能性] φ 本發明可以適用於非揮發性記憶體。 【圖式簡單說明】 第1圖係第1實施例之矽化合金點記憶體之記億體單元 的剖面圖。 第2圖係第1實施例之矽化合金點記憶體之記憶體單元 的剖面圖。 第3圖係第1實施例之矽化合金點記憶體之記憶體單元 | 的剖面圖。 第4圖係第1實施例之矽化合金點記億體之記億體單元 的剖面圖。 第5圖係第1實施例之矽化合金點記憶體之記億體單元 的剖面圖。 第6圖係第1實施例之矽化合金點記億體之記億體單元 的剖面圖。 第7圖係第1實施例之矽化合金點記億體之記億體單元 的製造方法說明圖。 -13- (11) 1289913 第8圖係第1實施例之矽化合金點記億體之記憶體單元 的製造方法說明圖。 第9圖係第1實施例之矽化合金點記憶體之記憶體單元 的製造方法說明圖。 第10圖係第1實施例之矽化合金點記憶體之記憶體單 元的製造方法說明圖。 第11圖係第1實施例之矽化合金點記憶體之記憶體單 # 元的製造方法說明圖。 第12圖係第1實施例之矽化合金點記憶體之記億體單 元的製造方法說明圖。
第13圖係第1實施例之矽化合金點記憶體之記憶體單 元的製造方法說明圖。 V 第14圖係第1實施例之矽化合金點記億體之記億體單 元的製造方法說明圖。 第15圖係第1實施例之矽化合金點記憶體之記憶體單 # 元的製造方法說明圖。 第16圖係第1實施例之矽化合金點記憶體之記憶體單 •元的製造方法說明圖。 第17圖係第1實施例之矽化合金點記憶體之記憶體單 元的製造方法說明圖。 第18圖係第1實施例之矽化合金點記憶體之記憶體單 元的製造方法說明圖。 第19圖係第2實施例之矽化合金點記憶體之記億體單 元的剖面圖。 -14- (12) 1289913 第20圖係第2實施例之矽化合金點記憶體之記憶體單 元的剖面圖。 第21圖係第2實施例之矽化合金點記憶體之記憶體單 元的剖面圖。 第22圖係第2實施例之矽化合金點記憶體之記憶體單 元的剖面圖。 第23圖係第2實施例之矽化合金點記憶體之記憶體單 φ 元的剖面圖。 【主要元件符號說明】 1 : P型Si基板 2、3 :源極、汲極擴散層 4:高介電常數絕緣膜 5 :矽化合金奈米點 6、12、23、24、25、27:層間絕緣膜 • 7 :控制閘 8、9 :接觸插塞 ， 1 〇、11 :接觸層 13、 14、 17、 18、 35、 37:阻障金屬 15、 16、 36:配線層 19、20 :元件分離層 21、2 2 :側壁 26 :高介電常數絕緣膜 28 :控制閘用電極膜 -15- (13) 1289913 29、30 :嵌入損傷降低用之絕緣膜 3 1、3 2 :淺的源極、汲極區域 33、34 :接觸孔 50 :高介電常數層間絕緣膜

Claims (1)

  1. (1) 1289913 十、申請專利範圍 1.一種非揮發性半導體記憶體，其特徵爲： 基板爲矽或鍺基板；前述基板上之通道絕緣膜，係藉 由Hf02、Zr02或Ce02之高介電常數絕緣材料所構成；前 述通道絕緣膜上的電荷蓄積部，係成爲奈米點狀；前述奈 米點，係藉由 CoSi2或NiSi2之矽化合金（silicide)所構成 〇 • 2.如申請專利範圍第1項所記載之非揮發性半導體記 憶體，其中前述基板，係矽或鍺之（111)基板。 3·—種非揮發性半導體記憶體之製造方法，其特徵爲 具有： 準備矽或鍺基板之工程、及藉由Hf02、Zr02或Ce02 之磊晶成長，而於前述基板上形成通道絕緣膜之工程、及 藉由CVD或ALD，於前述通道絕緣膜上形成藉由C〇si2 或NiSi2之矽化合金所構成的奈米點之工程。 • 4 ·如申請專利範圍第3項所記載之非揮發性半導體記 憶體之製造方法，其中作爲前述基板，係準備（111)基板 〇 5 ·如申請專利範圍第3項所記載之非揮發性半導體記 憶體之製造方法，其中具有將前述奈米點形成爲直徑約 20nm程度以下之工程。 6 ·如·申請專利範圍第4項所記載之非揮發性半導體記 憶體之製造方法，其中具有將前述奈米點形成爲直徑約 20nm程度以下之工程。 -17- (2) 1289913 7 . —種非揮發性半導體記憶體，其特徵爲： 基板爲矽或鍺基板；前述基板上之通道絕緣膜，係藉 由Hf02、Zr02或Ce02之高介電常數絕緣材料所構成；前 述通道絕緣膜上的電荷蓄積部’係成爲奈米點狀；前述奈 米點，係藉由 C〇Si2或NiSi2之矽化合金（silicide)所構成 ;與前述奈米點上之控制閘的層間絕緣膜’係藉由Hf〇2 、Z r 0 2或C e 0 2之高介電常數絕緣材料所構成。 # 8 .如申請專利範圍第7項所記載之非揮發性半導體記 憶體，其中前述基板，係（111)基板。 9 . 一種非揮發性半導體記憶體之製造方法，其特徵爲 具有： 準備矽或鍺基板之工程、及藉由Hf〇2、Zr02或Ce〇2 之磊晶成長，而於前述基板上形成通道絕緣膜之工程、及 藉由CVD或ALD，於前述通道絕緣膜上形成藉由CoSi2 或NiSi2之矽化合金所構成的奈米點之工程、及藉由Hf02 ^ 、Zr02或Ce〇2之磊晶成長，而於前述奈米點上形成層間 絕緣膜之工程、及於前述層間絕緣膜上形成控制閘之工程 〇 1 〇 ·如申請專利範圍第9項所記載之非揮發性半導體記 憶體之製造方法，其中作爲前述基板，係準備（111)基板 〇 1 1 .如申請專利範圍第9項所記載之非揮發性半導體記 fe體之製造方法，其中具有將前述奈米點形成爲直徑約 20nm程度以下之工程。 18 - (3) 1289913 12.如申請專利範圍第10項所記載之非揮發性半導體 記憶體之製造方法，其中具有將前述奈米點形成爲直徑約 20nm程度以下之工程。
    -19-
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