KR101217574B1 - 나노선 메모리 - Google Patents

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Abstract

본 발명에 따른 나노선 메모리는 소스 및 상기 소스와 대응하는 드레인, 그리고 상기 소스와 상기 드레인 사이를 연결하며 형성되어 있는 나노 채널을 포함하며, 상기 나노 채널은 상기 소스 및 상기 드레인의 전압에 따라 상기 소스와 상기 드레인 사이를 전기적으로 연결하는 나노선, 그리고 상기 나노선 위에 흡착되어 형성되며, 전하를 포집하는 복수의 포텐셜을 가지는 나노점을 포함한다. 따라서, 단순한 형태의 구조를 가지므로 공정이 단순해지며, 게이트를 이용하여 여러 개의 에너지 상태를 조절함으로써 멀티 레벨의 전류 준위를 만들 수 있고, 게이트 및 에너지 준위를 조절함으로써 비휘발성 메모리 또는 휘발성 메모리로 동작이 가능하며, 에너지 준위를 조절하는 게이트를 더 둠으로써 휘발성 메모리와 비휘발성 메모리의 하이브리드 구조를 구성할 수 있다.
나노선 메모리, 결점 포텐셜(defect potential), 비휘발성, 휘발성

Description

나노선 메모리{Nanowire Memory}
본 발명은 나노선 메모리에 대한 것이다. 보다 상세하게는 나노선을 채널로가지며, 나노선에 흡착되어있는 나노점을 이용한 나노선 메모리에 관한 것이다.
나노점을 포함하는 비휘발성 메모리는 게이트 전극에 음 또는 양의 전압을 걸어주어 나노점에 전하를 주입 또는 배출하면서 소스과 드레인 상의 문턱 전압을 변동 시켜줌으로써 메모리로서 동작한다. 이러한 메모리는 그 공정이 일반적인 반도체 공정과 같이 많은 프로세서를 거치게 되고 이러한 복잡한 공정을 이용함으로써 공정 비용 또한 높게 책정되는 것이 문제로 대두되고 있다. 또한 기존 메모리는 그 상태가 두 가지, 즉, 1 또는 0의 형태를 가지게 되어, 멀티 레벨의 형태를 저장할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 단순한 구조의 나노점을 가지는 메모리를 통하여 멀티 레벨을 저장할 수 있는 메모리 소자를 제공하는 것이다.
본 발명에 따른 나노선 메모리는 소스 및 상기 소스와 대응하는 드레인, 그리고 상기 소스와 상기 드레인 사이를 연결하며 형성되어 있는 나노 채널을 포함하며, 상기 나노 채널은 상기 소스 및 상기 드레인의 전압에 따라 상기 소스와 상기 드레인 사이를 전기적으로 연결하는 나노선, 그리고 상기 나노선 위에 흡착되어 형성되며, 전하를 포집하는 복수의 포텐셜을 가지는 나노점을 포함한다.
상기 나노선은 도핑된 반도체로 형성될 수 있다.
상기 나노점은 도핑된 반도체 또는 반도체 물질과 금속의 합성인 실리사이드 물질로 형성될 수 있다.
상기 나노선 메모리는 상기 나노점을 한 개 이상 포함할 수 있다.
상기 소스 및 상기 드레인은 금속을 포함하는 실리사이드로 형성될 수 있다.
상기 나노선 메모리는 상기 나노점에 인접하여 상기 나노점의 포텐셜 에너지의 높이를 조절하는 게이트를 더 포함할 수 있다.
상기 나노선 메모리는 상기 나노점의 수효와 동일한 수효의 상기 게이트를 포함할 수 있다.
상기 나노선 메모리는 복수의 상기 게이트를 통하여 상기 나노점의 포텐셜 에너지를 순차적 또는 비순차적으로 조절할 수 있다.
복수의 상기 나노점의 전하 농도를 각각 조절하여 비휘발성과 휘발성의 하이브리드 형태를 가질 수 있다.
본 발명에 따른 나노선 비휘발성 메모리는 단순한 형태의 구조를 가지므로 공정이 단순해지며, 게이트를 이용하여 여러 개의 에너지 상태를 조절함으로써 멀티 레벨의 전류 준위를 만들 수 있고, 게이트 및 에너지 준위를 조절함으로써 비휘발성 메모리 또는 휘발성 메모리로 동작이 가능하며, 에너지 준위를 조절하는 게이트를 더 둠으로써 휘발성 메모리와 비휘발성 메모리의 하이브리드 구조를 구성할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 도 1 내지 도 5를 참고하여, 본 발명에 따른 나노선 메모리에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 나노선 메모리의 평면도이고, 도 2는 도 1의 나노선 채널을 확대한 단면도이다.
도 1을 참고하면, 본 발명의 제1 실시예에 따른 나노선 메모리는 기판(200) 상에 소스(210)와 드레인(220) 그리고 나노 채널(230)을 포함한다.
즉, 기판(200) 상에 소스(210)와 드레인(220)이 이격되어 형성되어 있으며, 소스(210)와 드레인(220) 사이를 연결하며 나노 채널(230)이 형성되어 있다.
도 2와 같이, 나노 채널(230)은 소스(210)와 드레인(220) 사이의 노출된 기판(200) 위에 나노선(233), 즉 나노와이어로 형성되어 있으며, 나노선(233)으로 형성된 나노 채널(230) 위에 복수의 나노점(235)이 흡착되어 형성되어 있다.
기판(200)은 실리콘, 유리, 기타 절연성을 가지는 물질로 형성되어 있으며, 소스(210)와 드레인(220)은 금속과의 실리사이드, 도핑된 실리콘 및 반도체와 도핑된 반도체로 형성될 수 있으며, 나노 채널(230)을 형성하는 나노선(233)은 도핑된 반도체로 형성되어 있고, 나노점(235)은 도핑된 반도체 또는 금속을 이용하여 나노선(233) 위에 직접 흡착시킴으로써 형성될 수 있다.
본 발명의 제1 실시예에 따른 나노선 메모리는 별도의 게이트 및 게이트 절연막을 포함하지 않으므로 제조 공정이 단순화된다.
이하에서는 도 1의 나노선 메모리의 동작 원리에 대하여 설명한다.
도 3은 전압에 따른 나노선 메모리의 상태를 도시한 구성도이고, 도 4는 도 1의 나노선 메모리의 동작 원리를 나타내는 구성도이며, 도 5는 본 발명의 실시예 1에 따른 전류-전압 곡선이다.
도 3은 본 발명의 제1 실시예의 일 예로서, Pd 나노점(235)이 V2O5 나노선(233), 즉 나노 채널 위에 흡착되어 형성된 나노선 메모리를 도시한 것이다.
Pd 나노점(235)이 V2O5 나노선(233)에 흡착된 초기의 상태는 A 상태와 같다.
즉, 나노점(235)이 나노선(233) 위에 흡착되어짐으로써 나노선(233)과 나노점(235) 사이에는 나노 소트키(Schottky) 장벽이 형성된다. 점선으로 표시된 부분은 나노선에 형성되는 디플리션 영역(depletion region, 510)이다.
나노점(235)에서는 도 3과 같이 전하가 둥글게 분포한다. 이러한 상태는 나노점(235)과 나노선(233) 위에 물(520)이 흡착되었을 때 B 상태와 같이 그 영역이 확대된다. 즉, 나노선(233)의 디플리션 영역(510)과 나노점(235)에서의 전자 분포 영역이 각각 확대된다.
이러한 디플리션 영역(510)의 증가와 디플리션 영역(510)에 양전하를 가지는 결점 포텐셜이 형성됨으로 인하여 흘러 가는 전류의 양이 전압의 크기에 따라 다르게 나타난다.
도 4 및 도 5를 참고하면, 먼저 디플리션 영역(510)으로 인하여 나노점(235) 주위에는 나노-쇼트키(nano-Schottky) 장벽이 만들어지고 이러한 장벽으로 인하여 낮은 소스 - 드레인 전압(V=V1)에서는 매우 작은 전자 흐름(530)이 발생하여 전류의 양이 I상태와 같이 낮은 값을 보인다.
그러나 전압의 크기가 점점 높아짐에 따라 전압으로 인하여 생기는 포텐셜은 공핍으로 인한 장벽보다 높아지고 이에 따라 전자 흐름(530)이 매우 커져 전류의 값은 II 상태와 같이 급격이 증가한다. 이러한 전압이 또한 점점 커지게 되면 III 상태로 발전하는데, 이 때 나노-쇼트키 장벽보다 높은 에너지를 가지게 되는 포텐 셜을 지니게 된다. 이로 인하여 소스-드레인 사이의 전자는 나노점(235)으로 흘러 들어 가게 되어 나노점(235)에 포집되는 상태가 된다.
III 상태에서 전압을 낮추면, 전자의 포집이 계속되며, 한편, 포집된 전자가 나노점(235)으로부터 이탈하여 전자 흐름(530)으로 빠져 나오게 된다.
그러나 Ⅳ 상태와 같이, 나노점(235)으로부터 이탈하여 나오는 전자는 디플리션 영역(510)에 존재하는 양전하와의 인력 때문에 포집되는 전자의 양에 비하여 적은 양으로 배출된다. 따라서 Ⅳ 상태의 전류의 값 역시 III 상태보다 낮은 값을 보인다.
그러나, 전압이 점차적으로 감소하면, 양전하와의 인력에 의하여 머물러 있던 나노점 내의 전자들의 이탈이 가속화되고 이로 인하여 V와 VI 상태가 된다. 이때, VI 상태에서는 동일한 전압에서인 I 상태보다 많은 전류를 흘린다.
즉, 디플리션 영역(510)에 양전하가 분포하면서 나노점(235) 내에 유입된 전자가 배출될 때, 디플리션 영역(510)의 양전하로 인하여 인력이 생겨 밖으로 빠져 나올 때의 전류가 유입될 때의 전류와 다른 값을 가지는 히스테리시스를 보이게 된다.
이와 같이, 본 발명의 제1 실시예에 따른 나노선 메모리 소자는 별도의 게이트 절연막 및 게이트 전극에 의한 전류의 흐름이 아닌, 드레인 전압을 조절하여 나노점에 전하를 속박함으로써 메모리 동작이 가능하다.
이하에서는 도 6 내지 도 9를 참고하여 본 발명의 제2 실시예에 대하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 나노선 메모리의 평면도이고, 도 7 내지 도 9는 도 6의 나노선 메모리의 동작 원리를 나타내는 그래프이다.
도 6을 참고하면, 나노선 메모리는 도 1과 유사한 구조를 가진다. 즉, 기판(610) 위에 대응하는 소스(630)와 드레인(620)이 형성되며, 소스(630)와 드레인(620) 사이에 나노 채널(690)이 형성되어 있다.
또한, 제2 실시예에 따른 나노선 메모리는 나노 채널(690)위의 나노점(670, 680)의 수효와 동일한 수효의 게이트(640, 650)를 더 포함한다.
즉, 도 6과 같이 나노점(670, 680)이 2개인 경우, 2개의 게이트(640, 650) 각각의 나노점(670, 680)에 대응하여 형성되어 있다.
이러한 게이트(640, 650)는 대응하는 나노점(670, 680)의 포텐셜 에너지를 각각 조절하며, 구체적인 동작은 도 7 내지 도 9와 같다.
도 7을 참고하면, 제1 실시예와 같이 드레인에 양의 전압이 가해졌을 때 각 결점 포텐셜은 소스의 페르미 레벨보다 낮아지게 되고, 각각의 결점 포텐셜은 전하로 채워지게 된다.
이렇게 채워진 전하는 게이트 전압이 걸려지지 않은 도 7의 상태에서는 드레인 쪽으로 흘러가게 된다.
이때, 도 8 및 도 9와 같이, 각각의 결점 포텐셜에 걸려있는 게이트 전압을 조절하여 도 8과 같이 게이트 전압을 높여주면 결점 포텐셜의 깊이가 깊어지기 때문에 결점 포텐셜에 머무르고 있는 전하는 드레인쪽으로 터널링하는 것이 어려워지므로 비휘발성 메모리로 동작하고, 도 9와 같이 각각의 결점 포텐셜에 걸려있는 게 이트 전압을 낮추면 결점 포텐셜의 깊이가 낮아지면서 전하가 포집되지 않아, 소스로부터 드레인까지 전하의 이동이 발생한다.
이러한 방법을 이용하여 각각 나노점에서의 전하의 양을 조절함으로써 멀티레벨의 신호를 저장할 수 있다. 즉, 여러 개의 나노점 및 게이트 전압을 조절하여 줌으로써 나타나는 안정된 전류의 값을 여러 개로 조절하여 멀티 레벨 신호를 제어할 수 있다.
따라서, 비휘발성을 가지는 나노선 메모리를 나타내는 제1 실시예와 달리, 제2 실시예의 나노선 메모리는 휘발성 및 비휘발성을 게이트를 이용하여 조절할 수 있다.
또한, 이러한 결점 포텐셜 깊이를 조절함으로써 비휘발성과 휘발성 메모리의 하이브리드 구조를 나타낼 수 있다.
즉, 나노점의 크기 및 전하 의 농도를 조절하여 줌으로써 결점 포텐셜의 깊이가 달라지게 된다. 이렇게 상이하게 나타나는 포텐셜의 깊이를 이용하여 비휘발성 및 휘발성 메모리 하이브리드 형태를 구현할 수 있다.
예를 들어, 도 7에서와 같이 두 개의 게이트(640, 650)를 가지고 에너지를 조절하는 나노선 메모리인 경우, 양 나노점이 서로 다른 전하 농도를 가지게 되면 낮은 전하 농도를 가지는 나노점은 휘발성 메모리로 사용이 가능하고, 높은 전하 농도를 가지는 나노점은 비휘발성 메모리로 활용 가능하다.
전하의 농도가 높을수록 깊은 포텐셜 우물을 형성하게 될 뿐만 아니라 디플리션 영역에 양전하를 많이 가지게 되어 비휘발성 메모리로 활용이 되고, 낮은 농 도를 가지는 나노점은 게이트 전극을 이용하여 그 포텐셜 깊이를 조절함으로써 휘발성 메모리로 활용이 가능하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 나노선 메모리의 평면도이다.
도 2는 도 1의 나노선 채널을 확대한 단면도이다.
도 3은 전압에 따른 나노선 메모리의 상태를 도시한 구성도이다.
도 4는 도 1의 나노선 메모리의 동작 원리를 나타내는 구성도이다.
도 5는 본 발명의 실시예 1에 따른 전류-전압 곡선이다.
도 6은 본 발명의 제2 실시예에 따른 나노선 메모리의 평면도이다.
도 7 내지 도 9는 도 6의 나노선 메모리의 동작 원리를 나타내는 그래프이다.

Claims (9)

  1. 소스 및 상기 소스와 대응하는 드레인, 그리고
    상기 소스와 상기 드레인 사이를 연결하며 형성되어 있는 나노 채널
    을 포함하며,
    상기 나노 채널은
    상기 소스 및 상기 드레인의 전압에 따라 상기 소스와 상기 드레인 사이를 전기적으로 연결하는 나노선, 그리고
    상기 나노선 위에 형성되며, 전하를 포집하는 복수의 포텐셜을 가지는 복수의 나노점
    을 포함하고,
    상기 나노점의 수효와 동일한 수효의 게이트를 포함하는
    나노선 메모리.
  2. 제1항에 있어서,
    상기 나노선은 도핑된 반도체로 형성되어 있는
    나노선 메모리.
  3. 제2항에 있어서,
    상기 나노점은 도핑된 반도체 또는 반도체 물질과 금속의 합성인 실리사이드 물질로 형성되어 있는
    나노선 메모리.
  4. 삭제
  5. 제1항에 있어서,
    상기 소스 및 상기 드레인은 금속을 포함하는 실리사이드로 형성되어 있는
    나노선 메모리.
  6. 제1항에 있어서,
    상기 게이트는 상기 나노점에 인접하여 상기 나노점의 포텐셜 에너지의 높이를 조절하는 나노선 메모리.
  7. 삭제
  8. 제1항에 있어서,
    상기 나노선 메모리는 복수의 상기 게이트를 통하여 상기 나노점의 포텐셜 에너지를 순차적 또는 비순차적으로 조절하는
    나노선 메모리.
  9. 제8항에 있어서,
    복수의 상기 나노점의 전하 농도를 각각 조절하여 비휘발성과 휘발성의 하이브리드 형태를 가지는
    나노선 메모리.
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