KR20080062027A - 플래시 기억 소자 및 그 형성 방법 - Google Patents
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Abstract
플래시 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 제어 게이트 전극이 플로팅 게이트의 모든 측면을 덮도록 형성된다. 이에 따라, 플로팅 게이트의 측면은 종래의 과도한 식각 손상으로부터 자유로워진다. 그 결과, 플로팅 게이트의 데이터 유지 능력의 저하를 최소화할 수 있다.
플래시 기억 소자, 플로팅 게이트, 식각
Description
도 1 내지 도 3은 종래의 플래시 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 4는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 5a 및 도 6a는 본 발명의 구현예에 따른 플래시 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도 5b 및 도 6b는 각각 도 5a 및 도 5b의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 플래시 기억 소자 및 그 형성 방법에 관한 것이다.
플래시 기억 소자는 전원 공급을 중단할지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는다. 또한, 플래시 기억 소자는 전기적으로 데이터의 기입 및 소거가 가능하다. 이러한 특성들로 인하여, 플래시 기억 소자는 새로운 저장 매체로서 각광 받고 있다. 플래시 기억 소자는 전기적으로 고립된 플로팅 게이트내로 전하들을 저장하거나 플로팅 게이트로부터 전하들을 방출함으로써, 논리 "0" 및 논리 "1"의 데이터를 저장할 수 있다. 종래의 플래시 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 1 내지 도 3은 종래의 플래시 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 4는 도 3의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 1을 참조하면, 반도체 기판에 소자분리막(12)을 형성하여 활성영역들(14)을 한정한다. 활성영역들(14)은 나란히 배열된다. 활성영역들(14)은 서로 이격되어 있다.
도 2를 참조하면, 활성영역 상에 터널 산화막을 형성하고, 반도체 기판 전면 상에 플로팅 게이트막을 형성한다. 플로팅 게이트막을 패터닝하여 활성영역(14)을 덮는 플로팅 게이트 패턴(16)을 형성한다. 플로팅 게이트 패턴들(16)은 서로 이격되어 있다.
도 3 및 도 4를 참조하면, 플로팅 게이트 패턴들(16)을 갖는 반도체 기판 상에 ONO막 및 제어 게이트 도전막을 차례로 형성한다. 제어 게이트 도전막, ONO막 및 플로팅 게이트 패턴(16)을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(16a), ONO 패턴(18) 및 제어 게이트 전극(20)을 형성한다. 제어 게이트 전극(20)은 활성영역을 가로지른다. 플로팅 게이트(16)는 제어 게이트 전극의 측면에 자기정렬된 측면을 갖는다. 상술한 패터닝 공정시, 제어 게이트 도전막, ONO막 및 플로팅 게이트 패턴(16)을 연속적으로 식각하여야 하기 때문에, 과도한 식각 공정 이 이루어진다. 이에 따라, 플로팅 게이트(16)의 자기정렬된 측면은 과도하게 식각 손상될 수 있다. 그 결과, 플로팅 게이트(16)의 데이터 유지(data retention) 능력이 저하될 수 있다. 도 4에서 참조부호 10은 반도체 기판이고, 참조부호 11은 터널산화막이다.
본 발명의 기술적 과제는 플로팅 게이트의 측면의 식각 손상을 최소화시킬 수 있는 플래시 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 플로팅 게이트의 측면의 식각 손상을 최소화하여 데이터 유지 능력을 향상시킬 수 있는 플래시 기억 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 기억 소자는 반도체 기판에 배치되어 활성영역을 정의하는 소자분리막, 활성영역을 가로지르는 제어 게이트 전극, 제어 게이트 전극과 활성영역 사이에 개재된 플로팅 게이트, 플로팅 게이트와 활성영역 사이에 개재된 터널 절연막, 및 플로팅 게이트와 제어 게이트 전극 사이에 개재된 블로킹 절연 패턴을 포함한다. 제어 게이트 전극은 플로팅 게이트의 모든 측면을 덮는다.
제어 게이트 전극이 플로팅 게이트의 모든 측면을 덮음으로써, 플로팅 게이트는 제어 게이트 전극에 정렬되지 않는다. 이에 따라, 플로팅 게이트의 측면이 종래의 과도한 식각에 노출되지 않아 식각 손상을 최소화할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 플래시 기억 소자의 형성 방법을 제공한다. 발명에 따른 플래시 기억 소자의 형성 방법은 제어 게이트 전극이 플로팅 게이트의 모든 측면을 덮도록 형성하는 것이 특징이다. 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하고, 활성영역 상에 차례로 적층된 터널 절연막 및 플로팅 게이트를 형성한다. 반도체 기판 상에 블로킹 절연막 및 제어 게이트 도전막을 차례로 형성하고, 제어 게이트 도전막 및 블로킹 절연막을 연속적으로 패터닝하여 차례로 적층된 블로킹 절연 패턴 및 제어 게이트 전극을 형성한다. 제어 게이트 전극은 블로킹 절연 패턴을 개재하여 플로팅 게이트의 모든 측벽을 덮는다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 상세하게 설명한다.
(구현예)
도 5a 및 도 6a는 본 발명의 구현예에 따른 플래시 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도 5b 및 도 6b는 각각 도 5a 및 도 5b의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 반도체 기판(50)의 소정영역에 소자분리막(52)을 형성하여 활성영역들(54)을 한정한다. 소자분리막(52)은 트렌치형 소자분리막으로 형성될 수 있다. 활성영역들(54)은 나란히 배열되며, 제1 방향을 따라 연장된 라인 형태로 형성될 수 있다.
활성영역들(54) 상에 터널 절연막(56)을 형성하고, 반도체 기판(50) 전면 상에 플로팅 게이트막을 형성한다. 터널 절연막(56)은 산화막, 특히, 열산화막으로 형성될 수 있다. 플로팅 게이트막은 도핑된 폴리실리콘 또는 언도프트(undoped) 폴리실리콘으로 형성할 수 있다. 플로팅 게이트막 및 터널 절연막(56)을 연속적으로 패터닝하여 반도체 기판(50) 상에 복수의 플로팅 게이트(58)를 형성한다. 복수의 플로팅 게이트(58)는 제1 방향 및 제1 방향에 수직한 제2 방향을 따라 2차원적으로 배열된다. 복수의 플로팅 게이트(58)는 서로 이격된다. 하나의 활성영역(54) 상에 제1 방향을 따라 플로팅 게이트들(58)이 등간격으로 배열될 수 있다.
도 6a 및 도 6b를 참조하면, 반도체 기판(50) 상에 블로킹 절연막 및 제어 게이트 도전막을 차례로 형성한다. 블로킹 절연막은 터널 절연막(56)에 비하여 두꺼운 산화막으로 형성할 수 있다. 이와는 달리, 블로킹 절연막은 ONO막으로 형성하거나, 높은 유전상수를 갖는 고유전막으로 형성할 수도 있다. 제어 게이트 도전막은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제어 게이트 도전막 및 블로킹 절연막을 연속적으로 식각하여 차례로 적층된 블로킹 절연 패턴(60) 및 제어 게이트 전극(62)을 형성한다. 이때, 제어 게이트 전극(62)의 선폭은 그것에 대응하는 플로팅 게이트(58)의 선폭에 비하여 크게 형성되는 것이 바람직하다. 이에 따라, 제어 게이트 전극(62)은 플로팅 게이트(58)의 모든 측면을 덮는다. 즉, 제어 게이트 전극(62)을 형성하기 위한 패터닝 공정시, 플로팅 게이트(58)의 모든 측면은 제어 게이트 전극(62)에 의하여 보호된다. 이에 따라, 종래의 과도한 식각 공정에 의한 플로팅 게이트(58)의 측면이 과도하게 식각 손상되는 것을 방지할 수 있다. 그 결과, 플로팅 게이트(58)의 데이터 유지 능력의 저하를 최소화하여 우수한 특성의 플래시 기억 소자를 구현할 수 있다.
제어 게이트 전극(62)은 활성영역(54)을 가로지르고, 플로팅 게이트(58)는 제어 게이트 전극(62)과 활성영역(54) 사이에 개재된다. 터널 절연막(56)이 플로팅 게이트(58)와 활성영역 사이에 개재되고, 블로킹 절연 패턴(60)이 제어 게이트 전극(62)과 플로팅 게이트(58) 사이에 개재된다. 즉, 제어 게이트 전극(62)은 블로킹 절연 패턴(60)을 개재하여 플로팅 게이트(58)의 모든 측면을 덮는다. 또한, 제어 게이트 전극(62)의 일부는 활성영역(54) 상에 배치된다. 이때, 블로킹 절연 패턴(60)은 제어 게이트 전극(62)과 활성영역 사이에도 개재된다.
이어서, 제어 게이트 전극(62) 양측의 활성영역(54)에 소오스/드레인 영역(64)을 형성한다. 소오스/드레인 영역(64)은 활성화를 위한 열처리 공정시 확산되어 플로팅 게이트(58) 아래의 채널영역에 가까워질 수 있다. 설령, 플로팅 게이트(58) 아래의 채널 영역과 소오스/드레인 영역(64)이 이격될지라도, 채널 영역과 소오스/드레인 영역(64)의 활성영역은 제어 게이트 전극(62)에 의하여 채널이 형성되어 플로팅 게이트(58) 아래의 채널 영역과 소오스/드레인 영역(64)은 전기적으로 도통될 수 있다.
상술한 바와 같이 본 발명에 따르면, 제어 게이트 전극이 플로팅 게이트의 모든 측면을 덮도록 형성한다. 이에 따라, 플로팅 게이트의 측면은 종래의 과도한 식각 공정으로부터 보호된다. 그 결과, 플로팅 게이트의 측면의 식각 손상을 최소 화할 수 있다.
Claims (5)
- 반도체 기판에 배치되어 활성영역을 정의하는 소자분리막;상기 활성영역을 가로지르는 제어 게이트 전극;상기 제어 게이트 전극과 활성영역 사이에 개재된 플로팅 게이트;상기 플로팅 게이트와 상기 활성영역 사이에 개재된 터널 절연막; 및상기 플로팅 게이트와 상기 제어 게이트 전극 사이에 개재된 블로킹 절연 패턴을 포함하되, 상기 제어 게이트 전극은 상기 플로팅 게이트의 모든 측면을 덮는 플래시 기억 소자.
- 제1항에서,상기 블로킹 절연 패턴은 연장되어 상기 제어 게이트 전극과 상기 활성영역 사이에 개재된 플래시 기억 소자.
- 제1항에서,상기 제어 게이트 전극 양측의 활성영역에 형성된 소오스/드레인 영역을 더 포함하는 플래시 기억 소자.
- 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역 상에 차례로 적층된 터널 절연막 및 플로팅 게이트를 형성하 는 단계;상기 반도체 기판 상에 블로킹 절연막 및 제어 게이트 도전막을 차례로 형성하는 단계; 및상기 제어 게이트 도전막 및 블로킹 절연막을 연속적으로 패터닝하여 차례로 적층된 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하되, 상기 제어 게이트 전극은 상기 블로킹 절연 패턴을 개재하여 상기 플로팅 게이트의 모든 측벽을 덮는 플래시 기억 소자의 형성 방법.
- 제4항에서,상기 제어 게이트 전극 양측의 활성영역에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 플래시 기억 소자의 형성 방법.
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| US8283654B2 (en) | 2009-06-16 | 2012-10-09 | Electronics And Telecommunications Research Institute | Nanowire memory |
| KR20230063709A (ko) | 2021-11-02 | 2023-05-09 | 김소윤 | 콘텐츠 수집 기반 사용자의 주제별 관심도 시각화 방법 및 장치 |
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