KR100650903B1 - 비휘발성 기억 장치 및 그 제조방법 - Google Patents

비휘발성 기억 장치 및 그 제조방법 Download PDF

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Abstract

비휘발성 기억 장치 및 그 제조방법에 관한 것이다. 본 발명에 따른 비휘발성 기억 장치는 워드라인과 교차하여 스트라이프 형상으로 소오스 영역 및 드레인 영역이 형성되고, 워드라인 하부에 소오스 영역과 일부 중첩되고, 드레인 영역과 일정 간격 이격된 부유 게이트가 형성되어 있다. 본 발며에 따른 비휘발성 기억 장치의 제조 방법은 스트라이프 형상의 부유 게이트 패턴을 형성하고, 부유 게이트 패턴 양측의 기판 내에 각각 소오스 영역 및 드레인 영역을 형성하고, 그 상부에 도전막을 형성하고, 도전막 및 부유 게이트 패턴을 패터닝하여 형성할 수 있다. 본 발명에 따르면 셀 어레이의 집적도를 높일 수 있고, 신뢰성이 향상될 수 있으며, 셀 특성의 산포가 적은 안정된 셀 특성을 확보할 수 있다.
비휘발성, 소오스, 드레인, 스플리트

Description

비휘발성 기억 장치 및 그 제조방법{Nonvolatile Memory Device and Method of Fabricating the Same}
도 1은 종래의 스플리트 게이트형 비휘발성 기억 장치의 단면도이다.
도 2a는 본 발명의 구현예에 따른 비휘발성 기억 장치의 평면도이다.
도 2b는 도 2a의 I-I'를 따라 취해진 단면도이다.
도 2c는 도 2a의 II-II'를 따라 취해진 단면도이다.
도 3a 내지 도 6a는 본 발명의 구현예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 평면도이다.
도 3b 내지 도 6b는 각각 도 3a 내지 도 6a의 I-I'를 따라 취해진 단면도이다.
도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 II-II'를 따라 취해진 단면도이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 구체적으로는 전원이 공급되지 않아도 데이터의 보존이 가능한 비휘발성 기억 장치 및 그 제조 방법 에 관한 것이다.
플래시 기억 장치로 대표되는 비휘발성 기억 장치는 전기적으로 데이터의 기입과 소거가 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하여 다양한 분야에서 응용 범위가 확대되고 있다. 플래시 메모리 장치는 셀 어레이의 구조에 따라 크게, 낸드형(NAND type)과 노어형(NOR type)으로 구분되는데, 낸드형 플래시 메모리 소자는 단위면적당 높은 셀 집적도를 가지고, 노어형 플래시 메모리 소자는 빠른 응답속도를 가지는 장점이 있다.
노어형 플래시 기억 장치는 기억 셀들이 행방향 및 열방향으로 정렬되어 배치되고, 각 행의 기억 셀들은 하나의 비트라인에 병렬로 접속되고, 각 열의 기억 셀들은 하나의 워드라인에 병렬로 접속된다. 노어형 플래시 기억 장치는 랜덤 억세스가 가능하기 때문에 응답속도가 낸드형 플래시 기억 장치에 비해 빠르다. 그러나, 노어형 플래시 기억 장치에서 기억 셀들은 비트 라인에 병렬로 연결되어 있다. 이러한 구조에서 비선택 워드라인에 연결된 기억 셀 트랜지스터가 과소거(over erase)상태일 경우, 선택 기억 셀에 관계없이 선택된 비트라인을 통하여 전류가 흐른다. 따라서, 선택된 비트라인에 접속된 모든 기억 셀들이 턴온된 셀들로 읽혀지는 오동작이 발생한다.
플래시 기억 장치의 다른 형태로 선택 게이트와 제어 게이트의 두가지 기능을 하는 워드라인이 부유게이트의 일부분에 중첩되어 형성되는 스플리트 게이트형 플래시 기억 장치가 있다.
도 1은 종래의 스플리트형 플래시 기억 장치를 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 드레인 영역(24)이 형성되어 있고, 드레인 영역(24) 양측의 기판 상에 각각 터널 절연막(18)을 개재하여 부유 게이트(12)가 형성된다. 도시는 되지 않았으나, 반도체 기판(10)에는 활성 영역들을 한정하는 소자분리막이 형성되어 있어 활성영역들을 연결한다. 부유 게이트(12)는 드레인 영역(24) 양측의 활성영역에 형성된다. 부유 게이트(12)의 상부에는 타원 단면의 게이트 폴리 절연막(14)이 형성되어 부유 게이트(12)의 가장자리에는 팁이 형성된다.
각각의 활성영역에는 소오스 영역(22)이 형성되어 있다. 소오스 영역(22)은 부유 게이트(12)로부터 이격되어 활성영역에 형성된다. 소오스 영역(22)과 부유 게이트(12) 사이의 기판과, 부유 게이트(12)의 상부에 연속하여 워드 라인(16)이 중첩되어 있다. 워드 라인(16)은 소자 분리막의 상부를 가로질러 배치된다. 워드 라인(16)과 부유 게이트(12) 사이, 그리고 워드 라인(16)과 활성영역 사이에 절연막이 형성되어 있다.
스플리트 게이트형 플래시 기억 장치의 기입 동작에서, 활성영역에 중첩된 워드 라인(16)이 선택 트랜지스터의 게이트 전극으로 동작하여 활성영역에 채널이 턴-온되고, 드레인 영역(24)에 인가된 전압이 부유 게이트(12)에 커플링되어 소오스 영역(22) 측에서 터널 절연막(18)을 통하여 전자가 부유 게이트(12)로 주입된다. 소거 동작에서, 워드 라인(16)에 소거 전압을 인가하여 부유 게이트(12)의 팁을 통하여 부유 게이트(12)에 저장된 전자를 워드 라인(16)으로 방출한다.
도시된 것과 같은 스플리트 게이트형 비휘발성 기억 장치는 부유 게이트(12) 와 소오스 영역(22) 사이의 활성영역에 중첩된 워드 라인(16)이 선택 트랜지스터의 게이트 전극의 기능을 하기 때문에, 과 소거된 기억 셀이 비트 라인을 공유하여 연결되더라도 과소거된 기억 셀의 선택 트랜지스터가 턴-온되지 않는다면 비트라인에 연결된 기억 셀이 턴-온된 것을 읽혀지는 일은 없다.
이같은 장점에도 불구하고, 스플리트 게이트형 비휘발성 기억 장치는 워드라인이 활성영역과 부유 게이트 상에 중첩되어 연속하여 형성되기 때문에 이들의 오정렬에 의해 셀 특성의 산포가 커질 수 있다. 즉, 워드라인과 부유 게이트의 중첩면적이 달라지면 셀 트랜지스터의 커플링 비가 달라지고, 워드라인과 활성영역의 중첩면적이 달라지면 선택 트랜지스터의 문턱 전압이 변경된다.
또한, 노어형 플래시 기억 장치와 마찬가지로 소자분리막으로 한정된 활성영역에 기억 셀이 형성되기 때문에 셀 어레이의 집적도를 높이는데 한계가 있고, 소자분리막과 활성영역의 경계에서 게이트 절연막 또는 터널 절연막의 박막화로 인해 신뢰성 문제를 야기할 수 있다.
본 발명의 목적은 부유 게이트 및 활성영역과 중첩되는 워드라인의 면적이 일정하게 유지될 수 있는 비휘발성 기억 장치를 제공하는데 있다.
본 발명의 다른 목적은 부유 게이트 및 활성영역과 중첩되는 워드라인의 면적이 일정하게 유지되며 셀 어레이의 집적도가 높은 비휘발성 기억 장치를 제공하는데 있다.
본 발명에 따른 비휘발성 기억 장치는 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트와, 부유 게이트의 일측에 인접한 기판에 형성된 드레인 영역과, 부유 게이트의 타측의 기판에 부유 게이트와 이격되어 형성된 소오스 영역을 포함한다. 소오스 영역 및 부유 게이트 사이의 활성영역과 소오스 영역을 향하는 부유 게이트의 측벽에 연속하여 형성되고, 그리고 드레인 영역을 향하는 부유 게이트의 측벽에 게이트 절연막이 형성된다. 부유 게이트의 상부에 형성되어 반도체 기판을 일 방향으로 워드라인이 가로지른다. 워드라인 및 소오스 영역 사이, 그리고 워드라인 및 드레인 영역 사이에 각각 필드 산화막이 개재되어 워드라인과 교차하는 것이 특징이다.
본 발명에 따른 비휘발성 기억 장치의 제조 방법은 하부 및 상부에 각각 터널절연막 및 커플링 절연막이 형성된 부유 게이트 패턴을 반도체 기판에 형성하고, 부유 게이트 패턴의 일 측벽이 향하는 기판 내에 소오스 영역을 형성하고, 부유 게이트 패턴의 타 측벽이 향하는 기판 내에 드레인 영역을 형성하는 것을 포함한다. 소오스 영역 및 부유 게이트 패턴 사이의 활성영역과, 소오스 영역을 향하는 부유 게이트 패턴의 측벽에 연속하여, 그리고 드레인 영역에 대향하는 부유 게이트 패턴의 측벽에 게이트간 절연막을 형성한다. 드레인 영역 및 소오스 영역 상에 필드 산화막을 형성하고, 부유 게이트 패턴의 상부를 가로지르는 워드라인을 형성한다. 부유 게이트 패턴을 워드라인에 자기정렬 식각하여 워드라인 하부에 부유 게이트를 형성한다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 상세하게 설명한다.
구현예
도 2a은 본 발명의 구현예에 따른 비휘발성 기억 장치의 평면도이고, 도 2b 및 도 2c는 각각 도 1의 I-I' 및 II-II'를 따라 취해진 단면도이다.
도 2a, 2b 및 2c를 참조하면, 반도체 기판에 복수개의 부유 게이트들(54f)이 행 방향 및 열 방향으로 배열되어 있다. 부유 게이트(54f)와 기판 사이에 터널 절연막(52)가 개재되고, 부유 게이트(54f)의 일 측벽이 향하는 기판 내에 소오스 영역(64s)을 형성하고, 부유 게이트(54f)의 타 측벽이 향하는 기판 내에 드레인 영역(64d)을 형성한다. 소오스 영역(64s)은 부유 게이트(54f)와 이격되어 형성되고, 드레인 영역(64d)은 부유 게이트(54)에 일부분이 중첩된다.
기판 상에 다수의 워드라인들(68)이 평행하게 배치되고, 이들 워드라인(68)은 각각 부유 게이트들(54f)의 상부에 형성된다. 부유 게이트 상부에는 게이트간 절연막(56)이 형성되고, 부유 게이트의 측벽에는 부유 게이트(54f)와 소오스 영역(64s) 사이의 활성영역에서 연속적으로 게이트 절연막(66)이 형성되어 있다. 워드라인(68)과 부유 게이트(54f)는 이들 게이트간 절연막(56) 및 게이트 절연막(66)에 의해 전기적으로 절연된다.
소오스 영역(64s) 및 드레인 영역(64d)는 기판에 열 방향으로 형성되고, 워드라인(68)은 행 방향으로 배치되어 서로 교차된다. 워드라인(68)이 소오스 영역(64s) 및 드레인 영역(64d)의 상부에 중첩된 구조이다. 워드라인(68)과 소오스 영역(64s) 및 드레인 영역(64d) 간의 간섭을 방지하는 구조로, 이들 사이에 필드 산화막(66s, 66d)이 각각 개재된다. 필드 산화막(66s, 66d)는 그 하부의 소오스 영역 (64s)과 드레인 영역(64d)에 자기정렬된다. 부유 게이트들(54f)은 워드라인(68)의 하부에 자기정렬된 구조를 가진다.
도시된 것과 같이, 본 발명은 셀 어레이 영역에 소자분리막이 형성되지 않고, 스트라이프 형상의 소오스 영역과 드레인 영역이 워드라인과 교차하는 구조를 가진다. 따라서, 활성영역과 소자분리막의 경계가 존재하지 않기 때문에 종래의 비휘발성 기억 장치에서 발생하는 절연막의 박막화에 따른 신뢰성 문제를 유발하지 않는다. 또한, 부유 게이트들(54f)는 워드라인(68) 하부에 자기정렬되기 때문에 워드라인과 부유 게이트가 오정렬되는 문제는 일어나지 않는다.
도 3a 내지 도 6a는 본 발명의 구현예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 평면도이고, 도 3b 내지 도 6b는 각각 도 3a 내지 도 6a의 I-I'를 따라 취해진 단면도이고, 도 3c 내지 도 6c는 각각 도 3a 내지 도 6a의 II-II'를 따라 취해진 단면도이다.
도 3a, 3b 및 3c를 참조하면, 기판(50) 상에 터널절연막(52), 부유 게이트 도전막(54), 게이트간 절연막(56) 및 하드마스크막(58)을 형성한다. 게이트간 절연막(56)은 일반적으로 ONO막을 사용하고, 하드마스크막(58)은 실리콘질화막을 사용한다.
도 4a, 4b 및 4c를 참조하면, 하드마스크막(58)을 스트라이프 형상으로 패터닝하고, 하드마스크막을 식각마스크로 사용하여 게이트간 절연막(56) 및 부유 게이트 도전막(54)을 식각하여 부유 게이트 도전막을 스트라이프 형상으로 패터닝한다. 패터닝된 부유 게이트 도전막들(이하 '부유 게이트 패턴'; 54) 사이에는 제 1 오프 닝(60s) 및 제 2 오프닝(60d)가 형성된다. 터널절연막(52)은 부유 게이트 도전막(54)을 식각하는 동안 식각 정지층이 될 수 있다. 제 1 오프닝(60s)는 제 2 오프닝(60d)의 폭보다 넓게 형성할 수 있다.
스트라이프 형상으로 패터닝된 부유 게이트 도전막들(이하 '부유 게이트 패턴'; 54)의 일 측벽에 스페이서 패턴(62)를 형성한다. 구체적으로, 부유 게이트 패턴(54)이 형성된 기판에 콘포말한 절연막을 형성하고 이방성 식각하여 부유 게이트 패턴(54)의 양측에 스페이서 패턴을 형성한다. 그리고, 제 1 오프닝(60s) 상에 마스크층을 형성하고, 스페이서 절연막을 제거하여, 부유 게이트 패턴(54)의 일 측벽에만 스페이서 패턴(62)을 남길 수 있다. 콘포말한 절연막을 형성하기 전에 식각저지막을 형성할 수도 있다. 식각저지막은 스페이서 패턴(62)을 형성하는 동안, 혹은 스페이서 패턴(62)를 제거하는 동안 부유 게이트 패턴(54) 하부의 터널 절연막(52)이 손상되는 것을 방지한다.
도 5a, 5b 및 5c를 참조하면, 기판 내에 불순물을 주입하여 제 1 오프닝(60s)에 소오스 영역(64s)을 형성하고, 제 2 오프닝(60d)에 드레인 영역(64d)을 형성한다. 소오스 영역(64s)은 스페이서 패턴(62)이 마스크 역할을 하여 부유 게이트 패턴(54)로부터 이격되고, 드레인 영역(64d)는 부유 게이트 패턴(54)의 하부로 일부분이 확산되어 부유 게이트 패턴(54)과 중첩된다.
계속해서, 스페이서 패턴(62)을 제거한다. 스페이서 패턴(62)를 형성하기 전에 식각저지막을 형성한 경우 터널 절연막(52)가 손상되는 것을 막을 수 있고, 스페이서 패턴(62)을 제거한 다음 식각저지막도 제거한다.
도 6a, 6b 및 6c를 참조하면, 게이트간 절연막(56)이 노출되도록 부유 게이트 패턴(54) 상부의 하드마스크막(58)을 제거한다. 소오스 영역(64s)와 드레인 영역(64d)는 각각 부유 게이트 패턴(54)의 양측에 평행하게 형성되어 기판을 열 방향으로 가로지른다. 제 1 오프닝(60s) 및 제 2 오프닝(60d)에 노출된 기판과 부유 게이트 패턴(54)의 측벽에 게이트 절연막(66)을 형성한다. 게이트 절연막(66)은 열산화에 의해 형성할 수 있는데, 이온 주입에 의해 형성된 소오스 영역(64s)와 드레인 영역(64d) 상에서 산화막의 성장속도는 이온 주입되지 않은 부분의 산화막 성장속도에 비해 현저히 빠르다. 따라서, 소오스 영역(64s) 및 드레인 영역(64d) 상에는 두꺼운 필드 산화막(66s, 66d)이 각각 형성된다. 필드 산화막(66s, 66d)은 하부의 소오스 영역(64s) 및 드레인 영역(64d)에 자기정렬된다. 필드 산화막(66s)에서 연속하여 소오스 영역(64s)와 부유 게이트(54) 사이의 활성영역과 부유 게이트(54)의 측벽에 게이트 절연막(66)이 형성된다.
계속해서, 기판의 전면에 도전막을 형성하고 패터닝하여 도 2a, 2b 및 2c에 도시된 것과 같이, 부유 게이트 패턴(54)의 상부를 행 방향으로 가로지르는 워드라인(58)을 형성하고, 게이트간 절연막(56) 및 부유 게이트 패턴(54)을 워드라인(58)에 자기정렬 식각하여 워드라인(58) 하부에 복수개의 부유 게이트(54f)를 형성한다.
본 발명에 따르면, 소오스 영역 및 드레인 영역이 스트라이프 형상으로 형성되어 단위 셀마다 드레인 콘택을 형성할 필요가 없다. 따라서, 콘택 형성을 위한 면적이 줄어들어 집적도를 높일 수 있다. 또한, 부유 게이트 패턴은 워드라인에 자기정렬되기 때문에 오버랩 면적의 산포가 적어 안정된 셀 특성을 확보할 수 있다.
본 발명에 따르면, 셀 어레이 영역에는 소자분리막이 형성되지 않는다. 따라서, 활성영역의 경계에서 절연막의 박막화로 인한 신뢰성 문제를 야기하지 않는다.

Claims (10)

  1. 반도체 기판 상에 터널 절연막을 개재하여 형성된 부유 게이트;
    상기 부유 게이트의 일측에 인접한 기판에 형성된 드레인 영역;
    상기 부유 게이트의 타측의 기판에 상기 부유 게이트와 이격되어 형성된 소오스 영역;
    상기 소오스 영역 및 상기 부유 게이트 사이의 활성영역과, 상기 소오스 영역을 향하는 부유 게이트의 측벽에 연속하여 형성되고, 상기 드레인 영역을 향하는 부유 게이트의 측벽에 형성된 게이트간 절연막;
    상기 부유 게이트의 상부에 형성되어 상기 반도체 기판을 일 방향으로 가로지르는 워드라인; 및
    상기 워드라인 및 상기 소오스 영역 사이와, 상기 워드라인 및 상기 드레인 영역 사이에 각각 개재되어 상기 워드라인과 교차하는 필드 산화막을 포함하는 비휘발성 기억 장치.
  2. 제1항에서,
    상기 반도체 기판 상에 복수개의 부유 게이트들이 형성되고, 상기 워드라인은 복수개의 부유 게이트들의 상부를 가로지르는 것을 특징으로 하는 비휘발성 기억 장치.
  3. 제2항에 있어서,
    상기 반도체 기판 상에 복수개의 부유 게이트들이 행 방향 및 열 방향으로 배치되고,
    복수의 워드라인들이 상기 반도체 기판 상부를 가로지르고,
    상기 소오스 영역 및 상기 드레인 영역, 그리고 상기 필드 산화막은 상기 워드라인들과 교차하여 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  4. 제2항에서,
    상기 소오스 영역 및 상기 드레인 영역들은 상기 부유 게이트들 사이의 기판 내에 교대로 번갈아 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  5. 제1항에서,
    상기 소오스 영역 및 상기 드레인 영역은 각각 상기 워드라인과 교차하여 반도체 기판 내에 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  6. 제1항에서,
    상기 부유 게이트의 상부면과 상기 워드라인 사이에 개재된 커플링 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  7. 하부 및 상부에 각각 터널절연막 및 커플링 절연막이 형성된 부유 게이트 패 턴을 상기 반도체 기판에 형성하는 단계;
    상기 부유 게이트 패턴의 일 측벽이 향하는 기판 내에 소오스 영역을 형성하고, 상기 부유 게이트 패턴의 타 측벽이 향하는 기판 내에 드레인 영역을 형성하는 단계;
    상기 소오스 영역 및 상기 부유 게이트 패턴 사이의 활성영역과, 상기 소오스 영역을 향하는 부유 게이트 패턴의 측벽에 연속하여, 그리고 상기 드레인 영역을 향하는 부유 게이트 패턴의 측벽에 게이트 절연막을 형성하는 단계;
    상기 드레인 영역 및 상기 소오스 영역 상에 필드 산화막을 형성하는 단계;
    상기 부유 게이트 패턴의 상부를 가로지르는 워드라인을 형성하는 단계; 및
    상기 부유 게이트 패턴을 상기 워드라인에 자기정렬 식각하여 상기 워드라인 하부에 부유 게이트를 형성하는 단계를 포함하는 비휘발성 기억 장치의 제조방법.
  8. 제7항에서,
    상기 소오스 영역 및 상기 드레인 영역을 형성하는 단계는,
    상기 소오스 영역을 향하는 부유 게이트 패턴의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 스페이서 패턴 및 상기 부유 게이트 패턴을 이온주입 마스크로 사용하여 상기 부유 게이트 패턴 양측의 기판 내에 불순물을 주입하는 단계; 및
    상기 스페이서 패턴을 제거하는 단계를 포함하는 비휘발성 기억 장치의 제조방법.
  9. 제7항에서,
    상기 게이트 절연막 및 상기 필드 산화막은 상기 소오스 영역 및 상기 드레인 영역이 형성된 기판을 열산화하여 동시에 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  10. 제7항에서,
    상기 부유 게이트 패턴을 형성하는 단계에서, 상기 부유 게이트 패턴 상에 게이트간 절연막을 더 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
KR1020050087691A 2005-09-21 2005-09-21 비휘발성 기억 장치 및 그 제조방법 KR100650903B1 (ko)

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