KR100471187B1 - 이이피롬 셀 및 그 제조방법 - Google Patents
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Abstract
이이피롬 셀 및 그 제조방법을 제공한다. 이 이이피롬 셀은 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막과, 활성영역 내에 측방으로 이격되어 형성된 소오스 영역, 매몰 N+ 영역 및 드레인 영역을 갖는다. 매몰 N+ 영역과 드레인 영역 사이의 활성영역 내에 셀 공핍 영역이 형성된다. 셀 공핍 영역 및 상기 매몰 N+ 영역은 측방으로 확산되어 서로 전기적으로 연결된다. 소오스 영역 및 매몰 N+ 영역 사이의 영역 제1 채널영역 및 상기 매몰 N+ 영역 상에 메모리 게이트가 형성되고, 셀 공핍 영역과 상기 드레인 영역 사이의 제2 채널영역 상에 선택 게이트가 형성된다. 매몰 N+ 영역 상에 터널 영역이 위치한다. 터널 영역의 경계로부터 매몰 N+ 영역의 경계까지 측방 거리는 일정하다. 상기 터널 영역은 매몰 N+ 영역을 형성하기 위한 오프닝과 오프닝의 측벽에 형성된 스페이서 패턴을 이용하여 형성할 수 있다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 메모리 트랜지스터와 선택트랜지스터가 직렬로 접속된 FLOTOX(floating gate tunneling oxide) EEPROM 및 그 제조방법에 관한 것이다.
일반적으로 EEPROM 셀은 EPROM(Erasable programmable read only memory) 셀과 마찬가지로 부유게이트(Floating gate)를 가지며, 부유게이트에 전자를 주입하거나 방출함으로써 데이터를 기억시킨다. 그러나, EEPROM의 전자 주입 및 방출 방식은 EPROM과 비교하여 매우 다른 방법을 채택하고 있다.
EPROM에서는 플로팅게이트로의 전자의 주입이 소오스, 드레인간을 흐르는 전자중에서 에너지가 높은 열 전자(hot electron)에 의하여 진행되고, 전자 방출은 자외선의 에너지를 이용하였다. 이에 비하여, EEPROM에서 플로팅게이트로의 전자의 주입 및 방출은 얇은 터널절연막을 통하여 발생하는 터널링을 사용한다. 즉, 터널산화막의 양단에 10MeV/㎝ 안팍의 고전계를 인가하게 되면, 터널절연막을 통하여 전류가 흐르게 되는데, 이를 FN터널링(Folow-Nordheim tunneling)이라고 한다. EEPROM에서의 전자의 주입 및 방출은 상술한 FN 터널링을 이용한다.
EEPROM 메모리 중에서 특히, FLOTOX형의 메모리는 2개의 트랜지스터, 즉, 셀을 선택하기 위한 선택 트랜지스터(Selection Transistor)와, 데이터를 저장하는 메모리 트랜지스터(Memory transistor)1가 하나의 메모리 셀을 구성한다. 메모리 트랜지스터는 전하를 저장하는 부유게이트와 메모리 트랜지스터를 제어하기 위한 제어 게이트 전극 및 이들 사이에 개재된 게이트 층간유전막으로 구성된다.
도 1 내지 도 3는 종래의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 포토레지스트 패턴(14)을 형성한다. 상기 포토레지스트 패턴(14)은 상기 반도체 기판(10)의 소정영역을 노출시키는 오프닝을 가진다.
상기 제1 포토레지스트 패턴(14)을 이온주입 마스크로 사용하여 상기 반도체 기판(10) 내에 불순물을 주입하여 매몰 N+ 영역(16)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(14)을 제거하고, 상기 반도체 기판(10) 상에 게이트 산화막(12)을 형성한다. 상기 게이트 산화막(12) 상에 제2 포토레지스트 패턴(15)을 형성한다. 상기 제2 포토레지스트 패턴(15)은 상기 매몰 N+ 영역(16)의 상부에 상기 게이트 산화막(12)을 노출시키는 오프닝을 갖는다. 상기 제2 포토레지스트 패턴(15)을 식각마스크로 사용하여 상기 오프닝에 노출된 게이트 산화막(12)을 제거하여 터널 영역(20)을 한정한다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(15)을 제거하고, 상기 터널 영역(20)에 터널산화막(22)을 형성한다. 계속해서, 상기 터널 산화막(22) 및 상기 게이트 산화막(12)이 형성된 기판 상에 부유게이트 패턴(24a), 게이트 층간 유전막(inter-gate dielectric; 30a) 및 제어 게이트 전극(32a)이 적층된 메모리 게이트(34)를 형성하고, 상기 메모리 게이트(34)로 부터 측방으로 이격된 선택 게이트(36)를 형성한다. 상기 선택 게이트(36)는 하부 선택 게이트(24b), 층간유전막(30b) 및 상부 선택 게이트(32b)가 적층되고, 상기 하부 선택 게이트(24b) 및 상기 상부 선택 게이트(32b)은 도시되지는 않았지만 서로 전기적으로 접속된다.
종래의 이이피롬 셀은 매몰 N+ 영역(16) 및 터널 영역(20)이 각각 다른 단계에서 사진공정에 의해 정의되었다. 따라서, 사진공정의 오정렬에 의해 터널 영역(20)이 일방향으로 쉬프트될 수 있다. 도 4는 디자인된 레이아웃과 달리 터널 영역(20)이 일 방향으로 쉬프트되어 형성된 이이피롬 셀을 나타낸다. 도면에서 터널 영역(20)이 우측으로 소정 거리(a) 쉬프트 될 경우, 좌측 셀의 매몰 N+ 영역(16)의 경계는 터널 산화막(22)에 근접한다. 매몰 N+ 영역(16)은 고농도로 도우핑되기 때문에 두께가 얇은 터널 산화막(22)에 그 경계가 인접할 경우, 매몰 N+ 영역(16)에 고전압이 인가되는 기입과정에서 밴드간 터널링(band to band tunneling)에 의한 기입불량이 발생할 수 있다. 오정렬이 더욱 심해질 경우 터널 산화막(22)과 매몰 N+ 영역(16)의 중첩영역이 줄어들어 기입 및 소거 불량이 발생하고, 그 결과, 메모리 셀의 온/오프 센싱 여유도가 떨어질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 터널산화막이 매몰 N+ 영역 상부에서 일방향으로 쉬프트 되지 않은 이이피롬 셀 및 그 제조방법을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 매몰 N+ 영역에 고전압이 인가되는 기입 또는 소거 동작시 터널 산화막 하부에서 밴드간 터널링첩 발생이 억제된 이이피롬 셀 및 그 제조방법을 제공한다.
상기 기술적 과제들은 스페이서에 의해 매몰 N+ 영역 상에 터널 산화막을 정렬시킨 이이피롬 셀 및 그 제조방법에 의해 제공될 수 있다. 이 이이피롬 셀은 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막과, 상기 활성영역 내에 측방으로 이격되어 형성된 소오스 영역, 매몰 N+ 영역 및 드레인 영역을 포함한다. 상기 매몰 N+ 영역과 상기 드레인 영역 사이의 상기 활성영역 내에 셀 공핍 영역이 형성된다. 상기 셀 공핍 영역 및 상기 매몰 N+ 영역은 측방으로 확산되어 서로 전기적으로 연결된다. 상기 소오스 영역 및 상기 매몰 N+ 영역 사이의 영역은 제1 채널영역으로 정의할 수 있고, 상기 셀 공핍 영역과 상기 드레인 영역 사이의 영역은 제2 채널영역으로 정의할 수 있다. 상기 제1 채널영역 및 상기 매몰 N+ 영역 상에 메모리 게이트가 형성되고, 상기 제2 채널 영역 상에 선택 게이트가 형성된다. 상기 매몰 N+ 영역 상에 터널 영역이 위치한다. 상기 터널 영역의 경계로부터 상기 매몰 N+ 영역의 경계까지 측방거리(lateral distance)는 일정하다.
이 이이피롬 셀의 제조방법은 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하고, 상기 활성영역 상에 게이트 산화막을 형성하는 것을 포함한다. 상기 게이트 산화막 상에 오프닝을 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내에 매몰 N+ 영역을 형성한다. 상기 오프닝의 측벽에 스페이서 패턴을 형성한다. 상기 오프닝 내의 상기 스페이서 패턴으로 한정된 영역은 터널영역이 된다. 상기 마스크 패턴 및 상기 스페이서 패턴을 식각마스크로 사용하여 상기 터널 영역의 게이트 산화막을 제거한다. 상기 마스크 패턴 및 상기 스페이서 패턴을 제거하고, 상기 터널영역에 터널 산화막을 형성한다. 계속해서 통상적인 공정을 적용하여 상기 매몰 N+ 영역 상부에 메모리 게이트를 형성함과 동시에 상기 메모리 게이트로 부터 측방으로 이격된 선택 게이트를 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 평면도이다.
도 6은 도 5의 A-A를 따라 취해진 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 이이피롬 셀은 한쌍의 셀이 소오스 영역(80)의 양측에 대칭적으로 배치되어 상기 소오스 영역(80)을 공유한다. 터널산화막(62)이 형성된 터널 영역(60)의 경계로부터 매몰 N+ 영역(56)의 경계에 이르는 측방 거리는 일정하다.
반도체 기판(50)에 소자분리막(53)이 배치된다. 상기 소자분리막(53)은 서로 교차하는 활성영역을 한정한다. 하나의 이이피롬 셀은 상기 활성영역 상에 서로 이격되어 배치된 메모리 트랜지스터 및 선택 트랜지스터를 포함한다. 상기 메모리 트랜지스터의 게이트, 즉 메모리 게이트(74)는 상기 활성영역 상에 형성된 부유게이트(64a)와 상기 부유게이트(64a) 상부에 형성된 제어게이트 전극(72a)을 포함한다. 상기 상기 제어게이트 전극(72a)과 상기 부유게이트(64a) 사이에 게이트 층간 유전막(70a)이 개재되고, 상기 부유게이트(64a)와 상기 활성영역 사이에 게이트 산화막(52)이 개재된다. 상기 부유게이트(64a)와 상기 활성영역 사이에는 터널 영역(60)이 정의되는데, 상기 터널 영역(60)에는 얇은 게이트 산화막, 즉 터널 산화막(62)이 개재된다. 상기 제어 게이트 전극(72a)은 상기 소자분리막(53)의 상부를 가로지른다. 상기 부유게이트(64a) 하부의 상기 활성영역 내에는 매몰 N+ 영역(56)이 형성된다. 더 구체적으로, 상기 매몰 N+ 영역(56)은 상기 터널 영역(60)을 포함하는 영역, 상기 터널 영역(60)보다 넓은 영역에 형성된다. 상기 터널 영역(60)의 경계로부터 상기 매몰 N+ 영역(56)의 경계에 이르는 측방향의 거리(b)는 일정하다.
상기 선택 트랜지스터의 게이트, 즉 선택 게이트(76)는 상기 활성영역 상부를 가로지르며, 차례로 적층된 하부 선택 게이트(64b), 층간유전막(70b) 및 상부 선택 게이트(72b)를 포함한다. 도시되진 않았지만, 상기 하부 선택 게이트(64b) 및 상기 상부 선택 게이트(72b)는 버팅 콘택 또는 콘택 홀 등의 상기 층간유전막(70b)을 통하는 연결 수단에 의해 전기적으로 접속된다.
상기 메모리 게이트(74) 및 상기 선택 게이트(76)는 활성영역을 3영역으로 나눈다. 상기 메모리 게이트(74) 및 상기 선택 게이트(76) 사이의 영역 내에는 셀 공핍 영역(78)이 형성되고, 상기 셀 공핍 영역(78) 양측의 영역 내에는 소오스 영역(80) 및 드레인 영역(82)이 각각 형성된다. 상기 소오스 영역(80)은 상기 메모리 게이트(74)에 인접한 활성영역 내에 형성되고, 상기 드레인 영역(82)은 상기 선택 게이트(76)에 인접한 활성영역 내에 형성된다. 상기 소오스 영역(80)은 상기 소자분리막(53)과 교차하는 방향으로 한정된 활성영역 내에 형성되어 소자분리막(53)에 의해 격리된 셀들에 병렬로 접속된다.
도 7 내지 도 11은 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, 반도체 기판(50) 상에 게이트 산화막(52)을 형성하고, 상기 게이트 산화막(52) 상에 오프닝을 갖는 마스크 패턴(54)을 형성한다. 상기 게이트 산화막(52)은 250Å 내지 350Å 정도의 두께로 형성하는 것이 바람직하다. 상기 마스크 패턴(54)을 이온 주입 마스크로 사용하여 상기 반도체 기판(50) 내에 불순물을 주입하여 매몰 N+ 영역(56)을 형성한다.
도 8을 참조하면, 상기 마스크 패턴(54) 상에 스페이서 절연막을 콘포말하게 형성하고, 상기 스페이서 절연막을 이방성 식각하여 상기 오프닝의 측벽에 스페이서 패턴(58)을 형성한다. 상기 스페이서 패턴(58)는 상기 매몰 N+ 영역(56) 상에 터널 영역(60)을 한정한다. 상기 마스크 패턴(54) 및 상기 스페이서 패턴(58)은 상기 게이트 산화막(52)과 식각선택비를 갖는 물질로써, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 마스크 패턴(54) 및 상기 스페이서 패턴(58)을 식각마스크로 사용하여 상기 터널 영역(60)의 게이트 산화막을 제거한다.
도 9를 참조하면, 상기 스페이서 패턴(58) 및 상기 마스크 패턴(54)을 제거한다. 상기 스페이서 패턴(58) 및 상기 마스크 패턴(54)은 습식식각법을 사용하여 제거할 수 있다. 본 발명에서 상기 터널 영역(60)의 가장자리는 상기 스페이서 패턴(58)의 가장자리에 정렬된다. 따라서, 상기 터널 영역(60)의 경계로부터 상기 매몰 N+ 영역(56)의 경계에 이르는 측방 거리(b)를 일정하게 할 수 있다. 또한, 스페이서 패턴(58)의 폭을 조절함으로써 그 측방 거리를 조절할 수 있다. 도시된 것과 같이, 서로 대칭으로 형성되는 한쌍의 메모리 셀에서 종래기술과 같은 쉬프트현상이 일어나지 않는 것이 보여진다.
상기 터널 영역(60)에 터널 산화막(62)을 형성한다. 상기 터널 산화막(62)은 상기 기판을 산소분위기에서 열산화함으로써 형성할 수 있다. 이 때, 터널 산화막(62)과 기판 사이의 계면 트랩 밀도를 낮추기 위하여 상기 터널 산화막(62) 형성공정은 2단계로 실시할 수 있다. 즉, 상기 터널 산화막(62) 형성공정은 상기 기판을 산소분위기에서 열산화하는 1단계와, 상기 NO 및 N2O 중 선택되어진 하나의 분위기에서 열산화하는 2단계로 구성된다. 2 단계 열산화 공정동안 NO 또는 N2O의 질소 원자가 산화막과 상기 기판의 계면에 패시베이션되어 계면 트랩 밀도가 낮은 터널 산화막(62)을 형성할 수 있다.
도 10을 참조하면, 상기 터널 산화막(62)이 형성된 반도체 기판 상에 통상의 방법을 사용하여 부유게이트 패턴(64a) 및 하부 선택 게이트(64b)를 형성한다. 상기 부유게이트 패턴(64a)은 상기 매몰 N+ 영역(56) 및 그 주변영역 상부에 형성된다. 상기 부유게이트 패턴(64a)의 일부분은 상기 활성영역에 인접한 소자분리막(도 5의 53) 상에 중첩되고, 상기 하부 선택 게이트(64b)는 상기 소자분리막(도 5의 53)을 가로질러 다수의 활성영역들 상부를 가로지른다.
도 11을 참조하면, 계속해서 통상의 이이피롬 형성방법을 적용하여 상기 부유게이트 패턴(64a)의 상부에 제어게이트 전극(72a)을 형성하고, 상기 하부 선택 게이트(64b) 상부에 상부 선택 게이트(72b)를 형성한다. 상기 부유게이트 패턴(64a)과 상기 제어게이트 전극(72a) 사이에는 게이트 층간 유전막(70a)이 개재되고, 상기 하부 선택 게이트(64b)와 상기 상부 선택 게이트(72b) 사이에는 층간 유전막(70b)이 개재된다.
상기 상부 선택 게이트(72b)는 상기 하부 선택 게이트(64b) 상의 상기 층간 유전막(70b)의 일부분을 식각한 후 형성함으로써, 상기 하부 선택 게이트(64b)와 전기적으로 접속되도록 형성할 수 있다. 이와 다른 방법으로, 통상의 버팅 콘택 형성공정을 적용하여 상기 하부 선택 게이트(64b) 및 상기 상부 선택 게이트(72b)를 전기적으로 접속시킬 수도 있다.
상술한 것과 같이 본 발명에 따르면, 이이피롬 셀의 터널 산화막이 형성될 영역인 터널 영역을 형성함에 있어서, 매몰 N+ 영역 형성을 위한 이온주입 마스크로 사용된 마스크 패턴의 오프닝의 측벽에 스페이서 패턴을 형성하고, 상기 스페이서 패턴 및 상기 마스크 패턴을 식각마스크로 사용하여 터널 영역을 형성한다. 따라서, 터널 영역의 경계로부터 매몰 N+ 영역의 경계에 이르는 측방거리를 일정하게 제어할 수 있다. 그 결과, 매몰 N+ 영역과 터널 영역의 오정렬로 인해 유발되는 기입 및 소거 불량을 막을 수 있고, 판독 여유도가 넓은 이이피롬 셀을 제조할 수 있다.
도 1 내지 도 3은 종래의 이이피롬 셀 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 4는 종래의 이이피롬 셀의 문제점을 설명하기 위한 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 평면도이다.
도 6은 도 5의 A-A를 따라 취해진 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 단면도이다.
도 7 내지 도 11은 본 발명의 바람직한 실시예에 따른 이이피롬 셀의 제조방법을 설명하기 위한 공정단면도들이다.
Claims (8)
- 반도체 기판에 형성되어 활성영역을 한정하는 소자분리막;상기 활성영역 내에 측방으로 이격되어 형성된 소오스 영역, 매몰 N+ 영역 및 드레인 영역;상기 매몰 N+ 영역과 상기 드레인 영역 사이의 상기 활성영역 내에 형성되되, 상기 매몰 N+ 영역과 전기적으로 연결된 셀 공핍 영역;상기 소오스 영역 및 상기 매몰 N+ 영역 사이에 정의된 제1 채널영역;상기 셀 공핍 영역과 상기 드레인 영역 사이에 정의된 제2 채널영역;상기 제1 채널영역 및 상기 매몰 N+ 영역 상에 형성된 메모리 게이트;상기 제2 채널 영역 상에 형성된 선택 게이트; 및상기 매몰 N+ 영역 상에 위치하는 터널 영역에 형성된 터널 산화막을 포함하되,상기 터널 영역의 경계로부터 상기 매몰 N+ 영역의 경계까지 측방향의 거리는 일정한 것을 특징으로 하는 이이피롬 메모리 셀.
- 제1 항에 있어서,상기 메모리 게이트는,부유게이트;상기 부유게이트 상에 형성된 게이트 층간 유전막(inter-gate dieletric);및상기 게이트 층간 유전막 상에 형성된 제어게이트 전극을 포함하는 것을 특징으로 하는 이이피롬 메모리 셀.
- 제1 항에 있어서,상기 선택 게이트는,하부 선택 게이트;상기 하부 선택 게이트 상에 형성된 층간 유전막;및상기 층간 유전막 상에 형성된 상부 선택 게이트를 더 포함하되,상기 상부 선택 게이트 및 상기 하부 선택 게이트는 전기적으로 접속된 것을 특징으로 하는 이이피롬 메모리 셀.
- 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 오프닝을 갖는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내에 매몰 N+ 영역을 형성하는 단계;상기 오프닝의 측벽에 스페이서 패턴을 형성하여 터널영역을 한정하는 단계;상기 마스크 패턴 및 상기 스페이서 패턴을 식각마스크로 사용하여 상기 터널 영역의 게이트 산화막을 제거하는 단계;상기 마스크 패턴 및 상기 스페이서 패턴을 제거하는 단계;상기 터널영역에 터널 산화막을 형성하는 단계; 및상기 매몰 N+ 영역 상부에 메모리 게이트를 형성함과 동시에 상기 메모리 게이트로 부터 측방으로 이격된 선택 게이트를 형성하는 단계를 포함하는 이이피롬 셀의 제조방법.
- 제4 항에 있어서,상기 메모리 게이트 및 상기 선택 게이트를 이온주입 마스크로 사용하여 상기 활성영역 내에 소오스 영역, 셀 공핍 영역 및 드레인 영역을 형성하는 단계를 더 포함하되,상기 셀 공핍 영역은 상기 메모리 게이트 및 상기 선택 게이트으로 나뉘어진 3 영역 중, 상기 메모리 게이트 및 상기 선택 게이트 사이의 활성영역에 형성되어 상기 매몰 N+ 영역과 전기적으로 접속되고, 상기 소오스 영역 및 상기 드레인 영역은 상기 메모리 게이트 및 상기 선택 게이트에 인접한 다른 두 영역에 각각 형성되는 것을 특징으로 하는 이이피롬 셀의 제조방법.
- 제4 항에 있어서,상기 마스크 패턴 및 상기 스페이서 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
- 제4 항에 있어서,상기 터널영역의 게이트 산화막은 습식식각법을 사용하여 제거하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
- 제4 항에 있어서,상기 터널 산화막을 형성하는 단계는,상기 반도체 기판을 산소 분위기에서 열산화하는 1 단계;및상기 반도체 기판을 NO 및 N2O 중 선택되어진 하나의 분위기에서 열산화하는 2 단계를 포함하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390075B2 (en) | 2008-11-04 | 2013-03-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070247915A1 (en) * | 2006-04-21 | 2007-10-25 | Intersil Americas Inc. | Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide |
| KR100784870B1 (ko) * | 2006-07-14 | 2007-12-14 | 삼성전자주식회사 | 이이피롬 장치 및 그 제조 방법 |
| KR100857741B1 (ko) | 2006-10-02 | 2008-09-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 제조방법 |
| CN101359509B (zh) * | 2008-09-02 | 2010-06-02 | 北京芯技佳易微电子科技有限公司 | 一次性可编程存储器电路及其编程和读取方法 |
| JP5502314B2 (ja) * | 2008-12-09 | 2014-05-28 | ローム株式会社 | Ｅｅｐｒｏｍ |
| JP2011100876A (ja) * | 2009-11-06 | 2011-05-19 | Asahi Kasei Electronics Co Ltd | Ｐチャネル型不揮発性メモリ及び半導体装置、ｐチャネル型不揮発性メモリの製造方法 |
| JP5839958B2 (ja) * | 2010-12-29 | 2016-01-06 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990076126A (ko) * | 1998-03-27 | 1999-10-15 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20020000466A (ko) * | 2000-06-26 | 2002-01-05 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
| KR20020001247A (ko) * | 2000-06-27 | 2002-01-09 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617972B2 (ja) * | 1988-02-26 | 1997-06-11 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| US5439838A (en) * | 1994-09-14 | 1995-08-08 | United Microelectronics Corporation | Method of thinning for EEPROM tunneling oxide device |
| DE19620032C2 (de) * | 1996-05-17 | 1998-07-09 | Siemens Ag | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
| ITTO980516A1 (it) * | 1998-06-12 | 1999-12-12 | St Microelectronics Srl | Procedimento per la fabbricazione di transistori di selezione di memor ie non volatili serial-flash, eprom, eeprom e flash-eeprom in configur |
| EP1091408A1 (en) * | 1999-10-07 | 2001-04-11 | STMicroelectronics S.r.l. | Non-volatile memory cell with a single level of polysilicon |
| JP2001210730A (ja) * | 2000-01-25 | 2001-08-03 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6703670B1 (en) * | 2001-04-03 | 2004-03-09 | National Semiconductor Corporation | Depletion-mode transistor that eliminates the need to separately set the threshold voltage of the depletion-mode transistor |
| CN1208836C (zh) * | 2001-04-11 | 2005-06-29 | 华邦电子股份有限公司 | 电可擦可编程的内存装置及其制造方法 |
-
2003
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-
2004
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-
2006
- 2006-01-10 US US11/328,790 patent/US7271080B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990076126A (ko) * | 1998-03-27 | 1999-10-15 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20020000466A (ko) * | 2000-06-26 | 2002-01-05 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
| KR20020001247A (ko) * | 2000-06-27 | 2002-01-09 | 박종섭 | 플래쉬 메모리 셀의 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390075B2 (en) | 2008-11-04 | 2013-03-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
Also Published As
| Publication number | Publication date |
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