JP2001210730A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
(57)【要約】 （修正有）
【課題】 セルサイズの縮小を可能にする不揮発性半導
体記憶装置の製造方法を提供する。 【解決手段】 Ｐ型半導体基板１１上にマトリクス状に
配置され、それぞれ浮遊ゲート及び制御ゲートを有する
複数のメモリ素子からなり、Ｎ型拡散領域で構成され、
一方向に延長して設けられたドレイン領域１４と、浮遊
ゲートを挟むようにしてドレイン領域１４と平行に設け
られたＮ型拡散層領域で構成されたソース領域１８から
なり、ソース領域１８と対向する位置にソース領域１８
と交差する方向に延長して形成される制御ゲート２４に
より構成され、かつメモリ素子の書き込み条件に選択ソ
ース領域２６に正電圧を、選択ワードラインに該当ソー
ス領域に印加した電圧以上の正電圧を選択ドレイン領域
２７及び基板を接地し選択的に浮遊ゲートに電子を注入
する不揮発性半導体素子において、トンネルウィンドウ
１７形成後にメモリセルのソース１８を自己整合的に形
成する。
体記憶装置の製造方法を提供する。 【解決手段】 Ｐ型半導体基板１１上にマトリクス状に
配置され、それぞれ浮遊ゲート及び制御ゲートを有する
複数のメモリ素子からなり、Ｎ型拡散領域で構成され、
一方向に延長して設けられたドレイン領域１４と、浮遊
ゲートを挟むようにしてドレイン領域１４と平行に設け
られたＮ型拡散層領域で構成されたソース領域１８から
なり、ソース領域１８と対向する位置にソース領域１８
と交差する方向に延長して形成される制御ゲート２４に
より構成され、かつメモリ素子の書き込み条件に選択ソ
ース領域２６に正電圧を、選択ワードラインに該当ソー
ス領域に印加した電圧以上の正電圧を選択ドレイン領域
２７及び基板を接地し選択的に浮遊ゲートに電子を注入
する不揮発性半導体素子において、トンネルウィンドウ
１７形成後にメモリセルのソース１８を自己整合的に形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関するものである。
憶装置の製造方法に関するものである。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ（不揮発性半導体記
憶装置）の製造方法としては、以下に示すようなものが
あった。
憶装置）の製造方法としては、以下に示すようなものが
あった。
【０００３】図６は従来の不揮発性半導体記憶装置の製
造工程断面図である。
造工程断面図である。
【０００４】（１）まず、図６（ａ）に示すように、Ｓ
ｉ基板１上にＬＯＣＯＳ法などにより素子分離領域を形
成した後、酸化膜２を形成する。
ｉ基板１上にＬＯＣＯＳ法などにより素子分離領域を形
成した後、酸化膜２を形成する。
【０００５】（２）次に、図６（ｂ）に示すように、レ
ジスト３をマスクとしてメモリセルのドレイン４／ソー
ス５を形成すべく砒素（Ａｓ）などのイオン注入を行
う。
ジスト３をマスクとしてメモリセルのドレイン４／ソー
ス５を形成すべく砒素（Ａｓ）などのイオン注入を行
う。
【０００６】（３）次に、レジスト３と酸化膜２を除去
した後、図６（ｃ）に示すように、新たにゲート酸化膜
６を形成する。そのゲート酸化膜６の形成後、レジスト
７をマスクにソース拡散層５の一部に開口部を設けるた
め、この開口部にあたるゲート酸化膜６の部分をエッチ
ングを行い除去する。この開口部をトンネルウィンドウ
８と呼ぶこととする。
した後、図６（ｃ）に示すように、新たにゲート酸化膜
６を形成する。そのゲート酸化膜６の形成後、レジスト
７をマスクにソース拡散層５の一部に開口部を設けるた
め、この開口部にあたるゲート酸化膜６の部分をエッチ
ングを行い除去する。この開口部をトンネルウィンドウ
８と呼ぶこととする。
【０００７】（４）次に、図６（ｄ）に示すように、レ
ジスト７を除去後、トンネルウィンドウ部８に薄い酸化
膜９を形成した後、メモリセルの浮遊ゲート形成のため
のポリシリコン膜１０と、その上部に酸化膜−窒化膜−
酸化膜の３層構造になるようにＯＮＯ膜１１を熱酸化と
ＣＶＤ（化学的気相成長法）により形成する。
ジスト７を除去後、トンネルウィンドウ部８に薄い酸化
膜９を形成した後、メモリセルの浮遊ゲート形成のため
のポリシリコン膜１０と、その上部に酸化膜−窒化膜−
酸化膜の３層構造になるようにＯＮＯ膜１１を熱酸化と
ＣＶＤ（化学的気相成長法）により形成する。
【０００８】（５）次に、図６（ｅ）に示すように、メ
モリセルのみにポリシリコン膜１０とＯＮＯ膜１１が形
成されるようにレジスト（図示なし）を形成し、エッチ
ングを行う。
モリセルのみにポリシリコン膜１０とＯＮＯ膜１１が形
成されるようにレジスト（図示なし）を形成し、エッチ
ングを行う。
【０００９】（６）次に、図６（ｆ）に示すように、選
択トランジスタのゲート酸化膜１２を形成した後、メモ
リセルの制御（コントロール）ゲートと選択トランジス
タのゲートを形成するために、ポリシリコン・タングス
テンシリサイドの積層膜１３をＣＶＤにより形成する。
択トランジスタのゲート酸化膜１２を形成した後、メモ
リセルの制御（コントロール）ゲートと選択トランジス
タのゲートを形成するために、ポリシリコン・タングス
テンシリサイドの積層膜１３をＣＶＤにより形成する。
【００１０】（７）次に、図６（ｇ）に示すように、メ
モリセルの制御ゲート１４及び選択トランジスタのゲー
ト１５を形成するようにポリシリコン・タングステンシ
リサイドの積層膜１３をエッチングする。
モリセルの制御ゲート１４及び選択トランジスタのゲー
ト１５を形成するようにポリシリコン・タングステンシ
リサイドの積層膜１３をエッチングする。
【００１１】（８）次に、図６（ｈ）に示すように、ト
ランジスタのソース１７・ドレイン１６は、Ｎ- 領域と
深いＮ+ 領域を、例えば、リン等のＮ型のイオン注入に
より形成する。
ランジスタのソース１７・ドレイン１６は、Ｎ- 領域と
深いＮ+ 領域を、例えば、リン等のＮ型のイオン注入に
より形成する。
【００１２】図７はこのようにして得られるＥＥＰＲＯ
Ｍの回路図である。
Ｍの回路図である。
【００１３】すなわち、左側からドレイン４と、ゲート
と、ソース１７とからなるメモリセルと、そのソース１
７に接続されるソースと、ゲートと、ドレイン１６とか
らなる選択トランジスタが形成される。
と、ソース１７とからなるメモリセルと、そのソース１
７に接続されるソースと、ゲートと、ドレイン１６とか
らなる選択トランジスタが形成される。
【００１４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＥＥＰＲＯＭの製造方法では、トンネルウィン
ドウ部の形成前にメモリセルのソース・ドレインを形成
するようにしているため、図８（ａ）及び（ｂ）のに
示すように、ホトリソの合わせずれが発生するため、ホ
トリソの合わせ余裕を設ける必要がある。
た従来のＥＥＰＲＯＭの製造方法では、トンネルウィン
ドウ部の形成前にメモリセルのソース・ドレインを形成
するようにしているため、図８（ａ）及び（ｂ）のに
示すように、ホトリソの合わせずれが発生するため、ホ
トリソの合わせ余裕を設ける必要がある。
【００１５】また、０．５μｍのデザインルールで用い
ている露光装置では、ホトリソ一層で０．２μｍの合わ
せずれがある。従って、メモリセルのソース・ドレイン
形成ホトリソの合わせ余裕が０．２μｍ、トンネルウィ
ンドウ形成ホトリソの合わせ余裕が０．２μｍ必要であ
り、トータルで最低０．４μｍ以上必要となる。
ている露光装置では、ホトリソ一層で０．２μｍの合わ
せずれがある。従って、メモリセルのソース・ドレイン
形成ホトリソの合わせ余裕が０．２μｍ、トンネルウィ
ンドウ形成ホトリソの合わせ余裕が０．２μｍ必要であ
り、トータルで最低０．４μｍ以上必要となる。
【００１６】また、図８（ａ）及び（ｂ）のに示すト
ンネルウィンドウの径においては、現状ではホトリソの
解像限界以下の径で形成することはできない。
ンネルウィンドウの径においては、現状ではホトリソの
解像限界以下の径で形成することはできない。
【００１７】本発明は、上記問題点を除去し、トンネル
ウィンドウ部とメモリセルのソース部とのホトリソ合わ
せ余裕を縮小するとともに、トンネルウィンドウ寸法を
ホトリソ解像限界以下の径に縮小し、セルサイズの縮小
を可能にする不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
ウィンドウ部とメモリセルのソース部とのホトリソ合わ
せ余裕を縮小するとともに、トンネルウィンドウ寸法を
ホトリソ解像限界以下の径に縮小し、セルサイズの縮小
を可能にする不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
【００１８】
【課題を解決するための手段】〔１〕不揮発性半導体記
憶装置の製造方法において、Ｐ型半導体基板上にマトリ
クス状に配置され、それぞれ浮遊（フローティング）ゲ
ート及び制御ゲートを有する複数のメモリ素子からな
り、Ｎ型拡散領域で構成され、一方向に延長して設けら
れたドレイン領域と、前記浮遊ゲートを挟むようにして
前記ドレイン領域と平行に設けられたＮ型拡散層領域で
構成されたソース領域からなり、前記ソース領域と対向
する位置にソース領域と交差する方向に延長して形成さ
れる制御ゲートにより構成され、かつメモリ素子の書き
込み条件に選択ソース領域に正電圧を、選択ワードライ
ンに該当ソース領域に印加した電圧以上の正電圧を選択
ドレイン領域及び基板を接地し選択的に浮遊ゲートに電
子を注入する不揮発性半導体素子において、トンネルウ
ィンドウの形成後にメモリセルのソースを自己整合的に
形成することを特徴とする。
憶装置の製造方法において、Ｐ型半導体基板上にマトリ
クス状に配置され、それぞれ浮遊（フローティング）ゲ
ート及び制御ゲートを有する複数のメモリ素子からな
り、Ｎ型拡散領域で構成され、一方向に延長して設けら
れたドレイン領域と、前記浮遊ゲートを挟むようにして
前記ドレイン領域と平行に設けられたＮ型拡散層領域で
構成されたソース領域からなり、前記ソース領域と対向
する位置にソース領域と交差する方向に延長して形成さ
れる制御ゲートにより構成され、かつメモリ素子の書き
込み条件に選択ソース領域に正電圧を、選択ワードライ
ンに該当ソース領域に印加した電圧以上の正電圧を選択
ドレイン領域及び基板を接地し選択的に浮遊ゲートに電
子を注入する不揮発性半導体素子において、トンネルウ
ィンドウの形成後にメモリセルのソースを自己整合的に
形成することを特徴とする。
【００１９】〔２〕上記〔１〕記載の不揮発性半導体記
憶装置の製造方法において、前記トンネルウィンドウの
形成時にメモリセルのドレイン領域を同時に形成し、前
記メモリセルのドレイン及びソースを同時に自己整合的
に形成することを特徴とする。
憶装置の製造方法において、前記トンネルウィンドウの
形成時にメモリセルのドレイン領域を同時に形成し、前
記メモリセルのドレイン及びソースを同時に自己整合的
に形成することを特徴とする。
【００２０】〔３〕上記〔１〕記載の不揮発性半導体記
憶装置の製造方法において、メモリセルの浮遊ゲート用
のポリシリコン膜及びＯＮＯ膜を形成し、メモリセル領
域以外のＯＮＯ膜を除去し、制御ゲート用のポリシリコ
ン・タングステン積層膜を形成することにより、選択ト
ランジスタのゲート電極をポリシリコン／ポリシリコン
・タングステン積層膜構造にすることを特徴とする。
憶装置の製造方法において、メモリセルの浮遊ゲート用
のポリシリコン膜及びＯＮＯ膜を形成し、メモリセル領
域以外のＯＮＯ膜を除去し、制御ゲート用のポリシリコ
ン・タングステン積層膜を形成することにより、選択ト
ランジスタのゲート電極をポリシリコン／ポリシリコン
・タングステン積層膜構造にすることを特徴とする。
【００２１】〔４〕上記〔２〕記載の不揮発性半導体記
憶装置の製造方法において、メモリセルの浮遊ゲート用
のポリシリコン膜及びＯＮＯ膜を形成し、メモリセル領
域以外のＯＮＯ膜を除去し、制御ゲート用のポリシリコ
ン・タングステン積層膜を形成することにより、選択ト
ランジスタのゲート電極をポリシリコン／ポリシリコン
・タングステン積層膜構造にすることを特徴とする。
憶装置の製造方法において、メモリセルの浮遊ゲート用
のポリシリコン膜及びＯＮＯ膜を形成し、メモリセル領
域以外のＯＮＯ膜を除去し、制御ゲート用のポリシリコ
ン・タングステン積層膜を形成することにより、選択ト
ランジスタのゲート電極をポリシリコン／ポリシリコン
・タングステン積層膜構造にすることを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。
て図を参照しながら詳細に説明する。
【００２３】図１は本発明の第１実施例を示す不揮発性
半導体記憶装置の製造工程断面図である。
半導体記憶装置の製造工程断面図である。
【００２４】（１）まず、図１（ａ）に示すように、Ｓ
ｉ基板１１上にＬＯＣＯＳ法などにより素子分離領域を
形成した後、酸化膜１２を生成する。
ｉ基板１１上にＬＯＣＯＳ法などにより素子分離領域を
形成した後、酸化膜１２を生成する。
【００２５】（２）次に、図１（ｂ）に示すように、メ
モリセルのドレインのみ開口するようにレジスト１３を
形成し、砒素（Ａｓ）などのイオン注入を行いメモリセ
ルのドレイン１４を形成する。
モリセルのドレインのみ開口するようにレジスト１３を
形成し、砒素（Ａｓ）などのイオン注入を行いメモリセ
ルのドレイン１４を形成する。
【００２６】（３）次に、図１（ｃ）に示すように、レ
ジスト１３及び酸化膜１２を除去した後、新たにゲート
酸化膜１５を形成し、トンネルウィンドウ領域１７のみ
開口するようにレジスト１６を形成し、レジスト１６を
マスクに砒素（Ａｓ）などのイオン注入を行い、メモリ
セルのソース１８を形成する。
ジスト１３及び酸化膜１２を除去した後、新たにゲート
酸化膜１５を形成し、トンネルウィンドウ領域１７のみ
開口するようにレジスト１６を形成し、レジスト１６を
マスクに砒素（Ａｓ）などのイオン注入を行い、メモリ
セルのソース１８を形成する。
【００２７】（４）次に、図１（ｄ）に示すように、レ
ジスト１６を除去後、トンネルウィンドウ部にトンネル
酸化膜１９を形成する。
ジスト１６を除去後、トンネルウィンドウ部にトンネル
酸化膜１９を形成する。
【００２８】（５）次に、図１（ｅ）に示すように、メ
モリセルの浮遊ゲートの形成のためのポリシリコン膜２
０とその上部に酸化膜−窒化膜−酸化膜の３層構造にな
るようにＯＮＯ膜２１を熱酸化とＣＶＤにより形成す
る。
モリセルの浮遊ゲートの形成のためのポリシリコン膜２
０とその上部に酸化膜−窒化膜−酸化膜の３層構造にな
るようにＯＮＯ膜２１を熱酸化とＣＶＤにより形成す
る。
【００２９】（６）次に、図１（ｆ）に示すように、メ
モリセルのみにポリシリコン膜２０とＯＮＯ膜２１が形
成されるようにレジスト（図示なし）を形成し、エッチ
ングを行う。
モリセルのみにポリシリコン膜２０とＯＮＯ膜２１が形
成されるようにレジスト（図示なし）を形成し、エッチ
ングを行う。
【００３０】（７）次に、図１（ｇ）に示すように、選
択トランジスタのゲート酸化膜２２を形成した後、メモ
リセルの制御ゲートと選択トランジスタのゲートを形成
するために、ポリシリコン・タングステンシリサイドの
積層膜２３をＣＶＤにより形成する。
択トランジスタのゲート酸化膜２２を形成した後、メモ
リセルの制御ゲートと選択トランジスタのゲートを形成
するために、ポリシリコン・タングステンシリサイドの
積層膜２３をＣＶＤにより形成する。
【００３１】（８）次に、図１（ｈ）に示すように、メ
モリセルの制御ゲート２４及び選択トランジスタのゲー
ト２５を形成するように、ポリシリコン・タングステン
シリサイドの積層膜２３をエッチングする。
モリセルの制御ゲート２４及び選択トランジスタのゲー
ト２５を形成するように、ポリシリコン・タングステン
シリサイドの積層膜２３をエッチングする。
【００３２】（９）次に、図１（ｉ）に示すように、選
択トランジスタのソース２６・ドレイン２７を、Ｎ−領
域と深いＮ＋領域をリンなどのＮ型のイオン注入により
形成する。
択トランジスタのソース２６・ドレイン２７を、Ｎ−領
域と深いＮ＋領域をリンなどのＮ型のイオン注入により
形成する。
【００３３】従来技術では、トンネルウィンドウとメモ
リセルドレイン間のホトリソ合わせ余裕の最低寸法が
０．４μｍ以上必要であったが、上記したように第１実
施例によれば、トンネルウィンドウ領域形成後にメモリ
セルのソースを形成することにより、ホトリソ合わせ余
裕をなくすことが可能となり、メモリセルサイズを０．
４μｍ縮小することができる。
リセルドレイン間のホトリソ合わせ余裕の最低寸法が
０．４μｍ以上必要であったが、上記したように第１実
施例によれば、トンネルウィンドウ領域形成後にメモリ
セルのソースを形成することにより、ホトリソ合わせ余
裕をなくすことが可能となり、メモリセルサイズを０．
４μｍ縮小することができる。
【００３４】次に、本発明の第２実施例について説明す
る。
る。
【００３５】第１実施例では、メモリセルのドレイン部
とトンネルウィンドウ部とのホトリソ余裕は解決できる
が、メモリセルのソース・ドレインを別々の工程にて形
成しているため、メモリセルのソース・ドレイン間の寸
法が不安定となる問題がある。メモリセルのソース・ド
レイン間の寸法の最大・最小は、ソース形成のホトリソ
及びトンネルウィンドウの形成のホトリソのホトリソ合
わせ精度によって決まるため、例えば、０．５μｍのデ
ザインルールで用いる露光装置では、最大で０．４μ
ｍ、最小で０．４μｍメモリセルのソース・ドレイン間
の寸法差が発生する場合がある。
とトンネルウィンドウ部とのホトリソ余裕は解決できる
が、メモリセルのソース・ドレインを別々の工程にて形
成しているため、メモリセルのソース・ドレイン間の寸
法が不安定となる問題がある。メモリセルのソース・ド
レイン間の寸法の最大・最小は、ソース形成のホトリソ
及びトンネルウィンドウの形成のホトリソのホトリソ合
わせ精度によって決まるため、例えば、０．５μｍのデ
ザインルールで用いる露光装置では、最大で０．４μ
ｍ、最小で０．４μｍメモリセルのソース・ドレイン間
の寸法差が発生する場合がある。
【００３６】これを解決するようにしたが、第２実施例
である。
である。
【００３７】図２は本発明の第２実施例を示す不揮発性
半導体記憶装置の製造工程断面図である。
半導体記憶装置の製造工程断面図である。
【００３８】（１）まず、図２（ａ）に示すように、Ｓ
ｉ基板３１上にＬＯＣＯＳ法などにより素子分離領域を
形成した後、ゲート酸化膜３２を形成する。そして、メ
モリセルのソース・ドレイン領域を開口するようにレジ
スト３３を形成し、砒素（Ａｓ）などのイオン注入を行
いメモリセルのドレイン３４・ソース３５を形成する。
ｉ基板３１上にＬＯＣＯＳ法などにより素子分離領域を
形成した後、ゲート酸化膜３２を形成する。そして、メ
モリセルのソース・ドレイン領域を開口するようにレジ
スト３３を形成し、砒素（Ａｓ）などのイオン注入を行
いメモリセルのドレイン３４・ソース３５を形成する。
【００３９】（２）次に、図２（ｂ）に示すように、レ
ジスト３３を除去後、トンネルウィンドウ部にトンネル
酸化膜３６を形成し、浮遊ゲート形成のためのポリシリ
コン膜３７とＯＮＯ膜３８を形成し、メモリセルを形成
する。
ジスト３３を除去後、トンネルウィンドウ部にトンネル
酸化膜３６を形成し、浮遊ゲート形成のためのポリシリ
コン膜３７とＯＮＯ膜３８を形成し、メモリセルを形成
する。
【００４０】（３）図２（ｃ）に示すように、以降は、
第１実施例と同様にメモリセルの浮遊ゲート、制御ゲー
ト及び選択トランジスタのゲートの形成後、選択トラン
ジスタのソース３９・ドレイン４０を形成する。
第１実施例と同様にメモリセルの浮遊ゲート、制御ゲー
ト及び選択トランジスタのゲートの形成後、選択トラン
ジスタのソース３９・ドレイン４０を形成する。
【００４１】このように第２実施例によれば、トンネル
ウィンドウの形成後にメモリセルのソース・ドレインを
同時形成するようにしたので、トンネルウィンドウと、
メモリセルドレイン間のホトリソ合わせ余裕分が削除可
能となり、かつ第１実施例で問題となったメモリセルの
ソース・ドレイン間の寸法ばらつきがなくなることによ
り、常に安定したソース・ドレイン間隔が得られる。ま
た、メモリセルのソースとトンネルウィンドウとのホト
リソ合わせ余裕を削除することも可能となる。
ウィンドウの形成後にメモリセルのソース・ドレインを
同時形成するようにしたので、トンネルウィンドウと、
メモリセルドレイン間のホトリソ合わせ余裕分が削除可
能となり、かつ第１実施例で問題となったメモリセルの
ソース・ドレイン間の寸法ばらつきがなくなることによ
り、常に安定したソース・ドレイン間隔が得られる。ま
た、メモリセルのソースとトンネルウィンドウとのホト
リソ合わせ余裕を削除することも可能となる。
【００４２】次に、本発明の第３実施例について説明す
る。
る。
【００４３】第２実施例では、トンネルウィンドウの形
成後にメモリセルのドレインを形成するため、トンネル
ウィンドウ部とメモリセルのドレイン間のホトリソ余裕
分を削除することが可能となった。しかし、メモリセル
のエッジにポリシリコン・タングステンシリサイドの積
層膜のフィラメントが残るという問題がある。
成後にメモリセルのドレインを形成するため、トンネル
ウィンドウ部とメモリセルのドレイン間のホトリソ余裕
分を削除することが可能となった。しかし、メモリセル
のエッジにポリシリコン・タングステンシリサイドの積
層膜のフィラメントが残るという問題がある。
【００４４】この点を図３を参照しながら説明する。
【００４５】（１）まず、図３（ａ）に示すように、第
１実施例と同様に、メモリセルの浮遊ゲート４１を形成
する。４２はゲート酸化膜である。
１実施例と同様に、メモリセルの浮遊ゲート４１を形成
する。４２はゲート酸化膜である。
【００４６】（２）次いで、図３（ｂ）に示すように、
選択トランジスタのゲート酸化膜を形成するため、エッ
チングを行い、メモリセルのゲート酸化膜４２を除去す
る。このゲート酸化膜４２をＳｉ基板にダメージが入ら
ないようにエッチングする際、ゲート酸化膜４２は等方
エッチングされるため、浮遊ゲート４１のエッジ下のメ
モリセルのゲート酸化膜も同時にエッチングされ、エッ
チング箇所４３ができる。
選択トランジスタのゲート酸化膜を形成するため、エッ
チングを行い、メモリセルのゲート酸化膜４２を除去す
る。このゲート酸化膜４２をＳｉ基板にダメージが入ら
ないようにエッチングする際、ゲート酸化膜４２は等方
エッチングされるため、浮遊ゲート４１のエッジ下のメ
モリセルのゲート酸化膜も同時にエッチングされ、エッ
チング箇所４３ができる。
【００４７】（３）次いで、図３（ｃ）に示すように、
選択トランジスタのゲート酸化膜４４を形成後、ポリシ
リコン・タングステンシリサイドの積層膜４５を形成す
る。この際、浮遊ゲートエッジ下のメモリセルのゲート
酸化膜がエッチングされたエッチング箇所４３について
もポリシリコン・タングステンシリサイドの積層膜４５
が形成される。
選択トランジスタのゲート酸化膜４４を形成後、ポリシ
リコン・タングステンシリサイドの積層膜４５を形成す
る。この際、浮遊ゲートエッジ下のメモリセルのゲート
酸化膜がエッチングされたエッチング箇所４３について
もポリシリコン・タングステンシリサイドの積層膜４５
が形成される。
【００４８】（４）次に、図３（ｄ）に示すように、メ
モリセルの制御ゲート及び選択トランジスタのゲートを
形成するためにエッチングを行う。エッチングはＳｉ基
板に対して垂直方向にエッチングされるため、Ｓｉ基板
に水平方向にはエッチングされない。このため、浮遊ゲ
ートエッジであるエッチング箇所４３下に形成されたポ
リシリコン・タングステンシリサイドの積層膜４５はエ
ッチングされず、フィラメント４６として形成される。
モリセルの制御ゲート及び選択トランジスタのゲートを
形成するためにエッチングを行う。エッチングはＳｉ基
板に対して垂直方向にエッチングされるため、Ｓｉ基板
に水平方向にはエッチングされない。このため、浮遊ゲ
ートエッジであるエッチング箇所４３下に形成されたポ
リシリコン・タングステンシリサイドの積層膜４５はエ
ッチングされず、フィラメント４６として形成される。
【００４９】このようにして形成されたフィラメント４
６は剥がれることにより、配線のショートを引き起こす
場合がある。
６は剥がれることにより、配線のショートを引き起こす
場合がある。
【００５０】この問題を解決するために、第３実施例と
して図４を参照しながら説明する。
して図４を参照しながら説明する。
【００５１】図４は本発明の第３実施例を示す不揮発性
半導体記憶装置の製造工程断面図である。
半導体記憶装置の製造工程断面図である。
【００５２】（１）まず、図４（ａ）に示すように、第
１実施例と同様に、Ｓｉ基板５１上にＬＯＣＯＳ法など
により素子分離領域を形成した後、酸化膜５２を形成す
る。その後メモリセルのドレイン領域を開口するように
レジスト５３を形成し、イオン注入を行い、メモリセル
のドレイン５４を形成する。
１実施例と同様に、Ｓｉ基板５１上にＬＯＣＯＳ法など
により素子分離領域を形成した後、酸化膜５２を形成す
る。その後メモリセルのドレイン領域を開口するように
レジスト５３を形成し、イオン注入を行い、メモリセル
のドレイン５４を形成する。
【００５３】（２）次に、図４（ｂ）に示すように、ト
ンネルウィンドウ領域を開口するようにレジスト５５を
形成し、メモリセルのソース５６をイオン注入により形
成する。
ンネルウィンドウ領域を開口するようにレジスト５５を
形成し、メモリセルのソース５６をイオン注入により形
成する。
【００５４】（３）次に、図４（ｃ）に示すように、ト
ンネル酸化膜５７を形成後、ポリシリコン膜５８及びＯ
ＮＯ膜５９を形成する。
ンネル酸化膜５７を形成後、ポリシリコン膜５８及びＯ
ＮＯ膜５９を形成する。
【００５５】（４）次に、図４（ｄ）に示すように、メ
モリセル形成領域にＯＮＯ膜５９が形成されるようにエ
ッチングを行う。
モリセル形成領域にＯＮＯ膜５９が形成されるようにエ
ッチングを行う。
【００５６】（５）次に、図４（ｅ）に示すように、メ
モリセルのドレイン５４領域のみポリシリコン膜５８を
除去するように、レジスト６０を形成する。この際、レ
ジスト６０のエッジは、ＯＮＯ膜５９上に形成する。そ
の後、レジスト６０及びＯＮＯ膜５９をエッチングのマ
スクとしてポリシリコン膜５８をエッチングし除去す
る。
モリセルのドレイン５４領域のみポリシリコン膜５８を
除去するように、レジスト６０を形成する。この際、レ
ジスト６０のエッジは、ＯＮＯ膜５９上に形成する。そ
の後、レジスト６０及びＯＮＯ膜５９をエッチングのマ
スクとしてポリシリコン膜５８をエッチングし除去す
る。
【００５７】（６）次に、図４（ｆ）に示すように、メ
モリセルの制御ゲートと選択トランジスタのゲートを形
成するためにポリシリコン・タングステンシリサイドの
積層膜６１をＣＶＤにより形成する。
モリセルの制御ゲートと選択トランジスタのゲートを形
成するためにポリシリコン・タングステンシリサイドの
積層膜６１をＣＶＤにより形成する。
【００５８】（７）次に、図４（ｇ）に示すように、メ
モリセルの制御ゲート６２及び選択トランジスタのゲー
ト６３を形成するようにポリシリコン・タングステンシ
リサイドの積層膜６１をエッチングする。この際、メモ
リセルの制御ゲート６２は浮遊ゲートより小さく形成す
る。
モリセルの制御ゲート６２及び選択トランジスタのゲー
ト６３を形成するようにポリシリコン・タングステンシ
リサイドの積層膜６１をエッチングする。この際、メモ
リセルの制御ゲート６２は浮遊ゲートより小さく形成す
る。
【００５９】（８）次に、図４（ｈ）に示すように、以
降は、第１実施例と同様に、選択トランジスタのソース
６４・ドレイン６５を形成する。
降は、第１実施例と同様に、選択トランジスタのソース
６４・ドレイン６５を形成する。
【００６０】このように第３実施例によれば、第１実施
例と同様に、トンネルウィンドウの形成後にメモリセル
のソースを形成するようにすることにより、トランジス
タウィンドウとメモリセルのソース間のホトリソ合わせ
余裕分が削除可能となり、かつ第１実施例で発生する浮
遊ゲート下のポリシリコン・タングステンシリサイドの
積層膜のフィラメントの形成も、メモリセルのゲート酸
化膜除去を行わないため、フィラメントが発生すること
がなくなる。
例と同様に、トンネルウィンドウの形成後にメモリセル
のソースを形成するようにすることにより、トランジス
タウィンドウとメモリセルのソース間のホトリソ合わせ
余裕分が削除可能となり、かつ第１実施例で発生する浮
遊ゲート下のポリシリコン・タングステンシリサイドの
積層膜のフィラメントの形成も、メモリセルのゲート酸
化膜除去を行わないため、フィラメントが発生すること
がなくなる。
【００６１】次に、本発明の第４実施例について説明す
る。
る。
【００６２】第２実施例では、メモリセルのソース部と
トンネルウィンドウ部との余裕をなくし、かつメモリセ
ルのソース・ドレイン間の寸法の安定化を行うことが可
能となった。しかし、メモリセルのエッジにポリシリコ
ン・タングステンシリサイドの積層膜のフィラメントが
第１実施例同様に残るという問題がある。
トンネルウィンドウ部との余裕をなくし、かつメモリセ
ルのソース・ドレイン間の寸法の安定化を行うことが可
能となった。しかし、メモリセルのエッジにポリシリコ
ン・タングステンシリサイドの積層膜のフィラメントが
第１実施例同様に残るという問題がある。
【００６３】これを解決するために第４実施例を説明す
る。
る。
【００６４】図５は本発明の第４実施例を示す不揮発性
半導体記憶装置の製造工程断面図である。
半導体記憶装置の製造工程断面図である。
【００６５】（１）まず、図５（ａ）に示すように、第
２実施例と同様にＳｉ基板７１上にＬＯＣＯＳ法などに
より素子分離領域を形成した後、ゲート酸化膜７２を形
成し、メモリセルのドレイン７３・ソース７４、トンネ
ル酸化膜７５を形成し、ポリシリコン膜７６、ＯＮＯ膜
７７を形成する。
２実施例と同様にＳｉ基板７１上にＬＯＣＯＳ法などに
より素子分離領域を形成した後、ゲート酸化膜７２を形
成し、メモリセルのドレイン７３・ソース７４、トンネ
ル酸化膜７５を形成し、ポリシリコン膜７６、ＯＮＯ膜
７７を形成する。
【００６６】（２）次に、図５（ｂ）に示すように、メ
モリセルのみにＯＮＯ膜７７が形成されるようにレジス
ト（図示なし）を形成し、エッチングを行う。
モリセルのみにＯＮＯ膜７７が形成されるようにレジス
ト（図示なし）を形成し、エッチングを行う。
【００６７】（３）次に、図５（ｃ）に示すように、メ
モリセルのソース領域のみポリシリコン膜７６を除去す
るようにレジスト７８を形成する。この際レジスト７８
のエッジは、ＯＮＯ膜７７上に形成する。その後レジス
ト７８及びＯＮＯ膜７７をエッチングのマスクとしてポ
リシリコン膜７６をエッチングし除去する。
モリセルのソース領域のみポリシリコン膜７６を除去す
るようにレジスト７８を形成する。この際レジスト７８
のエッジは、ＯＮＯ膜７７上に形成する。その後レジス
ト７８及びＯＮＯ膜７７をエッチングのマスクとしてポ
リシリコン膜７６をエッチングし除去する。
【００６８】（４）次に、図５（ｄ）に示すように、メ
モリセルの制御ゲートと選択トランジスタのゲートを形
成するためにポリシリコン・タングステンシリサイドの
積層膜７９をＣＶＤにより形成する。
モリセルの制御ゲートと選択トランジスタのゲートを形
成するためにポリシリコン・タングステンシリサイドの
積層膜７９をＣＶＤにより形成する。
【００６９】（５）次に、図５（ｅ）に示すように、メ
モリセルの制御ゲート８０及び選択トランジスタのゲー
ト８１を形成するようにポリシリコン・タングステンシ
リサイドの積層膜７９をエッチングする。この際メモリ
セルの制御ゲート８０は浮遊ゲートより小さく形成す
る。
モリセルの制御ゲート８０及び選択トランジスタのゲー
ト８１を形成するようにポリシリコン・タングステンシ
リサイドの積層膜７９をエッチングする。この際メモリ
セルの制御ゲート８０は浮遊ゲートより小さく形成す
る。
【００７０】（６）以降は、図５（ｆ）に示すように、
第２実施例と同様に選択トランジスタのソース８２・ド
レイン８３を形成する。
第２実施例と同様に選択トランジスタのソース８２・ド
レイン８３を形成する。
【００７１】このように第４実施例によれば、第２実施
例と同様に、トンネルウィンドウの形成後にメモリセル
のソース・ドレインを同時形成するようにすることによ
り、トンネルウィンドウとメモリセルのソース間のホト
リソ合わせ余裕分が削除可能となり、かつ、第１実施例
で問題となったメモリセルのソース・ドレイン間の寸法
ばらつきはなくなり、常に安定したソース・ドレイン間
隔が得られる。
例と同様に、トンネルウィンドウの形成後にメモリセル
のソース・ドレインを同時形成するようにすることによ
り、トンネルウィンドウとメモリセルのソース間のホト
リソ合わせ余裕分が削除可能となり、かつ、第１実施例
で問題となったメモリセルのソース・ドレイン間の寸法
ばらつきはなくなり、常に安定したソース・ドレイン間
隔が得られる。
【００７２】さらに第２実施例で発生する浮遊ゲート下
のポリシリコン・タングステンシリサイドの積層膜のフ
ィラメントの問題も、メモリセルのゲート酸化膜除去を
行わないため、フィラメントの発生がなくなる。
のポリシリコン・タングステンシリサイドの積層膜のフ
ィラメントの問題も、メモリセルのゲート酸化膜除去を
行わないため、フィラメントの発生がなくなる。
【００７３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００７４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００７５】（Ａ）トンネルウィンドウ領域形成後にメ
モリセルのソースを形成することにより、ホトリソ合わ
せ余裕をなくすことが可能となり、メモリセルサイズを
０．４μｍ縮小することができる。
モリセルのソースを形成することにより、ホトリソ合わ
せ余裕をなくすことが可能となり、メモリセルサイズを
０．４μｍ縮小することができる。
【００７６】（Ｂ）トンネルウィンドウの形成後にメモ
リセルのソース・ドレインを同時形成するようにしたの
で、トンネルウィンドウと、メモリセルのドレイン間の
ホトリソ合わせ余裕分が削除可能となり、メモリセルの
ソース・ドレイン間の寸法ばらつきがなくなることによ
り、常に安定したソース・ドレイン間隔が得られる。ま
た、メモリセルのソースとトンネルウィンドウとのホト
リソ合わせ余裕を削除することも可能となる。
リセルのソース・ドレインを同時形成するようにしたの
で、トンネルウィンドウと、メモリセルのドレイン間の
ホトリソ合わせ余裕分が削除可能となり、メモリセルの
ソース・ドレイン間の寸法ばらつきがなくなることによ
り、常に安定したソース・ドレイン間隔が得られる。ま
た、メモリセルのソースとトンネルウィンドウとのホト
リソ合わせ余裕を削除することも可能となる。
【００７７】（Ｃ）トンネルウィンドウの形成後にメモ
リセルのソースを形成するようにすることにより、トラ
ンジスタウィンドウとメモリセルのソース間のホトリソ
合わせ余裕分が削除可能となり、かつ、浮遊ゲート下の
ポリシリコン・タングステンシリサイドの積層膜のフィ
ラメントの形成も、メモリセルのゲート酸化膜除去を行
わないため、フィラメントが発生することがなくなる。
リセルのソースを形成するようにすることにより、トラ
ンジスタウィンドウとメモリセルのソース間のホトリソ
合わせ余裕分が削除可能となり、かつ、浮遊ゲート下の
ポリシリコン・タングステンシリサイドの積層膜のフィ
ラメントの形成も、メモリセルのゲート酸化膜除去を行
わないため、フィラメントが発生することがなくなる。
【００７８】（Ｄ）トンネルウィンドウの形成後にメモ
リセルのソース・ドレインを同時形成するようにするこ
とにより、トンネルウィンドウとメモリセルのソース間
のホトリソ合わせ余裕分が削除可能となり、かつ、メモ
リセルのソース・ドレイン間の寸法ばらつきはなくな
り、常に安定したソース・ドレイン間隔が得られる。
リセルのソース・ドレインを同時形成するようにするこ
とにより、トンネルウィンドウとメモリセルのソース間
のホトリソ合わせ余裕分が削除可能となり、かつ、メモ
リセルのソース・ドレイン間の寸法ばらつきはなくな
り、常に安定したソース・ドレイン間隔が得られる。
【００７９】さらに、浮遊ゲート下のポリシリコン・タ
ングステンシリサイドの積層膜のフィラメントの問題
も、メモリセルのゲート酸化膜除去を行わないため、フ
ィラメントの発生がなくなる。
ングステンシリサイドの積層膜のフィラメントの問題
も、メモリセルのゲート酸化膜除去を行わないため、フ
ィラメントの発生がなくなる。
【図１】本発明の第１実施例を示す不揮発性半導体記憶
装置の製造工程断面図である。
装置の製造工程断面図である。
【図２】本発明の第２実施例を示す不揮発性半導体記憶
装置の製造工程断面図である。
装置の製造工程断面図である。
【図３】フィラメント発生メカニズムの説明図である。
【図４】本発明の第３実施例を示す不揮発性半導体記憶
装置の製造工程断面図である。
装置の製造工程断面図である。
【図５】本発明の第４実施例を示す不揮発性半導体記憶
装置の製造工程断面図である。
装置の製造工程断面図である。
【図６】従来のＥＥＰＲＯＭの製造工程断面図である。
【図７】従来のＥＥＰＲＯＭの回路図である。
【図８】従来のＥＥＰＲＯＭの問題点の説明図である。
１１，３１，５１，７１ Ｓｉ基板 １２，５２ 酸化膜 １３，１６，３３，５３，５５，６０，７８ レジス
ト １４，３４，５４，７３ メモリセルのドレイン １５，２２，３２，７２ ゲート酸化膜 １７ トンネルウィンドウ領域 １８，３５，５６，７４ メモリセルのソース １９，３６，５７，７５ トンネル酸化膜 ２０，３７，５８，７６ ポリシリコン膜 ２１，３８，５９，７７ ＯＮＯ膜 ２３，４５，６１，７９ ポリシリコン・タングステ
ンシリサイドの積層膜 ２４，６２，８０ 制御ゲート ２５，８１ 選択トランジスタのゲート ２６，３９，６４，８２ 選択トランジスタのソース ２７，４０，６５，８３ 選択トランジスタのドレイ
ン ４１ メモリセルの浮遊ゲート ４２ メモリセルのゲート酸化膜 ４３ エッチング箇所 ４４ 選択トランジスタのゲート酸化膜 ４６ フィラメント ６３ 選択トランジスタのゲート
ト １４，３４，５４，７３ メモリセルのドレイン １５，２２，３２，７２ ゲート酸化膜 １７ トンネルウィンドウ領域 １８，３５，５６，７４ メモリセルのソース １９，３６，５７，７５ トンネル酸化膜 ２０，３７，５８，７６ ポリシリコン膜 ２１，３８，５９，７７ ＯＮＯ膜 ２３，４５，６１，７９ ポリシリコン・タングステ
ンシリサイドの積層膜 ２４，６２，８０ 制御ゲート ２５，８１ 選択トランジスタのゲート ２６，３９，６４，８２ 選択トランジスタのソース ２７，４０，６５，８３ 選択トランジスタのドレイ
ン ４１ メモリセルの浮遊ゲート ４２ メモリセルのゲート酸化膜 ４３ エッチング箇所 ４４ 選択トランジスタのゲート酸化膜 ４６ フィラメント ６３ 選択トランジスタのゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA02 AA43 AA62 AB02 AD15 AD17 AD41 AD62 AG07 AG22 5F083 EP02 EP22 EP32 EP55 EP56 EP63 EP68 EP72 GA09 JA04 JA35 JA53 PR28 PR29 5F101 BA02 BA28 BA35 BB02 BD05 BD07 BD22 BD37 BH04 BH19
Claims (4)
- 【請求項１】 Ｐ型半導体基板上にマトリクス状に配置
され、それぞれ浮遊ゲート及び制御ゲートを有する複数
のメモリ素子からなり、Ｎ型拡散領域で構成され、一方
向に延長して設けられたドレイン領域と、前記浮遊ゲー
トを挟むようにして前記ドレイン領域と平行に設けられ
たＮ型拡散層領域で構成されたソース領域からなり、前
記ソース領域と対向する位置にソース領域と交差する方
向に延長して形成される制御ゲートにより構成され、か
つメモリ素子の書き込み条件に選択ソース領域に正電圧
を、選択ワードラインに該当ソース領域に印加した電圧
以上の正電圧を選択ドレイン領域及び基板を接地し選択
的に浮遊ゲートに電子を注入する不揮発性半導体素子に
おいて、トンネルウィンドウを形成後にメモリセルのソ
ースを自己整合的に形成することを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、前記トンネルウィンドウの形成時
にメモリセルのドレイン領域を同時に形成し、前記メモ
リセルのドレイン及びソースを同時に自己整合的に形成
することを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
の製造方法において、メモリセルの浮遊ゲート用のポリ
シリコン膜及びＯＮＯ膜を形成し、メモリセル領域以外
のＯＮＯ膜を除去し、制御ゲート用のポリシリコン・タ
ングステン積層膜を形成することにより、選択トランジ
スタのゲート電極をポリシリコン／ポリシリコン・タン
グステン積層膜構造にすることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項４】 請求項２記載の不揮発性半導体記憶装置
の製造方法において、メモリセルの浮遊ゲート用のポリ
シリコン膜及びＯＮＯ膜を形成し、メモリセル領域以外
のＯＮＯ膜を除去し、制御ゲート用のポリシリコン・タ
ングステン積層膜を形成することにより、選択トランジ
スタのゲート電極をポリシリコン／ポリシリコン・タン
グステン積層膜構造にすることを特徴とする不揮発性半
導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015406A JP2001210730A (ja) | 2000-01-25 | 2000-01-25 | 不揮発性半導体記憶装置の製造方法 |
| US09/671,211 US6506646B1 (en) | 2000-01-25 | 2000-09-28 | Method for manufacturing a semiconductor memory |
| US10/278,802 US6680225B2 (en) | 2000-01-25 | 2002-10-24 | Method for manufacturing a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015406A JP2001210730A (ja) | 2000-01-25 | 2000-01-25 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210730A true JP2001210730A (ja) | 2001-08-03 |
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ID=18542715
Family Applications (1)
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