KR100731058B1 - 이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조방법 - Google Patents

이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조방법 Download PDF

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Abstract

2중 구조의 터널 산화막을 가진 플래시 메모리 셀 및 그 제조 방법이 개시된다. 본 플래시 메모리 셀은, 반도체 기판 위에 제1 두께를 가지는 제1 터널부 및 제2 두께를 가지는 제2 터널부를 포함하는 터널 산화막과, 상기 터널 산화막 위에 형성된 전하 저장층과, 상기 플로팅 게이트 위에 형성된 절연막과,상기 절연막 위에 형성되고 구동 전원이 인가되는 콘트롤 게이트를 포함하는 것을 특징으로 한다. 여기서, 제1 터널부의 제1 두께는 제2 터널부의 제2 두께보다 작다.
플래시 메모리, 스택 게이트, 터널 산화막

Description

이중 터널 산화막을 포함하는 플래시 메모리 셀 및 그 제조 방법{FLASH MEMORY CELL INCLUDING DUAL TUNNEL OXIDE, AND MANUFACTURING METHOD THEREOF}
도 1은 종래의 스택 게이트형 플래시 메모리 셀의 단면도이다.
도 2는 종래의 플래시 메모리 셀의 전압-전류 특성을 나타낸 그래프이다.
도 3은 본 발명에 따른 이중 터널 산화막을 포함하는 플래시 메모리 셀의 단면도이다.
도 4a 및 도 4b는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하는 단면도이다.
도 5는 본 발명에 따른 플래시 메모리 셀의 전압-전류 특성을 나타낸 그래프이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 자세하게는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는, EPROM(Erasable PROM)의 프로그램 입력 방법과 EEPROM(Electrically Erasable PROM)의 소거 방법을 수행하도록 만들어진 비휘발성 반도체 메모리로서, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 플래시 메모리 소자는 전원이 차단되어도 저장된 정보를 유지할 수 있을 뿐만 아니라 정보의 입출력도 자유로워, 최근 디지털 텔레비전, 디지털 캠코더, 휴대 전화, 디지털 카메라, 개인 휴대 단말기, 게임기 등에 널리 이용되고 있다.
플래시 메모리 소자는 셀 구조에 따라 스택 게이트형 소자와 스플리트 게이트형 소자로 대별될 수 있는데, 이 중에서 스택 게이트형 소자는 전하 저장용 플로팅 게이트(Floating Gate) 및 구동 전원이 인가되는 콘트롤 게이트(Control Gate)가 단순 적층된 구조를 가진다.
도 1에는 일반적인 스택 게이트형 플래시 메모리의 단위 셀을 개략적으로 도시하였다. 도 1을 참조하면, 반도체 기판(10)에 활성 소자 영역을 구분하는 소자 분리막(미도시)이 플래시 메모리 소자의 비트라인 방향으로 형성되어 있고, 이웃하는 소자분리막 사이의 활성 소자 영역 위에 터널 산화막(20), 플로팅 게이트(22), 게이트간 절연막(24) 및 콘트롤 게이트(26)이 차례로 형성되어 있다. 그리고, 반도체 기판(10)의 표면에는 플로팅 게이트(22) 아래의 채널 영역을 사이에 두고 서로 이격된 소스/드레인 확산 영역(14)이 형성되어 있다.
도 1에 도시한 스택 게이트형 플래시 메모리 소자의 단위 셀은, 드레인 전자가 채널 핫 전자 주입(Channel Hot electron Injection) 방식에 의해 플로팅 게이트로 주입됨으로써 프로그램되고, 또한 플로팅 게이트에 갇혀 있던 전자들이 FN 터널링(Fowler-Nordheim Tunneling) 메카니즘에 의해 방출됨으로써 소거된다. 도 2 에는 일반적인 NOR형 플래시 메모리 셀의 게이트 전압(VG)-전류(Id) 특성을 도시하였다. 소거 상태에서는 플로팅 게이트에 과잉 정공이 들어 있어 트랜지스터의 특성은 점선으로 나타낸 곡선 (a)와 같이 공핍형이 된다. 따라서, 메모리 셀의 특성은 곡선 (b)와 같이 선택 트랜지스터의 문턱값이 1V로 결정되는 채널 증가형 특성이 된다. 프로그램 상태에서는 플로팅 게이트에 전자가 주입되고 있어, 플로팅 게이트 트랜지스터의 문턱 전압은 거의 7V가 되어 셀 특성은 곡선 (c)와 같이 된다.
그러나, 이와 같은 종래의 플래시 메모리 셀은 1개의 단위 셀에 1비트(Bit)의 정보만을 저장할 수 있다. 만약 1개의 셀에 2비트 이상의 정보 저장이 가능한 플래시 메모리 셀을 형성할 수 있다면, 종래의 플래시 메모리 소자에 비하여 2배 이상 향상된 메모리 집적도를 구현할 수 있을 것이다.
본 발명은 1개의 셀 구조 내에서 2비트 이상의 정보 저장이 가능한 다중 비트 플래시 메모리 셀의 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은 종래와 동일한 면적 내에 2중 터널 산화막 구조를 형성하여 2이상의 프로그램 및 소거 전압으로 구동되는 다중 비트 플래시 셀을 제공한다.
본 발명에 따른 플래시 메모리 셀은, 반도체 기판 위에 제1 두께를 가지는 제1 터널부 및 제2 두께를 가지는 제2 터널부를 포함하는 터널 산화막과, 상기 터널 산화막 위에 형성된 전하 저장층과, 상기 플로팅 게이트 위에 형성된 절연막과, 상기 절연막 위에 형성되고 구동 전원이 인가되는 콘트롤 게이트를 포함하는 것을 특징으로 한다. 여기서, 제1 터널부의 제1 두께는 제2 터널부의 제2 두께보다 작다.
또한, 위와 같은 플래시 메모리 셀을 형성하기 위한 본 발명에 따른 셀 형성 방법은, 적어도 2이상의 소자 분리막에 의해 구분된 반도체 기판의 활성 소자 영역 위에 제1 터널 산화막을 형성하는 단계와, 상기 제1 터널 산화막의 일부를 사진 공정 및 에칭 공정을 통해 제거하는 단계와, 상기 기판의 상기 활성 소자 영역에 제2 터널 산화막을 형성하는 단계와, 상기 제1 터널 산화막 및 상기 제2 터널 산화막 위에 전하 저장층을 형성하는 단계와, 상기 전하 저장층 위에 절연막을 형성하는 단계와, 상기 절연막 위에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
[실시예 1]
도 3에는 본 발명에 따른 플래시 메모리 셀의 개략적인 단면도를 도시하였다. 도 3에서 보듯이, 본 플래시 메모리 셀은 반도체 기판(10) 위에 제1 두께를 가지는 제1 터널부(20a) 및 제2 두께를 가지는 제2 터널부(20b)가 형성된 2중 구조의 터널 산화막을 포함한다. 여기서, 제1 터널부(20a)의 제1 두께는 제2 터널부(20b)의 제2 두께보다 작은 치수로 형성된다.
또한, 제1 터널부(20a) 및 제2 터널부(20b) 위에는 전하 저장층(22)이 형성 되어 있다. 전하 저장층(22)을 폴리실리콘으로 형성하는 경우 플로팅 게이트 및 콘트롤 게이트를 포함하는 2-폴리 구조의 스택 게이트형 플래시 메모리 셀로 구성된다. 또한, 전하 저장층(22)을 실리콘 질화막으로 형성할 수도 있는데, 이 경우에는 터널 산화막 및 절연막(24)과 함께 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 유전막을 구성한다. 플래시 메모리 셀의 SONOS 구조로 구성하는 경우, 게이트의 높이를 줄일 수 있으므로 고집적화에 보다 유리하며, 또한 작동 전압을 크게 줄일 수 있다. 보다 안정된 셀 동작을 위해서는, 전하 저장층(22)는 터널 산화막의 제1 터널부(20a) 및 제2 터널부(20b)를 대략 동일한 면적으로 덮는 것이 바람직하다.
전하 저장층(22) 위에는 콘트롤 게이트(26)과의 절연을 위한 절연막(24)이 형성된다. 그리고, 절연막(24) 위에는 플래시 메모리 셀을 구동하기 위한 구동 전압이 인가되는 콘트롤 게이트(26)가 형성되어 있다.
도 3에 도시한 플래시 메모리 셀은 하나의 셀 구조 내에 두께가 서로 다르게 형성된 2중 구조의 터널 산화막(20a 및 20b)을 포함하기 때문에, 1개의 셀 구조 내에 2비트의 정보 저장이 가능하게 된다. 도 5에는 도 3에 도시한 2비트 플래시 메모리 셀의 게이트 전압(VG)-전류(Id) 특성을 도시하였다. 도 5에서 보듯이, 제1 터널부(20a)를 통한 플래시 메모리 셀의 소거 상태 및 프로그램 상태에서는 초기 전압(Vth1)을 기준으로 각각 곡선 (a1) 및 (c1)과 같은 셀 특성을 보인다. 여기서, 곡선 (b1)은 초기 상태의 셀 특성을 나타낸다. 반면에, 보다 두껍게 형성된 제2 터널부(20b)를 통한 플래시 메모리 셀의 소거 상태 및 프로그램 상태에서는 초기 전압(Vth2)을 기준으로 각각 곡선(a2) 및 (c2)와 같은 셀 특성을 보인다. 여기서, 곡선 (b2)는 제2 터널부(20b)에서의 초기 셀 특성을 나타낸다.
이와 같이, 도 3에 도시한 2비트 플래시 메모리 셀은 프로그램 상태 및 소거 상태가 각각 제1 터널부(20a) 및 제2 터널부(20b)에서 서로 다른 전압-전류 특성을 나타내므로, 데이터의 저장 기능이 1셀당 2비트로 동작될 수 있음을 알 수 있다.
[실시예 2]
다음으로, 본 발명에 따른 2중 구조의 터널 산화막을 포함하는 플래시 메모리 셀을 제조하는 방법을 도 4a 및 도 4b를 참조하여 설명한다.
먼저, 활성 소자 영역을 구분하는 예컨대, STI(Shallow Trench Isolation)와 같은 소자 분리막(12)을 기판(10) 내에 형성한다. 그리고 구분된 활성 소자 영역에서의 기판 표면 부분을 열산화 방식에 의해 산화시키고, 그 위에 포토레지스트 패턴(30)을 형성한다. 그 후, 기판의 산화로 인해 형성된 산화막의 일부를 포토레지스트 패턴(30)을 식각 마스크로 사용하여 식각한다. 이때, 산화막의 제거는 기판의 손상을 방지하기 위하여 습식 식각법을 이용하는 것이 바람직하다. 이렇게 일부가 제거되고 남은 산화막은 도 4a의 21a와 같다.
다음으로, 포토레지스트 패턴(30)을 스트립한 후에, 다시 기판의 활성 소자 영역을 열산화시키면, 도 4b의 산화막(21b)이 형성된다. 이렇게 2단계의 산화막 형성 공정을 거치면, 1차 산화막 형성 공정 후 일부가 제거된 좌측 부분에는 산화 막(21b)만이 형성되고, 우측 부분에는 1차 산화막(21a) 및 2차 산화막(21b)가 중첩되어 보다 두껍게 형성된다. 즉, 좌측에 형성된 산화막은 우측에 형성된 산화막에 비하여 상대적으로 작은 두께로 형성된다.
그 후, 일반적인 플래시 메모리 소자의 게이트 형성 방법에 따라, 전하 저장층(22), 절연막(24) 및 콘트롤 게이트(26)을 형성하면 도 3과 같은 2중 구조의 터널 산화막을 포함하는 플래시 메모리 소자의 단위 셀을 형성할 수 있다.
본 발명에 따르면, 1개의 셀 내에 2비트 이상의 정보 저장이 가능한 다중 비트 플래시 메모리 셀 구조를 형성할 수 있다. 종래의 플래시 메모리 셀과 비교할 때, 주어진 셀 면적 내에 메모리 집적도가 2배 이상 증가된 플래시 메모리를 형성할 수 있으므로, 반도체 소자의 칩 집적도를 크게 향상시킬 수 있다. 나아가, 셀 어레이의 제조 공정상에서 2중 구조의 터널 산화막을 가진 단위 셀을 다양한 방식으로 배치하면, 보다 향상된 기능을 수행하는 셀 어레이를 구성할 수도 있을 것이다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 반도체 기판 위에 제1 두께를 가지는 제1 터널부 및 제2 두께를 가지는 제2 터널부를 포함하는 터널 산화막과,
    상기 터널 산화막 위에 폴리실리콘 또는 실리콘 질화막으로 형성되어 상기 터널 산화막의 상기 제1 터널부 및 상기 제2 터널부를 동일한 면적으로 덮는 전하 저장층과,
    상기 전하 저장층 위에 형성된 절연막과,
    상기 절연막 위에 형성되고 구동 전원이 인가되는 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 셀.
  2. 제1항에서,
    상기 제1 터널부의 상기 제1 두께는 상기 제2 터널부의 상기 제2 두께보다 작은 치수를 가지는 것을 특징으로 하는 플래시 메모리 셀.
  3. 삭제
  4. 제1항에서,
    상기 전하 저장층은 폴리실리콘으로 형성되어 상기 콘트롤 게이트와 함께 2-폴리 게이트 구조를 구성하는 것을 특징으로 하는 플래시 메모리 셀.
  5. 제1항에서,
    상기 전하저장층은 실리콘 질화막으로 형성되어, 상기 터널 산화막 및 상기 절연막과 함께 SONOS 구조를 구성하는 것을 특징으로 하는 플래시 메모리 셀.
  6. 적어도 2이상의 소자 분리막에 의해 구분된 반도체 기판의 활성 소자 영역 위에 제1 터널 산화막을 형성하는 단계와,
    상기 제1 터널 산화막의 일부를 사진 공정 및 에칭 공정을 통해 제거하는 단계와,
    상기 기판의 상기 활성 소자 영역에 제2 터널 산화막을 형성하는 단계와,
    상기 제1 터널 산화막 및 상기 제2 터널 산화막 위에서 상기 제1 터널 산화막 및 상기 제2 터널 산화막을 동일한 면적으로 덮도록 폴리실리콘 또는 실리콘 질화막으로 전하 저장층을 형성하는 단계와,
    상기 전하 저장층 위에 절연막을 형성하는 단계와,
    상기 절연막 위에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 셀 형성 방법.
  7. 제6항에서,
    상기 제1 터널 산화막은 상기 제2 터널 산화막의 두께보다 작은 것을 특징으로 하는 플래시 메모리 소자의 셀 형성 방법.
  8. 삭제
  9. 제6항에서,
    상기 전하 저장층은 폴리실리콘으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 셀 형성 방법.
  10. 제6항에서,
    상기 전하 저장층은 실리콘 질화막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 셀 형성 방법.
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