CN113764530A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113764530A CN113764530A CN202010492502.6A CN202010492502A CN113764530A CN 113764530 A CN113764530 A CN 113764530A CN 202010492502 A CN202010492502 A CN 202010492502A CN 113764530 A CN113764530 A CN 113764530A
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- tunnel oxide
- layer
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 92
- 230000005641 tunneling Effects 0.000 claims abstract description 82
- 238000007667 floating Methods 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims description 78
- 238000005530 etching Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 230000015654 memory Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；第一隧穿氧化层，位于所述第一区域的半导体衬底上；第二隧穿氧化层，位于所述第二区域的半导体衬底上，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度；浮置栅极，位于所述第一隧穿氧化层和第二隧穿氧化层上。本申请所述的半导体结构及其形成方法，将常规半导体结构中的隧穿氧化层分为厚度不同的两部分，可以同时兼顾闪存器件擦除速度以及应力诱导泄漏电流，即保证擦除速度的同时尽量降低应力诱导泄漏电流。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。在存储器件中，快闪存储器(flash memory，简称闪存)已经成为非挥发性存储器的主流。
闪存可以分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF，charge-trapping Flash)两类。对于浮栅结构闪存，由于浮置栅极的存在，使闪存可以完成信息的读(read)、写(program)、擦除(erase)，即便在没有电源供给的情况下，浮置栅极的存在可以保持存储数据的完整性，具有集成度高、存取速度较快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
然而，目前的闪存器件中仍然存在难以兼顾闪存器件擦除速度以及应力诱导泄漏电流的问题，因此，有必要提出一种新的闪存器件及其制作方法，来同时兼顾闪存器件擦除速度以及应力诱导泄漏电流的产生。
发明内容
本申请提供一种半导体结构及其形成方法，可以同时兼顾闪存器件擦除速度以及应力诱导泄漏电流的产生。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域的半导体衬底上形成第一隧穿氧化层；在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度；在所述第一隧穿氧化层和第二隧穿氧化层上形成浮置栅极。
在本申请的一些实施例中，在所述第一区域的半导体衬底上形成第一隧穿氧化层，在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括：在所述第一区域和第二区域的半导体衬底上形成第一隧穿氧化材料层；去除所述第一区域的半导体衬底上的第一隧穿氧化材料层；在所述第一区域的半导体衬底上和所述第二区域的第一隧穿氧化材料层上形成第二隧穿氧化材料层，所述第一区域上的第二隧穿氧化材料层构成所述第一隧穿氧化层，所述第二区域上的第一隧穿氧化材料层和第二隧穿氧化材料层构成所述第二隧穿氧化层。
在本申请的一些实施例中，在所述第一区域的半导体衬底上形成第一隧穿氧化层，在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括：在所述第一区域和第二区域的半导体衬底上形成隧穿氧化材料层；回刻蚀部分所述第一区域的半导体衬底上的隧穿氧化材料层，所述第一区域上的隧穿氧化材料层构成所述第一隧穿氧化层，所述第二区域上的隧穿氧化材料层构成所述第二隧穿氧化层。
在本申请的一些实施例中，所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。
在本申请的一些实施例中，所述第一隧穿氧化层的长度为5纳米至150纳米，所述第二隧穿氧化层的长度为10纳米至150纳米。
在本申请的一些实施例中，所述第二隧穿氧化层的厚度为70埃至110埃，第一隧穿氧化层的厚度为20埃至105埃。
在本申请的一些实施例中，所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第二隧穿氧化层一侧的半导体衬底中形成漏极，在所述第一隧穿氧化层一侧的半导体衬底中形成源极。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述浮置栅极上形成控制栅介质层，在所述控制栅介质层上形成控制栅极。
在本申请的一些实施例中，所述控制栅介质层为氧化物-氮化物-氧化物三层结构。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域；第一隧穿氧化层，位于所述第一区域的半导体衬底上；第二隧穿氧化层，位于所述第二区域的半导体衬底上，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度；浮置栅极，位于所述第一隧穿氧化层和第二隧穿氧化层上。
在本申请的一些实施例中，所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。
在本申请的一些实施例中，所述第一隧穿氧化层的长度为5纳米至150纳米，所述第二隧穿氧化层的长度为10纳米至150纳米。
在本申请的一些实施例中，所述第二隧穿氧化层的厚度为70埃至110埃，第一隧穿氧化层的厚度为20埃至105埃。
在本申请的一些实施例中，所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。
在本申请的一些实施例中，所述半导体结构还包括：位于所述第二隧穿氧化层一侧的半导体衬底中的漏极，位于所述第一隧穿氧化层一侧的半导体衬底中的源极。
在本申请的一些实施例中，所述半导体结构还包括：位于所述浮置栅极上的控制栅介质层，位于所述控制栅介质层上的控制栅极。
在本申请的一些实施例中，所述控制栅介质层为氧化物-氮化物-氧化物三层结构。
本申请所述的半导体结构及其形成方法，将常规半导体结构中的隧穿氧化层分为厚度不同的两部分，可以同时兼顾闪存器件擦除速度以及应力诱导泄漏电流。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2至图14为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的示意图。参考图1所示，所述半导体结构包括半导体衬底200，所述半导体衬底200表面依次形成有隧穿氧化层210、浮置栅极220、控制栅介质层230和控制栅极240，所述隧穿氧化层210两侧的半导体衬底200中分别形成有源极250和漏极260。其中，高质量的隧穿氧化层可以降低应力诱导氧化层损伤(stress-induced oxidedamage)，从而影响电子/空穴陷阱。
当所述半导体结构进行″写″的功能时，电子沿轨迹20从漏极260穿过隧穿氧化层210移动到浮置栅极220中；当所述半导体结构进行″擦除″的功能时，电子沿轨迹21从浮置栅极220穿过隧穿氧化层210移动到源极250中。其中，所述″写″和″擦除″对所述隧穿氧化层210的厚度有严格的要求，当所述半导体结构进行″写″的功能时，若所述隧穿氧化层210太薄，则可能导致漏极260一侧产生应力诱导泄漏电流″stress-induced leakage current，SILC″；当所述半导体结构进行″擦除″的功能时，若所述隧穿氧化层210太厚，则会降低擦除速度。
然而如图1所示，所述隧穿氧化层210的厚度是均匀的，若所述隧穿氧化层210太薄，则可能导致漏极260一侧产生应力诱导泄漏电流；若所述隧穿氧化层210太厚，则会降低擦除速度。所述隧穿氧化层210不能同时兼顾擦除速度以及应力诱导泄漏电流的产生。
为了解决上述问题，本申请提供一种半导体结构及其形成方法，针对所述″写″和″擦除″时的不同电子迁移路径，将隧穿氧化层分为厚度不同的两部分，来同时兼顾擦除速度以及应力诱导泄漏电流的问题。
图2至图14为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
本申请的实施例提供一种半导体结构的形成方法，包括：参考图2至图3，提供半导体衬底100，所述半导体衬底100包括第一区域101和第二区域102；参考图5至图8，在所述第一区域101的半导体衬底100上形成第一隧穿氧化层121，在所述第二区域102的半导体衬底100上形成第二隧穿氧化层122，所述第二隧穿氧化层122的厚度大于所述第一隧穿氧化层121的厚度；参考图9，在所述第一隧穿氧化层121和第二隧穿氧化层122上形成浮置栅极130。
参考图2，图2为所述半导体衬底100的俯视图。所述半导体衬底100包括第一区域101和第二区域102，所述半导体衬底100还包括若干隔离结构110以及被所述若干隔离结构110分隔的若干有源区。一方面，图2可以简洁地说明半导体衬底100中各区域的分布情况；另一方面，由于后续工艺步骤中会同时提供不同方向的截面图来说明本申请技术方案，因此，图2中可以标注出不同的截面位置A-A和B-B。
参考图3，提供半导体衬底100，所述半导体衬底100包括第一区域101和第二区域102。需要说明的是，所述第一区域101和第二区域102用于定义后续形成的第一隧穿氧化层和第二隧穿氧化层的位置，并不是半导体衬底中的实际结构。
所述半导体衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。在本申请的一些实施例中，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
参考图4，所述半导体衬底100中形成有若干有源区以及隔离所述若干有源区的隔离结构110，所述隔离结构110的顶面高于所述半导体衬底100的上表面。
在本申请的一些实施例中，形成所述隔离结构110的材料可以是氧化硅、氮化硅或其他低介电常数材料。
参考图5至图8，在所述第一区域101的半导体衬底100上形成第一隧穿氧化层121，在所述第二区域102的半导体衬底100上形成第二隧穿氧化层122，所述第二隧穿氧化层122的厚度大于所述第一隧穿氧化层121的厚度。
参考图5，在所述半导体衬底100上形成第一隧穿氧化材料层121a。
在本申请的一些实施例中，形成所述第一隧穿氧化材料层121a的方法包括化学气相沉积工艺或物理气相沉积工艺或热氧化法。
参考图6，去除所述第一区域101上以及靠近所述第一区域101的半导体衬底100上的第一隧穿氧化材料层121a。
在本申请的一些实施例中，所述去除所述第一区域101上以及靠近所述第一区域101的半导体衬底100上的第一隧穿氧化材料层121a的方法包括湿法刻蚀或干法刻蚀。
在本申请的一些实施例中，所述去除所述第一区域101上以及靠近所述第一区域101的半导体衬底100上的第一隧穿氧化材料层121a的方法包括：在所述第一隧穿氧化材料层121a上形成图案化的掩膜层，所述图案化的掩膜层定义所述需要去除的第一隧穿氧化材料层121a的位置；刻蚀所述第一隧穿氧化材料层121a。
参考图7，在所述半导体衬底100上和所述第一隧穿氧化材料层121a上形成第二隧穿氧化材料层122a，其中，所述第一区域101上的第二隧穿氧化材料层122a构成所述第一隧穿氧化层121，所述第二区域102上的第一隧穿氧化材料层121a和第二隧穿氧化材料层122a构成所述第二隧穿氧化层122。
需要说明的是，附图中的尺寸比例并不是实际的尺寸比例，仅仅是为了方便说明不同结构而已。所述第一隧穿氧化材料层121a的厚度较薄，所述第一区域101上的第一隧穿氧化层和第二区域102上的第二隧穿氧化层的厚度差异并不十分明显，所述第一区域101和第二区域102交界处的阶梯状也不明显，在实际沉积工艺中，所述交界处会形成弧形的过渡结构。并且所述过渡结构的长度相对于整个隧穿氧化层的厚度来说很小，不会影响第一区域101和第二区域102上的第一隧穿氧化层121和第二隧穿氧化层122的划分。
在本申请的一些实施例中，形成所述第二隧穿氧化材料层122a的方法包括化学气相沉积工艺或物理气相沉积工艺或热氧化法。
参考图8，在所述若干有源区上依次形成了所述第一隧穿氧化材料层121a和所述第二隧穿氧化材料层122a。
参考图9，在所述第一隧穿氧化层121和第二隧穿氧化层122上形成浮置栅极130。所述第一隧穿氧化层121和所述第二隧穿氧化层122之间的厚度差足够小，不会影响所述浮置栅极130的功能。
在本申请的一些实施例中，形成所述浮置栅极130的材料可以是半导体材料，例如硅、多晶硅或锗等。形成所述浮置栅极130的方法可以是化学气相沉积工艺。
参考图10，所述浮置栅极130的上表面和所述隔离结构110的顶面平齐。
在本申请的一些实施例中，形成所述浮置栅极130的方法包括：在所述第二隧穿氧化材料层122a上和所述隔离结构110上形成浮置栅极材料层；使用化学机械研磨工艺去除高于所述隔离结构110顶面的浮置栅极材料层。
参考图11，回刻蚀所述隔离结构110至所述隔离结构110的顶面与所述第二隧穿氧化材料层122a的表面平齐。
在本申请的一些实施例中，所述回刻蚀包括湿法刻蚀。
参考图12，在所述浮置栅极130上形成控制栅介质层140，在所述控制栅介质层140上形成控制栅极150。
在本申请的一些实施例中，形成所述控制栅介质层170的方法可以是化学气相沉积工艺。
在本申请的一些实施例中，所述控制栅介质层140为氧化物-氮化物-氧化物三层结构。例如，所述控制栅介质层140可以是氧化硅-氮化硅-氧化硅三层结构。
在本申请的一些实施例中，所述控制栅介质层140还可以是一层氮化物、一层氧化物或一层氮化物与一层氧化物形成的双层结构。
在本申请的一些实施例中，形成所述控制栅极180的材料可以是金属氧化物、金属硅化物、金属合金，及其复合物等。
在本申请的一些实施例中，形成所述控制栅极180的方法可以是化学气相沉积工艺或物理气相沉积工艺。
参考图13，在所述浮置栅极130上和所述隔离结构110上形成控制栅介质层140，在所述控制栅介质层140上形成控制栅极150
参考图14，去除所述第一区域101和第二区域102以外的半导体衬底100上的第一隧穿氧化材料层121a、第二隧穿氧化材料层122a、浮置栅极130、控制栅介质层140和控制栅极150，其中，所述第一区域101上的第二隧穿氧化材料层122a构成所述第一隧穿氧化层121，所述第二区域102上的第一隧穿氧化材料层121a和第二隧穿氧化材料层122a构成所述第二隧穿氧化层122；在所述第二隧穿氧化层122一侧的半导体衬底100中形成漏极170，在所述第一隧穿氧化层121一侧的半导体衬底100中形成源极160。
当所述半导体结构进行″写″的功能时，电子沿轨迹10从漏极170穿过第二隧穿氧化层122移动到浮置栅极130中；当所述半导体结构进行″擦除″的功能时，电子沿轨迹11从浮置栅极130穿过第一隧穿氧化层121移动到源极160中。
在本申请的一些实施例中，所述去除所述第一区域101和第二区域102以外的半导体衬底100上的第一隧穿氧化材料层121a、第二隧穿氧化材料层122a、浮置栅极130、控制栅介质层140和控制栅极150的方法包括湿法刻蚀或干法刻蚀。
在本申请的一些实施例中，所述第二隧穿氧化层122与所述第一隧穿氧化层121的厚度差为5埃至50埃，例如为10埃、20埃、30埃或40埃等。所述厚度差不能太大，否则可能影响浮置栅极的性能。
在本申请的一些实施例中，所述第一隧穿氧化层121的长度为5纳米至150纳米，例如为50纳米、100纳米或150纳米等；所述第二隧穿氧化层122的长度为10纳米至150纳米，例如为50纳米、100纳米或150纳米等。具体地，所述长度可以根据器件整体尺寸，以及电子迁移路径10和11来设置，使所述路径10不会穿过所述第一隧穿氧化层121，而所述路径11不会穿过所述第二隧穿氧化层122。其中，所述长度指的是在A-A方向上的尺寸。
在本申请的一些实施例中，所述第二隧穿氧化层122的厚度为70埃至110埃，例如为80埃、90埃或100埃等，具体地，所述第二隧穿氧化层122的厚度可以以不产生应力诱导泄漏电流需要的厚度作为标准来参考；所述第一隧穿氧化层121的厚度为20埃至105埃，例如为50埃、80埃或100埃等，具体地，所述第一隧穿氧化层121的厚度可以根据所述半导体器件对擦除速度的需要来设置。
在本申请的一些实施例中，所述第二隧穿氧化层122的材料和所述第一隧穿氧化层121的材料相同。例如，所述第二隧穿氧化层122和所述第一隧穿氧化层121的材料可以为氧化硅。
在本申请的另一些实施例中，在所述第一区域101的半导体衬底100上形成第一隧穿氧化层121，在所述第二区域102的半导体衬底100上形成第二隧穿氧化层122，所述第二隧穿氧化层122的厚度大于所述第一隧穿氧化层121的厚度的方法包括：在所述第一区域101和第二区域102的半导体衬底100上形成隧穿氧化材料层；回刻蚀部分所述第一区域101的半导体衬底100上的隧穿氧化材料层，所述第一区域101上的隧穿氧化材料层构成所述第一隧穿氧化层121，所述第二区域102上的隧穿氧化材料层构成所述第二隧穿氧化层122。这种方法只需要沉积一次隧穿氧化材料层，可以节约工艺步骤，但是由于第一隧穿氧化层和第二隧穿氧化层的厚度差异较小，因此对回刻蚀工艺的精度要求较高。
本申请的实施例还提供一种半导体结构，参考图14，所述半导体结构包括：半导体衬底100，所述半导体衬底100包括第一区域101和第二区域102；第一隧穿氧化层121，位于所述第一区域101的半导体衬底100上；第二隧穿氧化层122，位于所述第二区域102的半导体衬底100上，所述第二隧穿氧化层122的厚度大于所述第一隧穿氧化层121的厚度；浮置栅极130，位于所述第一隧穿氧化层121和第二隧穿氧化层122上。
参考图14，所述半导体衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。在本申请的一些实施例中，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。需要说明的是，所述第一区域101和第二区域102用于定义后续形成的第一隧穿氧化层和第二隧穿氧化层的位置，并不是半导体衬底中的实际结构。
继续参考图14，在所述第一区域101的半导体衬底100上形成有第一隧穿氧化层121，在所述第二区域102的半导体衬底100上形成有第二隧穿氧化层122，所述第二隧穿氧化层122的厚度大于所述第一隧穿氧化层121的厚度。
需要说明的是，附图中的尺寸比例并不是实际的尺寸比例，仅仅是为了方便说明不同结构而已。所述第一隧穿氧化层121和所述第二隧穿氧化层122的厚度差异并不十分明显，所述第一隧穿氧化层121和所述第二隧穿氧化层122交界处的阶梯状也不明显，在实际结构中，所述交界处会形成弧形的过渡结构。并且所述过渡结构的长度相对于整个隧穿氧化层的厚度来说很小，不会影响第一区域101和第二区域102上的第一隧穿氧化层121和第二隧穿氧化层122的划分。
在本申请的一些实施例中，所述第二隧穿氧化层122与所述第一隧穿氧化层121的厚度差为5埃至50埃，例如为10埃、20埃、30埃或40埃等。所述厚度差不能太大，否则可能影响浮置栅极的性能。
在本申请的一些实施例中，所述第一隧穿氧化层121的长度为5纳米至150纳米，例如为50纳米、100纳米或150纳米等；所述第二隧穿氧化层122的长度为10纳米至150纳米，例如为50纳米、100纳米或150纳米等。具体地，所述长度可以根据器件整体尺寸，以及电子迁移路径10和11来设置，使所述路径10不会穿过所述第一隧穿氧化层121，而所述路径11不会穿过所述第二隧穿氧化层122。其中，所述长度指的是在A-A方向上的尺寸。
在本申请的一些实施例中，所述第二隧穿氧化层122的厚度为70埃至110埃，例如为80埃、90埃或100埃等，具体地，所述第二隧穿氧化层122的厚度可以以不产生应力诱导泄漏电流需要的厚度作为标准来参考；所述第一隧穿氧化层121的厚度为20埃至105埃，例如为50埃、80埃或100埃等，具体地，所述第一隧穿氧化层121的厚度可以根据所述半导体器件对擦除速度的需要来设置。
在本申请的一些实施例中，所述第二隧穿氧化层122的材料和所述第一隧穿氧化层121的材料相同。例如，所述第二隧穿氧化层122和所述第一隧穿氧化层121的材料可以为氧化硅。
继续参考图14，在所述第一隧穿氧化层121和第二隧穿氧化层122上形成有浮置栅极130。所述第一隧穿氧化层121和所述第二隧穿氧化层122之间的厚度差足够小，不会影响所述浮置栅极130的功能。
在本申请的一些实施例中，形成所述浮置栅极130的材料可以是半导体材料，例如硅、多晶硅或锗等。
继续参考图14，在所述浮置栅极130上形成有控制栅介质层140，在所述控制栅介质层140上形成有控制栅极150。
在本申请的一些实施例中，所述控制栅介质层140为氧化物-氮化物-氧化物三层结构。例如，所述控制栅介质层140可以是氧化硅-氮化硅-氧化硅三层结构。
在本申请的一些实施例中，所述控制栅介质层140还可以是一层氮化物、一层氧化物或一层氮化物与一层氧化物形成的双层结构。
在本申请的一些实施例中，形成所述控制栅极180的材料可以是金属氧化物、金属硅化物、金属合金，及其复合物等。
继续参考图14，在所述第二隧穿氧化层122一侧的半导体衬底100中形成漏极170，在所述第一隧穿氧化层121一侧的半导体衬底100中形成源极160。
当所述半导体结构进行″写″的功能时，电子沿轨迹10从漏极170穿过第二隧穿氧化层122移动到浮置栅极130中；当所述半导体结构进行″擦除″的功能时，电子沿轨迹11从浮置栅极130穿过第一隧穿氧化层121移动到源极160中。
本申请所述的半导体结构中，可以针对所述″写″和″擦除″时的不同电子迁移路径10和11，将隧穿氧化层分为厚度不同的两部分，第一隧穿氧化层121和第二隧穿氧化层122，并针对所述″写″和″擦除″时对隧穿氧化层厚度的不同需求，设置不同厚度的第一隧穿氧化层121和第二隧穿氧化层122来同时满足所述″写″和″擦除″对隧穿氧化层的厚度需求，从而同时兼顾擦除速度以及应力诱导泄漏电流的问题，即保证擦除速度的同时尽量降低应力诱导泄漏电流。
对比图14和图1，常规半导体结构中的隧穿氧化层210的厚度是均匀的，不能同时兼顾擦除速度以及应力诱导泄漏电流的问题。而在本申请提供一种半导体结构的形成方法及一种半导体结构中，可以针对所述″写″和″擦除″时的不同电子迁移路径10和11，将隧穿氧化层分为厚度不同的两部分，第一隧穿氧化层121和第二隧穿氧化层122，并针对所述″写″和″擦除″时对隧穿氧化层厚度的不同需求，设置不同厚度的第一隧穿氧化层121和第二隧穿氧化层122来同时满足所述″写″和″擦除″对隧穿氧化层的厚度需求，从而同时兼顾擦除速度以及应力诱导泄漏电流的问题，即保证擦除速度的同时尽量降低应力诱导泄漏电流。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域的半导体衬底上形成第一隧穿氧化层；
在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度；
在所述第一隧穿氧化层和第二隧穿氧化层上形成浮置栅极。
2.如权利要求1所述半导体结构的形成方法，其特征在于，在所述第一区域的半导体衬底上形成第一隧穿氧化层，在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括：
在所述第一区域和第二区域的半导体衬底上形成第一隧穿氧化材料层；
去除所述第一区域的半导体衬底上的第一隧穿氧化材料层；
在所述第一区域的半导体衬底上和所述第二区域的第一隧穿氧化材料层上形成第二隧穿氧化材料层，所述第一区域上的第二隧穿氧化材料层构成所述第一隧穿氧化层，所述第二区域上的第一隧穿氧化材料层和第二隧穿氧化材料层构成所述第二隧穿氧化层。
3.如权利要求1所述半导体结构的形成方法，其特征在于，在所述第一区域的半导体衬底上形成第一隧穿氧化层，在所述第二区域的半导体衬底上形成第二隧穿氧化层，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括：
在所述第一区域和第二区域的半导体衬底上形成隧穿氧化材料层；
回刻蚀部分所述第一区域的半导体衬底上的隧穿氧化材料层，所述第一区域上的隧穿氧化材料层构成所述第一隧穿氧化层，所述第二区域上的隧穿氧化材料层构成所述第二隧穿氧化层。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一隧穿氧化层的长度为5纳米至150纳米，所述第二隧穿氧化层的长度为10纳米至150纳米。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隧穿氧化层的厚度为70埃至110埃，第一隧穿氧化层的厚度为20埃至105埃。
7.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述方法还包括：在所述第二隧穿氧化层一侧的半导体衬底中形成漏极，在所述第一隧穿氧化层一侧的半导体衬底中形成源极。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述方法还包括：在所述浮置栅极上形成控制栅介质层，在所述控制栅介质层上形成控制栅极。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述控制栅介质层为氧化物-氮化物-氧化物三层结构。
11.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域；
第一隧穿氧化层，位于所述第一区域的半导体衬底上；
第二隧穿氧化层，位于所述第二区域的半导体衬底上，所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度；
浮置栅极，位于所述第一隧穿氧化层和第二隧穿氧化层上。
12.如权利要求11所述半导体结构，其特征在于，所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。
13.如权利要求11所述半导体结构，其特征在于，所述第一隧穿氧化层的长度为5纳米至150纳米，所述第二隧穿氧化层的长度为10纳米至150纳米。
14.如权利要求11所述半导体结构，其特征在于，所述第二隧穿氧化层的厚度为70埃至110埃，第一隧穿氧化层的厚度为20埃至105埃。
15.如权利要求11所述半导体结构，其特征在于，所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。
16.如权利要求11所述半导体结构，其特征在于，还包括：位于所述第二隧穿氧化层一侧的半导体衬底中的漏极，位于所述第一隧穿氧化层一侧的半导体衬底中的源极。
17.如权利要求11所述半导体结构，其特征在于，还包括：位于所述浮置栅极上的控制栅介质层，位于所述控制栅介质层上的控制栅极。
18.如权利要求17所述半导体结构，其特征在于，所述控制栅介质层为氧化物-氮化物-氧化物三层结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010492502.6A CN113764530A (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010492502.6A CN113764530A (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113764530A true CN113764530A (zh) | 2021-12-07 |
Family
ID=78783030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010492502.6A Pending CN113764530A (zh) | 2020-06-03 | 2020-06-03 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113764530A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992737A (ja) * | 1995-09-28 | 1997-04-04 | Oki Electric Ind Co Ltd | 不揮発性メモリ装置 |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| CN1992345A (zh) * | 2005-12-26 | 2007-07-04 | 东部电子股份有限公司 | 包括双隧道氧化物层的闪存单元及其制造方法 |
| CN101000929A (zh) * | 2006-01-11 | 2007-07-18 | 中芯国际集成电路制造(上海)有限公司 | 堆叠栅－源一侧电子注入闪存储器及其制造方法 |
| JP2007250724A (ja) * | 2006-03-15 | 2007-09-27 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置およびその製造方法と書き込み方法 |
| US20100171168A1 (en) * | 2009-01-06 | 2010-07-08 | Samsung Electronics Co., Ltd | Non-volatile memory device and method of manufacturing the same |
| CN104299944A (zh) * | 2013-07-16 | 2015-01-21 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其形成方法 |
| CN108831888A (zh) * | 2018-06-13 | 2018-11-16 | 上海华力微电子有限公司 | 一种sonos存储器及其制造方法 |
-
2020
- 2020-06-03 CN CN202010492502.6A patent/CN113764530A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992737A (ja) * | 1995-09-28 | 1997-04-04 | Oki Electric Ind Co Ltd | 不揮発性メモリ装置 |
| US5897354A (en) * | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| CN1992345A (zh) * | 2005-12-26 | 2007-07-04 | 东部电子股份有限公司 | 包括双隧道氧化物层的闪存单元及其制造方法 |
| CN101000929A (zh) * | 2006-01-11 | 2007-07-18 | 中芯国际集成电路制造(上海)有限公司 | 堆叠栅－源一侧电子注入闪存储器及其制造方法 |
| JP2007250724A (ja) * | 2006-03-15 | 2007-09-27 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置およびその製造方法と書き込み方法 |
| US20100171168A1 (en) * | 2009-01-06 | 2010-07-08 | Samsung Electronics Co., Ltd | Non-volatile memory device and method of manufacturing the same |
| CN104299944A (zh) * | 2013-07-16 | 2015-01-21 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器及其形成方法 |
| CN108831888A (zh) * | 2018-06-13 | 2018-11-16 | 上海华力微电子有限公司 | 一种sonos存储器及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| US20070047304A1 (en) | Non-volatile semiconductor memory device and method of manufacturing the same | |
| CN100580934C (zh) | 非易失性半导体存储器件及其制造方法 | |
| US6794710B2 (en) | Split-gate flash memory structure and method of manufacture | |
| US7439577B2 (en) | Semiconductor memory and method for manufacturing the same | |
| US7479429B2 (en) | Split game memory cell method | |
| US6130131A (en) | Method for fabricating a flash memory | |
| TWI272717B (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| US20040259310A1 (en) | [split-gate flash memory structure and method of manufacture] | |
| US7118969B2 (en) | Method of manufacturing a floating gate and method of manufacturing a non-volatile semiconductor memory device comprising the same | |
| CN115881524A (zh) | 嵌入式快闪存储器及嵌入式快闪存储器栅极及制备方法 | |
| CN113764530A (zh) | 半导体结构及其形成方法 | |
| KR20050118939A (ko) | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조 방법 | |
| JP2000031305A (ja) | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 | |
| CN113903789A (zh) | 闪存存储器及其制造方法、操作方法 | |
| CN112530963B (zh) | 闪存器件及其制作方法 | |
| US6956254B2 (en) | Multilayered dual bit memory device with improved write/erase characteristics and method of manufacturing | |
| US6627962B2 (en) | Semiconductor memory | |
| KR19990007264A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| US7109082B2 (en) | Flash memory cell | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100823694B1 (ko) | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 | |
| JPH0878542A (ja) | 不揮発性半導体装置 | |
| JP3664884B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100390958B1 (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |