JPH0992737A

JPH0992737A - 不揮発性メモリ装置

Info

Publication number: JPH0992737A
Application number: JP7250359A
Authority: JP
Inventors: Akira Uchiyama; 章内山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-09-28
Filing date: 1995-09-28
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】不揮発性メモリ装置において、ドレイン拡散
層上部のトンネル酸化膜を局部的に厚くしたり、ドレイ
ン拡散層のトンネル酸化膜近傍を低濃度化することによ
り、ドレイン電圧による誤消去を防止する。【解決手段】ｐ型シリコン基板１０１上に下からトン
ネル酸化膜３０１、浮遊ゲート電極１０５、ゲート間絶
縁膜１０７、制御ゲート電極１０９を順次積層し、所望
の形状にパターニングし、この積層部を挟み、前記基板
１０１中にｎ型のソース拡散領域１１１及びドレイン拡
散領域１１３を設けてなるＭＩＳＦＥＴ型の不揮発性メ
モリ装置において、前記ドレイン拡散領域１１３上近傍
のトンネル酸化膜３０５の膜厚を、それ以外の領域のト
ンネル酸化膜３０３の膜厚に比べて少なくとも一部分は
厚くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリ装
置に係り、特にフラッシュメモリ、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等における、誤書き込み・誤消去等の誤動作を防
ぐための素子構造に関するものである。

【０００２】

【従来の技術】一般に、このような分野の技術として
は、例えば、以下に示すようなものがあった。図４はか
かる従来の不揮発性メモリの最小単位であるメモリ素子
（セル）の断面図である。

【０００３】この図において、ｐ型シリコン基板１０１
上に１００Å程度の膜厚のトンネル酸化膜１０３、周り
を絶縁された浮遊ゲート電極１０５、浮遊ゲート電極／
制御ゲート間絶縁膜１０７、制御ゲート電極１０９が積
層・パターニングされ、これを挟んでソースｎ⁺拡散層
１１１及びドレインｎ⁺拡散層１１３がｐ型シリコン基
板１０１中に形成されている。

【０００４】情報の記憶は、浮遊ゲート電極１０５中の
電子の多少によって、制御ゲート電極１０９から見た閾
値が変化することにより行う。すなわち、浮遊ゲート電
極１０５中に電子が多いと、制御ゲート電極１０９から
見た閾値は増大し、電子が少ないと、閾値は低下するこ
とを利用するのである。例えば、閾値が４Ｖ以上を
「１」の状態、２Ｖ以下を「０」の状態というように定
義してデジタル情報の記憶を行うことができる。

【０００５】書き込み、消去及び誤動作について図５〜
図７で説明する。図５は従来の不揮発性メモリの書き込
み（電子の注入）方法の説明図である。例えば、ソース
ｎ⁺拡散層１１１には０Ｖ、ドレインｎ⁺拡散層１１３
には６Ｖ、制御ゲート電極１０９には１２Ｖを印加し、
ドレイン電流２０１を流すことにより、ドレイン近傍で
インパクトイオン化により、ホットエレクトロンを発生
させ、この電子をトンネル酸化膜１０３を通過させ、浮
遊ゲート電極１０５に注入する（矢印２０３参照）。こ
れにより、制御ゲート電極１０９から見た閾値は増大
し、「１」の状態になる。

【０００６】図６は従来の不揮発性メモリの消去（電子
の引き抜き）方法の説明図である。例えば、ソースｎ⁺
拡散層１１１を１１Ｖ、制御ゲート電極１０９を０Ｖに
することで、浮遊ゲート電極１０５からソースｎ⁺拡散
層１１１へトンネル酸化膜１０３を介してＦＮトンネル
電流により、電子を引き抜く（矢印２０５参照）。これ
により、制御ゲート電極１０９から見た閾値は低下し、
「０」の状態になる。

【０００７】これら記憶情報の読み取りは、例えば制御
ゲート電圧には３Ｖ、ドレイン電圧には１Ｖを印加し、
ソースｎ⁺拡散層１１１とドレインｎ⁺拡散層１１３間
に流れる電流を判定することで行う（図示せず）。
「１」状態であれば、閾値が４Ｖ程度に増大しているわ
けであるから、ゲート電圧３Ｖでは電流は流れず、
「０」状態であればドレイン電流が流れ、情報の判定が
できることになる。

【０００８】浮遊ゲート電極１０５中の電子は、浮遊ゲ
ート電極１０５が周囲から絶縁されており、電源を切っ
ても抜けることはないため、電気的に書き換え可能な不
揮発性のメモリとして利用されている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記し
た従来の不揮発性メモリにおいては、以下のような問題
があった。メモリ装置はセルがマトリクス状に配置さ
れ、例えば、制御ゲートを横方向にストライプ状に配し
（ワードラインと呼ぶ）、ドレイン接続の配線を縦方向
に配し（ビットラインと呼ぶ）、セルの選択はこれらワ
ードライン・ビットラインの交点にて行う。すなわち書
き込みたいセル（選択セル）に該当するワードラインを
１２Ｖに、該当するビットラインを６Ｖにすることで、
前記書き込み動作を行うのである。しかし、書き込み対
象セルでなくても、例えば、その同一ビットライン上の
他のセル（非選択セル）にもドレインの６Ｖは印加され
てしまう。この非選択セルにおいて、誤って消去される
という誤消去が生じてしまう。

【００１０】図７はかかる従来の不揮発性メモリにおけ
る誤消去の説明図である。非選択セルのドレインｎ⁺拡
散層１１３に６Ｖが印加されると、図７に示すように、
浮遊ゲート電極１０５からドレインｎ⁺拡散層１１３
へ、電流により電子が引き抜かれる（矢印２０７参
照）。つまり、ドレイン電圧による誤消去が生じてしま
うのである。非選択セルでは制御ゲート電極１０９は０
Ｖであるため、ドレイン／制御ゲート間電位差は６Ｖ
と、消去時の電位差１１Ｖに比べて小さいものの、多数
セルを書き込みの間、このストレスが加わるため、徐々
に電荷が抜けて、「１」データが「０」データに化けて
しまうことになる。これは記憶データが消失してしまう
ことであり、信頼性上許容できない問題となる。

【００１１】本発明は、上記問題点を解決するために、
不揮発性メモリ装置において、ドレイン拡散層上部のト
ンネル酸化膜を局部的に厚くしたり、ドレイン拡散層の
トンネル酸化膜近傍を低濃度化することにより、ドレイ
ン電圧による誤消去を防止することができる不揮発性メ
モリ装置及びその製造方法を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕図１に示すように、第１導電（ｐ）型基板（１０
１）上に下から第１絶縁膜（トンネル酸化膜）（３０
１）、浮遊ゲート電極（１０５）、第２絶縁膜（１０
７）、制御ゲート電極（１０９）を順次積層し、所望の
形状にパターニングし、この積層部を挟み、前記第１導
電（ｐ）型基板（１０１）中に第２導電（ｎ）型の第１
拡散領域（１１１）及び第２拡散領域（１１３）を設け
てなるＭＩＳＦＥＴ型の不揮発性メモリ装置において、
前記第１拡散領域（１１１）又は第２拡散領域（１１
３）のいずれか一方の拡散領域上近傍の第１絶縁膜厚
（３０５）を、それ以外の領域の第１絶縁膜（３０３）
の膜厚に比べて少なくとも一部分は厚くするようにした
ものである。

【００１３】したがって、トンネル酸化膜（３０１）の
膜厚が厚い第２膜厚部（３０５）はドレイン拡散層上部
を被って形成されていることから、非選択セルにおける
ドレイン電圧による浮遊ゲート電極からドレインへのＦ
Ｎトンネル電流（誤った電子引き抜きであり、いわゆる
誤消去）を抑制することができる。〔２〕不揮発性メモリ装置の製造方法において、図３に
示すように、第１導電（ｐ）型基板（１０１）の第１酸
化を行い、第１境界部（５０２）を境界にした該第１酸
化膜（５０１）の選択エッチングを行い、次いで第２酸
化を行うことにより、前記第１境界部（５０２）を境界
にして厚い部分（５０７）の第１絶縁膜を形成する工程
と、該第１絶縁膜上に浮遊ゲート電極（１０５）、第２
絶縁膜（１０７）、制御ゲート電極（１０９）を順次積
層し、所望の形状にパターニングし、該積層部を挟み前
記第１導電型基板（１０１）中に第２導電型の第１拡散
領域及び第２拡散領域を形成するようにしたものであ
る。

【００１４】したがって、上記（１）同様に膜厚の厚い
第２膜厚部（５０７）をドレイン近傍ゲート電極下に形
成できる。更に、第２膜厚部（５０７）の酸化膜厚は２
段階の酸化工程により自由度高く所望の値に設定できる
とともに、その領域についてはホトリソグラフィにより
所望の寸法・位置に形成することができる。また、元々
フラッシュメモリでは高電圧駆動用とセルのトンネル膜
用とに膜厚の異なる複数の酸化膜領域を有しているた
め、レジストマスク（５０３）を形成しても工程数増加
にはならないという利点がある。

【００１５】〔３〕図８に示すように、第１導電（ｐ）
型基板（１０１）上に下から第１絶縁膜（１０３）、浮
遊ゲート電極（１０５）、第２絶縁膜（１０７）、制御
ゲート電極（１０９）を順次積層し、所望の形状にパタ
ーニングし、この積層部を挟み、前記基板（１０１）中
に第２導電（ｎ）型の第１拡散領域（１１１）及び第２
拡散領域（１１３）を設けてなるＭＩＳＦＥＴ型の不揮
発性メモリ装置において、前記第１拡散領域（１１１）
又は第２拡散領域（１１３）のいずれか一方の拡散領域
の第１絶縁膜（１０３）近傍のキャリア濃度を他方の拡
散領域より低くするようにしたものである。

【００１６】したがって、ドレイン拡散層（１１３）の
トンネル酸化膜（１０３）近傍が低キャリア濃度である
と、ゲート／ドレイン間に電圧が印加された場合、拡散
層で空乏層が延び、この空乏層に多くの電界がかかるこ
とになる。その結果、トンネル酸化膜自体にかかる電界
は低減し、結局ＦＮトンネル電流を低減することがで
き、誤消去を防止することができる。

【００１７】これは、酸化膜にかる電界Ｅ_OX（＝Ｖ／Ｔ
_OX）を、酸化膜にかかる電圧Ｖを小さくすることで低減
し、その結果トンネル電流を制御したものである。〔４〕不揮発性メモリ装置の製造方法において、図９に
示すように、第１導電（ｐ）型基板（１０１）上に下か
ら第１絶縁膜（トンネル酸化膜）（１０３）、浮遊ゲー
ト電極（１０５）、第２絶縁膜（１０７）、制御ゲート
電極（１０９）を順次積層し、所望の形状にパターニン
グし、この積層部を挟み、前記基板（１０１）中に第２
導電（ｎ）型の第１拡散領域（７０１）及び第２拡散領
域（７０３）を形成し、この第１拡散領域（７０１）及
び第２拡散領域（７０３）に第１回目の第２導電（ｎ）
型イオン注入を行い、その後、一方の拡散領域（７０
１）にのみ第２回目の第２導電（ｎ）型イオン注入を行
うようにしたものである。

【００１８】したがって、ドレイン拡散層（１１３）の
トンネル酸化膜近傍が低キャリア濃度であるセルを形成
することができる。更に、ドレイン拡散層（１１３）を
低濃度ｎ⁺拡散層で形成できることから、ドレインの拡
散層深さを浅くすることができる。その結果ソース・ド
レイン間の実効チャネル長を長くすることができ、パン
チスルーの制御が可能となり、素子寸法の微細化を図る
ことができる。

【００１９】〔５〕不揮発性メモリ装置の製造方法にお
いて、図１０に示すように、第１導電（ｐ）型基板（１
０１）上に下から第１絶縁膜（トンネル酸化膜）（１０
３）、浮遊ゲート電極（１０５）、第２絶縁膜（１０
７）、制御ゲート電極（１０９）を順次積層し、所望の
形状にパターニングし、この積層部を挟み、前記基板
（１０１）中に第２導電（ｎ）型の第１拡散領域（１１
１）及び第２拡散領域（１１３）を形成し、この第１拡
散領域（１１１）及び第２拡散領域（１１３）に第２導
電型イオン注入を行い、その後、一方の拡散領域（１１
３）にのみ第１導電型イオン注入を行うようにしたもの
である。

【００２０】したがって、ドレイン拡散層（１１３）の
トンネル酸化膜近傍が低キャリア濃度であるセルを形成
することができる。更に、ドレイン拡散層（１１３）の
表面層のみに低濃度化するため、ドレイン拡散層のシー
ト抵抗はそれほど大きくならず、拡散抵抗による信号遅
延をもたらすことはない。

【００２１】〔６〕第１導電（ｐ）型基板（１０１）上
に下から第１絶縁膜（１０３）、浮遊ゲート電極（１０
５）、第２絶縁膜（１０７）、制御ゲート電極（１０
９）を順次積層し、所望の形状にパターニングし、この
積層部を挟み、前記基板（１０１）中に第２導電（ｎ）
型の第１拡散領域（１１１）及び第２拡散領域（１１
３）を設けてなるＭＩＳＦＥＴ型の不揮発性メモリ装置
において、前記第１拡散領域（１１１）又は第２拡散領
域（１１３）のいずれか一方の拡散領域上近傍の第１絶
縁膜厚を、それ以外の領域の第１絶縁膜膜厚に比べて少
なくとも一部分は厚くし、なおかつ、この厚膜絶縁膜部
分近傍の前記拡散層領域キャリア濃度を他方の拡散領域
より低くするようにしたものである。

【００２２】したがって、上記（１）と上記（３）記載
の発明を組み合わせた構造とすることが可能である。こ
のように構成することにより、上記（１）と上記（３）
記載の発明を合わせた効果を奏することができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す不揮発性メモリ装置の断面図である。
なお、従来セルと同一機能部分には同一の番号を用いて
いる。図１に示すように、ｐ型シリコン基板１０１上
に、例えば７０Å〜１００Å程度のトンネル酸化膜３０
１の第１膜厚（薄膜）部３０３及びそれより厚い、例え
ば１００Å〜１５０Å程度の膜厚のトンネル酸化膜３０
１の第２膜厚（厚膜）部３０５より成るトンネル酸化膜
３０１、周りを絶縁された、例えばｎ⁺ポリシリコンか
ら成る浮遊ゲート電極１０５、酸化膜／窒化膜／酸化膜
の積層から成る、例えば１８０Å程度の膜厚の浮遊ゲー
ト電極／制御ゲート間絶縁膜１０７、ｎ⁺ポリシリコン
から成る制御ゲート電極１０９が積層・パターニングさ
れ、これを挟んでソースｎ⁺拡散層１１１及びドレイン
ｎ⁺拡散層１１３がｐ型シリコン基板１０１中に形成さ
れている。トンネル酸化膜３０１の第２膜厚部３０５は
ドレインｎ⁺拡散層１１３上部を被って形成される。

【００２４】このように、トンネル酸化膜の第２膜厚部
はドレインｎ⁺拡散層上部を被って形成されていること
から、非選択セルにおけるドレイン電圧による浮遊ゲー
ト電極からドレインへのＦＮトンネル電流（誤った電子
引き抜きであり、いわゆる誤消去）を抑制することがで
きる。ここで、一般にＦＮ電流密度Ｊ_FNは以下の式で表
すことができる。

【００２５】Ｊ_FN＝Ａ・Ｅ_OX ²・ｅｘｐ（−Ｂ／Ｅ_OX）ここで、Ｅ_OXは酸化膜にかかる電界であり、電圧Ｖと酸
化膜Ｔ_OXを用いると、Ｅ_OX＝Ｖ／Ｔ_OX となる。すなわち、ＦＮ電流は酸化膜厚を厚くすると急
激に小さくなることがわかり、ドレインｎ⁺拡散層上部
の第２膜厚部はドレインｎ⁺拡散層へのＦＮ電流を大幅
に抑制できる。

【００２６】なお、ソースｎ⁺拡散層上部においては、
消去時に浮遊ゲート電極からソースｎ⁺拡散層へＦＮ電
流により電子引き抜きを行うため、トンネル酸化膜を厚
く設定することはできない。一方、書き込みはドレイン
電流によるインパクトイオン化で発生したホットエレク
トロン注入により行うため、注入位置がドレインｎ⁺拡
散層近傍のチャネル部であること、およびＦＮ電流とは
異なり、多少トンネル酸化膜が厚くても、大幅に注入効
率が低下することは無いといったことから、ドレインｎ
⁺拡散層上部のトンネル酸化膜を厚くすることができ
る。

【００２７】以上の実施例はドレイン部のトンネル酸化
膜厚を厚くすることで、トンネル電流を低減したが、拡
散層濃度を低減し、空乏層を広げることで酸化膜にかか
る電界を低減する方法も可能である。図２は本発明の第
１実施例を示す不揮発性メモリ装置の第１の製造工程断
面図である。

【００２８】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１０１上にトンネル酸化膜（途中段階）４０
１、浮遊ゲート電極１０５、浮遊ゲート電極／制御ゲー
ト電極間絶縁膜１０７、制御ゲート電極１０９を積層・
パターニング後、ソース領域をレジストマスク４０３で
マスクし、ドレイン拡散領域部及びドレイン上のゲート
側壁部に砒素等のｎ⁺イオン注入４０５を行う。この実
施例では、イオン注入４０５はｐ型シリコン基板１０１
に対して垂直ではない角度を設けて行っている。これ
は、浮遊ゲート電極１０５側壁部へ効率良くイオン注入
４０５するためである。

【００２９】次に、図２（ｂ）に示すように、レジスト
マスク４０３を剥離後、酸素雰囲気で熱処理酸化するこ
とにより、露出したｐ型シリコン基板１０１表面を酸化
する。このときドレイン上は砒素が注入されたｎ⁺拡散
層４０９になっているため酸化速度が速く、ソース領域
上よりも厚い酸化膜４０７が形成される。更に、ドレイ
ン近傍の浮遊ゲート電極１０５下のトンネル酸化膜にお
いては、基板１０１部および浮遊ゲート電極１０５ポリ
シリコン側壁が、より濃いｎ⁺になっていることから、
膜厚が厚くなり、結局、第１膜厚（薄膜）部３０３と、
より厚い第２膜厚（厚膜）部３０５が形成される。

【００３０】ここで、第２膜厚（厚膜）部３０５はゲー
ト端で最も厚く、ゲート内側に向かって薄くなってい
る。（第１膜厚部３０３の膜厚に近づく）。その後、図
示しないが、ソース・ドレインのイオン注入、中間絶縁
膜成膜、コンタクト開口、メタル配線形成等の公知の製
造工程を行うことで、第１実施例のセル構造を得ること
ができる。

【００３１】このように構成したので、膜厚の厚い第２
膜厚部を、ドレイン近傍のゲート電極下に形成すること
ができる。更に、膜厚の厚い第２膜厚部をマスク合わせ
を行わずに、すなわち、ドレインｎ⁺拡散層上部に自己
整合的（セルフアライン）に形成することができるの
で、合わせずれによる歩留まりの低下が起こることはな
い。これは、素子寸法の微細化に伴い、極めて有利であ
る。

【００３２】図３は本発明の第１実施例を示す不揮発性
メモリ装置の第２の製造工程断面図である。まず、図３
（ａ）に示すように、途中段階としてのトンネル酸化膜
５０１をｐ型シリコン基板１０１上全面に形成後、所望
部（第１境界部５０２からドレイン領域側）をレジスト
マスク５０３でマスクし、フッ酸等で選択的に酸化膜を
エッチング除去し、残存トンネル膜５０１を形成する。

【００３３】次に、図３（ｂ）に示すように、レジスト
マスク５０３を除去後、再度全面酸化することで、トン
ネル酸化膜薄膜部５０５及びトンネル酸化膜（途中段
階）５０１が残存していた部分にトンネル酸化膜厚膜部
５０７を形成する。その後、図３（ｃ）に示すように、
浮遊ゲート電極１０５、浮遊ゲート電極／制御ゲート電
極間絶縁膜１０７、制御ゲート電極１０９を積層した
後、トンネル酸化膜薄膜部５０５、トンネル酸化膜厚膜
部５０７境界部５０２がゲート下所望の位置になるよう
マスク合わせを行い、第１実施例のセル構造を得ること
ができる。

【００３４】このように構成することにより、上記製造
方法と同様に膜厚の厚い第２膜厚部をドレイン近傍のゲ
ート電極下に形成することができる。更に、トンネル酸
化膜厚部５０７は２段階の酸化工程により、自由度高く
所望の値に設定できるとともに、その領域についてはホ
トリソグラフィにより所望の寸法・位置に形成すること
ができる。また、元々フラッシュメモリでは高電圧駆動
用とセルのトンネル膜用とに膜厚の異なる複数の酸化膜
領域を有しているため、レジストマスクを形成しても工
程数増加にはならないという利点もある。

【００３５】図８は本発明の第２実施例を示す不揮発性
メモリ装置の断面図である。この図に示すように、ドレ
インｎ⁺拡散層１１３のトンネル酸化膜１０３接触部近
傍に、低濃度ｎ⁺拡散領域６０１を設けることを特徴と
している。なお、低濃度とはキャリアとして低濃度とい
うことである。このように構成することにより、ドレイ
ンｎ⁺拡散層のトンネル酸化膜近傍が低キャリア濃度で
あると、ゲート／ドレイン間に電圧が印加された場合、
拡散層で空乏層が延び、この空乏層に多くの電界がかか
ることになる。その結果、トンネル酸化膜自体にかかる
電界は低減し、結局ＦＮトンネル電流を低減することが
でき、誤消去を防止することができる。

【００３６】これは、酸化膜にかる電界Ｅ_OX（＝Ｖ／Ｔ
_OX）を、酸化膜にかかる電圧Ｖを小さくすることで低減
し、その結果トンネル電流を制御したものである。図９
は本発明の第２実施例を示す不揮発性メモリ装置の第１
の製造工程断面図である。まず、図９（ａ）に示すよう
に、積層ゲート部（１０３〜１０９）をマスクにして、
低濃度イオン注入により低濃度ｎ⁺拡散層（ソースｎ⁺
拡散層）７０１、低濃度ｎ⁺拡散層（ドレインｎ⁺拡散
層）７０３を形成する。

【００３７】その後、図９（ｂ）に示すように、ドレイ
ン部をレジストマスク７０４で被い、ソース領域に高濃
度イオン注入により、高濃度ｎ⁺拡散層７０５を形成す
る。結果的にソースよりも低濃度のドレイン拡散領域を
形成することができる。このように構成することによ
り、ドレインｎ⁺拡散層のトンネル酸化膜近傍が低キャ
リア濃度であるセルを形成することができる。

【００３８】更に、ドレインを低濃度ｎ⁺拡散層で形成
できることから、ドレインの拡散層深さを浅くすること
ができる。その結果ソース・ドレイン間の実効チャネル
長を長くすることができ、パンチスルーの制御が可能と
なり、素子寸法の微細化を図ることができる。図１０は
本発明の第２実施例を示す不揮発性メモリ装置の第２の
製造工程断面図である。

【００３９】まず、図１０（ａ）に示すように、積層ゲ
ート部（１０３〜１０９）をマスクにして、ｎ型高濃度
イオン注入により高濃度ｎ⁺拡散層１１１，１１３を形
成する。その後、図１０（ｂ）に示すように、ソース部
をレジストマスク８０１で被い、ドレイン領域にｐ型の
イオン注入を行い、コンペンセートすることにより、ド
レイン領域表面近傍に、元よりキャリア濃度の低い低濃
度ｎ⁺拡散領域８０３を形成する。

【００４０】このように構成することにより、ドレイン
ｎ⁺拡散層のトンネル酸化膜近傍が低キャリア濃度であ
るセルを形成することができる。更に、ドレインｎ⁺拡
散層の表面層のみに低濃度化するため、ドレインｎ⁺拡
散層のシート抵抗はそれほど大きくならず、拡散抵抗に
よる信号遅延をもたらすことはない。

【００４１】また、ドレインｎ⁺拡散層上部トンネル酸
化膜厚を他の部分よりも厚くし、かつ、このトンネル酸
化膜近傍のドレインｎ⁺拡散層のキャリア濃度を他の部
分よりも薄くした、第１実施例と第２実施例を組み合わ
せた構造とすることも可能である。このように構成する
と、第１実施例と第２実施例を合わせた効果を奏するこ
とができる。

【００４２】また、本発明は、以下のような利用形態を
有する。上記実施例によれば、電気的に書き換え消去可
能なフラッシュメモリとして説明したが、消去を紫外線
で行うＥＰＲＯＭとして用いることもできる。また、実
施例では消去動作を浮遊ゲート電極からソースへの引き
抜きとして説明したが、浮遊ゲート電極からチャネル
（基板）への引き抜きとして用いることもできる。

【００４３】更に、例えば、「０」、「１」（２値）の
デジタル情報記憶として説明したが、制御ゲートから見
た閾値を２値ではなく多値として用いることも当然のこ
とながら可能である。多値として、例えば閾値を４値に
設定すると、２値の２倍の情報量が記憶できる。また、
例えば、閾値１〜５Ｖの範囲で１０ｍＶきざみで４００
値に設定し、アナログ的な使い方をすることもできる。
このような多値の場合は誤消去等の誤動作による閾値変
化の許容量は、２値の場合に比べ厳しいことになるた
め、本発明の効果はより大きくなる。

【００４４】また、トンネル絶縁膜として、酸化膜を用
いて説明したが、当然のことながら酸化後に窒化を行
い、酸化膜中に窒素を導入させる方法においても、本発
明は有効である。なお、本発明は上記実施例に限定され
るものではなく、本発明の趣旨に基づいて種々の変形が
可能であり、これらを本発明の範囲から排除するもので
はない。

【００４５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、（１）請求項１記載の発明によれば、トンネル酸化膜の
膜厚が厚い第２膜厚部はドレイン拡散層上部を被って形
成されていることから、非選択セルにおけるドレイン電
圧による浮遊ゲートからドレインへのＦＮトンネル電流
（誤った電子引き抜きであり、いわゆる誤消去）を抑制
することができる。

【００４６】また、膜厚の厚い第２膜厚部をドレイン近
傍ゲート電極下に形成することができる。更に、第２膜
厚部の酸化膜厚は２段階の酸化工程により、自由度高く
所望の値に設定できるとともに、その領域についてはホ
トリソグラフィにより所望の寸法・位置に形成すること
ができる。また、元々フラッシュメモリでは高電圧駆動
用とセルのトンネル膜用とに膜厚の異なる複数の酸化膜
領域を有しているため、レジストマスクを形成しても工
程数増加にはならないという利点もある。

【００４７】（２）請求項２記載の発明によれば、ドレ
イン拡散層のトンネル酸化膜近傍が低キャリア濃度であ
ると、ゲート／ドレイン間に電圧が印加された場合、拡
散層で空乏層が延び、この空乏層に多くの電界がかかる
ことになる。その結果、トンネル酸化膜自体にかかる電
界は低減し、結局ＦＮトンネル電流を低減することがで
き、誤消去を防止することができる。

【００４８】これは、酸化膜にかる電界Ｅ_OX（＝Ｖ／Ｔ
_OX）を、酸化膜にかかる電圧Ｖを小さくすることで低減
し、その結果トンネル電流を制御したものである。ま
た、ドレイン拡散層のトンネル酸化膜近傍が低キャリア
濃度であるセルを形成することができる。更に、ドレイ
ンを低濃度ｎ⁺拡散層で形成できることから、ドレイン
の拡散層深さを浅くすることができる。その結果ソース
・ドレイン間の実効チャネル長を長くすることができ、
パンチスルーの制御が可能となり、素子寸法の微細化を
図ることができる。

【００４９】また、ドレイン拡散層のトンネル酸化膜近
傍が低キャリア濃度であるセルを形成することができ
る。更に、ドレイン拡散層の表面層のみに低濃度化する
ため、ドレイン拡散層のシート抵抗はそれほど大きくな
らず、拡散抵抗による信号遅延をもたらすことはない。

【００５０】（３）請求項３記載の発明によれば、上記
（１）と上記（２）記載の発明を組み合わせた構造とす
ることが可能である。このように構成することにより、
上記（１）と上記（２）記載の発明を合わせた効果を奏
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す不揮発性メモリ装置
の断面図である。

【図２】本発明の第１実施例を示す不揮発性メモリ装置
の第１の製造工程断面図である。

【図３】本発明の第１実施例を示す不揮発性メモリ装置
の第２の製造工程断面図である。

【図４】従来の不揮発性メモリの最小単位であるメモリ
素子（セル）の断面図である。

【図５】従来の不揮発性メモリの書き込み（電子の注
入）方法の説明図である。

【図６】従来の不揮発性メモリの消去（電子の引き抜
き）方法の説明図である。

【図７】従来の不揮発性メモリにおける誤消去の説明図
である。

【図８】本発明の第２実施例を示す不揮発性メモリ装置
の断面図である。

【図９】本発明の第２実施例を示す不揮発性メモリ装置
の第１の製造工程断面図である。

【図１０】本発明の第２実施例を示す不揮発性メモリ装
置の第２の製造工程断面図である。

【符号の説明】

１０１ｐ型シリコン基板１０３，３０１トンネル酸化膜１０５浮遊ゲート電極１０７浮遊ゲート／制御ゲート間絶縁膜１０９制御ゲート電極１１１，７０１ソースｎ⁺拡散層１１３，７０３ドレインｎ⁺拡散層３０３トンネル酸化膜の第１膜厚（薄膜）部３０５トンネル酸化膜の第２膜厚（厚膜）部４０１，５０１トンネル酸化膜（途中段階）４０３，５０３，７０４，８０１レジストマスク４０５ｎ⁺イオン注入４０７ソース領域上よりも厚い酸化膜４０９ｎ⁺拡散層５０２第１境界部５０５トンネル酸化膜薄膜部５０７トンネル酸化膜厚膜部６０１，８０３低濃度ｎ⁺拡散領域７０５高濃度ｎ⁺拡散層

Claims

【特許請求の範囲】

【請求項１】第１導電型基板上に下から第１絶縁膜、
浮遊ゲート電極、第２絶縁膜、制御ゲート電極を順次積
層し、所望の形状にパターニングし、該積層部を挟み前
記第１導電型基板中に第２導電型の第１拡散領域及び第
２拡散領域を設けてなるＭＩＳＦＥＴ型の不揮発性メモ
リ装置において、前記第１拡散領域又は第２拡散領域のいずれか一方の拡
散領域上近傍の第１絶縁膜厚を、それ以外の領域の第１
絶縁膜膜厚に比べて少なくとも一部分は厚くし、ドレイ
ン電圧による誤消去を防止することを特徴とする不揮発
性メモリ装置。
【請求項２】第１導電型基板上に下から第１絶縁膜、
浮遊ゲート電極、第２絶縁膜、制御ゲート電極を順次積
層し、所望の形状にパターニングし、該積層部を挟み前
記第１導電型基板中に第２導電型の第１拡散領域及び第
２拡散領域を設けてなるＭＩＳＦＥＴ型の不揮発性メモ
リ装置において、前記第１拡散領域又は第２拡散領域のいずれか一方の拡
散領域の第１絶縁膜近傍のキャリア濃度を他方の拡散領
域より低くし、ドレイン電圧による誤消去を防止するこ
とを特徴とする不揮発性メモリ装置。
【請求項３】第１導電型基板上に下から第１絶縁膜、
浮遊ゲート電極、第２絶縁膜、制御ゲート電極を順次積
層し、所望の形状にパターニングし、該積層部を挟み前
記第１導電型基板中に第２導電型の第１拡散領域及び第
２拡散領域を設けてなるＭＩＳＦＥＴ型の不揮発性メモ
リ装置において、前記第１拡散領域又は第２拡散領域のいずれか一方の拡
散領域上近傍の第１絶縁膜厚を、それ以外の領域の第１
絶縁膜膜厚に比べて少なくとも一部分は厚くし、なおか
つ該厚膜絶縁膜部分近傍の前記拡散層領域キャリア濃度
を他方の拡散領域より低くし、ドレイン電圧による誤消
去を防止することを特徴とする不揮発性メモリ装置。