KR101055038B1 - 서로 다른 두께의 블로킹 유전막을 가지는 핀 펫 타입의 플래시 메모리 - Google Patents

서로 다른 두께의 블로킹 유전막을 가지는 핀 펫 타입의 플래시 메모리 Download PDF

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Abstract

핀 펫(FinFET) 구조를 가지는 플래시 메모리가 개시된다. 하나의 단위 셀은 적어도 2개의 독립된 게이트 구조물들을 가지며, 각각의 게이트 구조물은 인접한 게이트 구조물과 다른 두께의 측면 블로킹 유전막을 가진다. 즉, 전하를 트랩하는 측면 전하포획층과 측면 제어게이트 사이에 배치되는 측면 블로킹 유전막의 두께는 게이트 구조물 별로 다른 두께를 가진다. 서로 다른 두께를 가지는 측면 블로킹 유전막에 의해 각각의 게이트 구조물에 인가되는 상태는 달리 설정될 수 있다. 게이트 구조물에 대한 독립적인 프로그램밍이 수행될 경우, 이를 통해 멀티 비트를 실현할 수 있다.
플래시 메모리, 핀 펫, 멀티 게이트

Description

서로 다른 두께의 블로킹 유전막을 가지는 핀 펫 타입의 플래시 메모리{FinFET Type Flash Memory of having Blocking Dielectric Films of Various Different Thickness}
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 3차원의 핀펫 구조를 가지는 플래시 메모리에 관한 것이다.
메모리 소자는 반도체 제조공정 기술의 발전과 함께 소형화 및 고집적화되고 있다. 특히, 비휘발성 메모리 소자를 대표하는 플래시 메모리는 다결정실리콘 등을 부유 게이트로 이용하여 전하를 저장하거나 소거 하는 동작을 취한다. 다만, 소형화 또는 집적화가 진행된다 하더라도 셀 트랜지스터는 정상동작을 하여야하는바, 게이트의 길이가 축소됨에 따라 소스와 드레인 사이의 거리가 짧아지고, 이로 인한 단채널 효과(short channel effect)로 인해 정상동작을 보장하기 힘들어진다. 이외에도 펀치-스루(punch-through)가 빌생되는 전압이 감소하여 소자의 누설전류가 증가한다. 누설전류의 증가는 저전력 소자의 구현에 장애요인이 된다.
상술한 메모리 소자의 비례-축소 공정이 심화되는 경우, 드레인 전압의 증가에도 불구하고 트랜지스터가 포화영역에서 동작하지 않고, 선형영역에서 지속적으 로 동작하는 문제를 발생한다. 이는 소자의 동작 특성을 저하시킨다.
이를 극복하기 위해 메모리의 용량과 셀당 저장효율을 상승시키는 것을 목표로 기존의 소자는 트랩된 전자의 양을 구별하고 각각의 기억상태를 정의하는 다중준위 소자로의 연구가 진행되어 왔다. 그러나, 다중준위 소자의 경우, 전자의 양을 정확하게 센싱하는데 한계가 있으므로 다중준위 방법으로 소자의 제작은 읽기 동작에서의 오류를 유발한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 멀티 비트를 구현할 수 있는 핀펫 타입의 플래시 메모리의 구조를 제공하는데 있다.
기 목적을 달성하기 위한 본 발명은, 기판으로부터 돌출된 핀 채널; 상기 핀 채널을 가로질러 형성되고, 제1 두께의 측면 블로킹 유전막을 가지는 제1 게이트 구조물; 및 상기 핀 채널을 가로질러 형성되고, 상기 제1 게이트 구조물에 인접하며, 상기 제1 두께보다 더 큰 제2 두께를 가지는 측면 블로킹 유전막을 가지는 제2 게이트 구조물을 포함하는 플래시 메모리를 제공한다.
상술한 본 발명에 따르면, 플래시 메모리를 구성하는 하나의 단위 셀은 4가지 상태를 구현할 수 있다. 따라서, 단위 셀당 적어도 2비트의 데이터의 저장과 읽기 동작이 가능해진다. 또한, 제조과정에서 터널링 유전막의 두께를 변경하지 않고, 전하포획층과 제어게이트 사이에 배치되는 블로킹 유전막의 두께를 변경하므로, 인접한 게이트 구조물 사이의 단차에 의해 발생되는 공정의 부담을 경감시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 1을 참조하면, 기판(10) 상에 형성된 핀 채널(20)의 상부 및 측면 상에는 2개의 게이트 구조물(100, 200)이 형성된다. 즉, 핀 채널(20)을 따라서, 제1 게이트 구조물(100)과 제2 게이트 구조물(200)이 형성된다. 상기 2개의 게이트 구조물(100, 200)은 필드 산화막(30) 상에 형성되고, 핀 채널(20)을 감싸는 형상으로 구비된다.
제1 게이트 구조물(100)은 핀 채널(20)을 중심으로 제1 측면 게이트(110)와 제2 측면 게이트(120)로 구성된다. 상기 제1 측면 게이트(110)와 제2 측면 게이트(120)는 제1 분리 절연막(130) 상부에 배치되는 제1 연결 게이트(140)를 통해 전기적으로 연결된다.
상기 제1 측면 게이트(110)는 제1 측면 터널링 유전막(111), 제1 측면 전하포획층(113), 제1 측면 블로킹 유전막(115) 및 제1 측면 제어게이트(117)로 구성된다. 이에 대응되는 제2 측면 게이트(120)는 핀 채널(20)을 중심으로 제1 측면 게이트(110)와 대향되게 형성되며, 제2 측면 터널링 유전막(121), 제2 측면 전하포획층(123), 제2 측면 블로킹 유전막(125) 및 제2 측면 제어게이트(127)로 구성된다. 상술한 제1 측면 터널링 유전막(111)은 제2 측면 터널링 유전막(121)과 동일 재질과 동일한 두께를 가진다. 이는 다른 막질에도 동일하게 적용된다. 즉, 서로 대향하는 제1 측면 게이트(110)와 제2 측면 게이트(120)의 구성요소의 재질과 두께는 상호 대응되는 막질과 동일하다.
특히, 제1 게이트 구조물(100)의 측면 게이트들(110, 120)을 구성하는 막질들은 측면 제어게이트들(117, 127)을 제외하고는 제1 분리 절연막(130)에 의해 분리된다.
핀 채널(20)을 따라 제1 게이트 구조물(100)과 인접하여 형성된 제2 게이트 구조물(200)은 핀 채널(20)을 중심으로 제3 측면 게이트(210)와 제4 측면 게이트(220)를 가진다. 상기 제3 측면 게이트(210)와 제4 측면 게이트(220)는 제2 분리 절연막(230) 상부의 제2 연결 게이트(240)를 통해 전기적으로 연결된다.
제3 측면 게이트(210)는 제3 측면 터널링 유전막(211), 제3 측면 전하포획층(213), 제3 측면 블로킹 유전막(215) 및 제3 측면 제어게이트(217)를 가진다. 상기 제3 측면 게이트(210)에 대응되는 제4 측면 게이트(220)는 핀 채널(20)을 중심으로 제3 측면 게이트(210)와 대향하며, 제4 측면 터널링 유전막(221), 제4 측면 전하포획층(223), 제4 측면 블로킹 유전막(225) 및 제4 측면 제어게이트(227)를 가진다. 상기 제3 측면 터널링 유전막(211)은 제4 측면 터널링 유전막(221)에 대응되며, 제3 측면 전하포획층(213)은 제4 측면 전하포획층(223)과 대응되며, 제3 측면 블로킹 유전막(215)은 제4 측면 블로킹 유전막(225)과 대응되고, 제3 측면 제어게이트(217)는 제4 측면 제어게이트(227)와 대응된다. 또한, 각각의 막질은 대응되는 막질과 동일한 두께와 재질을 가진다.
특히, 제3 측면 게이트 유전막(215) 및 제4 측면 게이트 유전막(225)은 상술한 제1 측면 게이트 유전막(115)과 제2 측면 게이트 유전막(125)과 다른 두께를 가진다.
도 2는 상기 도 1에 도시된 플래시 메모리의 제1 게이트 구조물을 X-X' 방향으로 절단한 단면도이다.
도 2를 참조하면, 기판(10) 상에 핀 채널(20)이 돌출된 형상으로 구비된다. 또한, 기판(10)의 상부 표면 및 핀 채널(20)의 측면으로 필드 산화막(30)이 구비된다. 핀 채널(20)의 양측면에는 제1 측면 게이트(110)와 제2 측면 게이트(120)가 구비된다.
제1 측면 게이트(110)는 제1 측면 터널링 유전막(111), 제1 측면 전하포획층(113), 제1 측면 블로킹 유전막(115) 및 제1 측면 제어게이트(117)를 가지고, 제2 측면 게이트(120)는 제2 측면 터널링 유전막(121), 제2 측면 전하포획층(123), 제2 측면 블로킹 유전막(125) 및 제2 측면 제어게이트(127)를 가진다. 다만, 핀 채널(20)의 상부에는 제1 분리 절연막(130)이 형성되며, 제1 분리 절연막(130) 상부에는 제1 연결 게이트(140)가 구비되어 양 측면에 배치된 측면 제어게이트들(117, 127)을 전기적으로 연결한다.
상술한 제1 측면 블로킹 유전막(115) 및 제2 측면 블로킹 유전막(125)은 제1 두께를 가진다. 즉, 제1 두께를 가지는 2개의 측면 블로킹 유전막들(115, 125)은 제2 게이트 구조물(200)에 구비된 측면 블로킹 유전막(215, 225)과 그 두께를 달리한다.
도 3은 상기 도 1에 도시된 플래시 메모리의 제2 게이트 구조물을 X-X' 방향으로 절단한 단면도이다.
도 3을 참조하면, 상기 도 2에 도시된 구조와 유사한 구조가 구비된다. 다만, 2개의 측면 블로킹 유전막들(215, 225)의 두께는 상기 도 2에 도시된 측면 블로킹 유전막들(115, 125)과 상이하다.
상기 도 3에서 제2 게이트 구조물(200)은 핀 채널(20)을 따라 제1 게이트 구조물(100)과 인접하여 형성되고, 제3 측면 게이트(210) 및 제4 측면 게이트(220)를 가진다. 제3 측면 게이트(210)는 핀 채널(20)을 중심으로 제4 측면 게이트(220)와 대향한다.
제3 측면 게이트(210)는 제3 측면 터널링 유전막(211), 제3 측면 전하포획층(213), 제3 측면 블로킹 유전막(215) 및 제3 측면 제어게이트(217)를 가진다. 제4 측면 게이트(220)는 제4 측면 터널링 유전막(221), 제4 측면 전하포획층(223), 제4 측면 블로킹 유전막(225) 및 제4 측면 제어게이트(227)를 가진다. 핀 채널(20)의 상부에는 제2 분리 절연막(230)이 형성되고, 제2 분리 절연막(230) 상부에는 제2 연결 게이트(240)가 구비되어 제3 측면 제어게이트(217)와 제4 측면 제어게이트(227)를 전기적으로 연결한다.
상술한 제3 측면 블로킹 유전막(215) 및 제4 측면 블로킹 유전막(225)은 제2 두께를 가진다. 즉, 제1 게이트 구조물(100)의 측면 블로킹 유전막(115, 125)은 제2 게이트 구조물(200)의 측면 블로킹 유전막(215, 225)과 그 두께를 달리한다. 상기 제2 두께는 제1 두께보다 큰 값을 가질 수 있다.
도 4는 상기 도 1에 도시된 플래시 메모리의 상면 투시도이다.
도 4를 참조하면, 제1 게이트 구조물(100)의 측면 블로킹 유전막들(115, 125)의 두께는 제2 게이트 구조물(200)의 측면 블로킹 유전막들(215, 225)의 두께보다 작은 것을 알 수 있다.
또한, 각각의 게이트 구조물(100, 200)에서 핀 채널(20)의 상부에는 분리 절연막이 구비되고, 분리 절연막의 상부에는 측면 제어게이트들을 서로 전기적으로 연결하는 연결 게이트들이 구비된다. 이외에 제1 게이트 구조물(100)과 제2 게이트 구조물(200)의 측면 터널링 유전막(111, 121, 211, 221), 측면 전하포획층(113, 123, 213, 223)은 각각 동일한 두께와 재질을 가짐이 바람직하다. 또한, 핀 채 널(20) 영역에서 2개의 게이트 구조물(100, 200)의 외곽은 소스와 드레인으로 정의된다.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 5를 참조하면, 기판(10)의 표면을 부분식각하여 핀 채널(20) 영역을 형성한다. 이는 평활한 반도체 기판(10)의 표면에 포토레지스트를 도포하고, 패터닝하여 핀 채널(20)의 좌우측 부위를 오픈하는 통상의 리소프래피 공정에 의해 수행된다. 핀 채널(20)의 좌우측 부위가 오픈된 포토레지스트 패턴을 식각 마스크로 이용하여, 식각을 수행하면, 핀 채널(20)이 돌출된 형상으로 잔류하게 된다.
이어서, 핀 채널(20)의 좌우측 부위에 필드 산화막(30)을 형성한다. 상기 필드 산화막(30)의 형성은 통상의 증착공정과 핀 채널(20) 상부 및 측면의 산화막의 제거에 의해 달성된다.
도 6을 참조하면, 필드 산화막(30)이 형성된 기판(10)의 전면에 대해 터널링 유전막(11), 전하 포획층(13) 및 제1 블로킹 유전막(14)을 순차적으로 형성한다. 특히, 제1 블로킹 유전막(14)은 제2 게이트 구조물이 형성되는 제2 영역(22)에만 형성됨이 바람직하다. 제2 영역(22)에만 형성되는 제1 블로킹 유전막(14)은 통상의 포토리소그래피 공정에 의해 제1 게이트 구조물이 형성되는 제1 영역(21)의 오픈과 제1 영역(21)에 형성된 블로킹 유전막을 제거하고, 제1 블로킹 유전막(14)을 잔류시키는 동작에 의해 달성된다.
도 7을 참조하면, 상기 도 6에 도시된 구조물의 전면에 제2 블로킹 유전 막(16)을 형성한다. 따라서, 제1 영역(21)의 블로킹 유전막의 두께는 제2 영역(22)의 블로킹 유전막의 두께보다 작은 값을 가지게 된다.
상기 도 6 및 도 7에 도시된 방법 이외에도 제1 영역의 블로킹 유전막의 두께와 제2 영역의 블로킹 유전막의 두께를 달리하는 방법은 다양하다. 예컨대, 기 형성된 전하 포획층 상부에 블로킹 유전막을 도포하고, 제2 영역의 블로킹 유전막을 일부 식각하여, 제2 영역의 블로킹 유전막이 잔류하되, 제1 영역의 경우보다 그 두께를 달리하게 할 수 있다.
도 8을 참조하면, 상기 도 7에 도시된 구조물 상에 분리 절연막(40)이 형성된다.
먼저, 상기 도 7에 도시된 구조물의 전면에 블로킹 유전막(15A, 15B)과 다른 재질의 버퍼층(미도시)을 도포한 다음, 화학적 기계적 연마를 통해 핀 채널(20) 상부를 오픈한다. 오픈된 핀 채널(20)의 상부에 분리 절연막(40)을 형성한 후, 핀 채널(20) 측면의 막질들을 식각하여 핀 채널(20) 측면의 블로킹 유전막(15A, 15B)을 노출시킨다. 따라서, 분리 절연막(40)은 핀 채널(20)의 상부를 덮는 형상이 된다. 상기 분리 절연막(40)의 재질은 비전도성을 가진 재질이라면 어느 것이나 사용될 수 있다.
이외에도, 상기 도 7에 도시된 구조물 상에 분리 절연막을 전면 도포하고, 통상의 포토리소그래피 공정을 이용하여, 핀 채널 상부의 분리 절연막만을 잔류시킬 수 있다. 상기 과정을 수행할 경우, 핀 채널 상부의 터널링 유전막, 전하 포획층 및 블로킹 유전막은 잔류할 수 있다.
계속해서 노출된 블로킹 유전막(15A, 15B) 및 분리 절연막(40) 상에 제어 게이트층(50)을 형성한다. 상기 제어 게이트층(50)은 분리 절연막(40)의 상부 및 핀 채널(20)의 좌우측에 형성된 블로킹 유전막(15A, 15B)의 상부에 형성된다. 상기 제어 게이트층(50)은 다결정 실리콘, 금속, 도전성 금속질화물 또는 도전성 산화물로 구성될 수 있다.
이어서, 제어 게이트층(50)에 대한 식각을 수행하여 제1 영역의 제1 게이트 구조물(100)과 제2 영역의 제2 게이트 구조물(200)을 형성함을 통해 각각의 게이트 구조물을 분리한다. 상술한 과정을 통해 도 1의 플래시 메모리가 형성된다.
즉, 상기 도 1에 도시된 바와 같이, 핀 채널(20)의 측면에 형성된 제1 게이트 구조물(100)에는 ONO(Oxide-Nitride-Oxide) 구조가 형성되고, 제2 게이트 구조물(200)에도 ONO 구조가 형성된다.
도 9는 본 발명의 바람직한 실시예에 따른 프로그램 동작 수행시의 트랩되는 전하량을 도시한 그래프이다.
프로그램 동작은 채널 영역의 전하를 전하 포획층의 계면에 트랩시키는 동작이다.
상기 도 1에 도시된 바와 같이, 하나의 단위 셀에 구비된 2개의 게이트 구조물들에 대해 독립적인 프로그램 전압 Vpgm을 인가하여 프로그램 동작을 수행할 수 있다.
상기 도 9의 데이터는 측면 터널링 산화막을 실리콘 산화물로 구성하고, 그 두께를 2개의 게이트 구조물들에서 동일하게 2nm로 하였다. 또한, 전하포획층은 4nm 두께의 실리콘 질화물로 구성하였다. 제1 게이트 구조물의 제1 및 제2 측면 블로킹 유전막은 실리콘 산화물로서 6nm의 두께를 가지도록 설정하였으며, 제2 게이트 구조물의 제3 및 제4 측면 블로킹 유전막은 실리콘 산화물로서 7nm로 설정하였다. 이외에 측면 제어게이트들은 도전성 금속인 알루미늄으로 설정하였다. 전하를 트랩시키는 프로그램 전압 Vpgm으로 12V가 제어게이트들에 공급되었다.
상태 ‘11’은 소거 상태를 지칭한다. 이는 측면 전하포획층의 계면에 전하가 실질적으로 트랩되지 않은 상태를 지칭한다. 따라서, 그래프 상에서도 트랩된 전하량은 0으로 나타난다.
상태 ‘10’은 제2 게이트 구조물에만 프로그램 전압 Vpgm이 인가된 상황이다. 따라서, 측면 전하포획층에 포획되는 전자의 전하량은 약 2*10-16C/um으로 나타난다.
또한, 상태 ‘01’은 제1 게이트 구조물에만 프로그램 전압 Vpgm이 인가된 경우이다. 제1 게이트 구조물에만 인가된 프로그램 전압 Vpgm에 의해 측면 전하포획층에 포획되는 전자의 전하량은 약 2.5*10-16C/um로 나타난다.
이어서, 상태 ‘00’은 2개의 게이트 구조물에 프로그램 전압 Vpgm을 인가한 경우이다. 2개의 게이트 주조물 내의 측면 전하포획층들은 전자를 포획하고, 포획된 전하량은 약 1.2*10-15C/um로 나타난다.
따라서, 단위 셀은 4가지 상태의 전하 트랩 동작을 가짐을 알 수 있다. 이는 단위 셀에 대한 프로그램 동작에 의해 4가지 상태의 문턱전압이 구현되며, 단위 셀 은 2비트의 데이터를 저장할 수 있음을 의미한다.
도 10은 본 발명의 바람직한 실시예에 따른 상기 도 9에 개시된 각각의 상태에 대한 드레인 전류를 도시한 그래프이다.
도 10을 참조하면, 도 9에 도시된 각각의 상태를 구현하여, 소정의 데이터를 프로그램한 후, 측면 제어게이트들에 읽기 전압을 인가한다. 읽기 전압의 증가에 따라 드레인 전류는 상태에 따라 대략 증가하는 양상을 가진다. 다만, 드레인 전류는 0으로부터 갑자기 증가곡선을 그리는 변곡점을 각각의 상태에 대한 문턱전압으로 볼 수 있다. 상기 도 10에서는 읽기 전압을 4V 내지 6V로 설정할 경우, 각각의 상태에 따라 드레인 전류의 차이가 나타나며, 전류의 차이를 이용하여 단위 셀에 프로그램된 데이터를 읽을 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 따른 플래시 메모리의 단위 셀은 2개의 게이트 구조물들을 가지며, 서로 다른 두께의 측면 블로킹 유전막을 가진고, 이를 통해 4가지 상태를 저장할 수 있으며, 이를 통해 2 비트의 데이터를 저장할 수 있다. 또한, 2개의 게이트 구조물 양측면의 핀 채널을 흐르는 전류를 2개의 게이트 구조물을 통해 제어하므로 반도체 소자의 비례 축소시에 문제되는 단체널 효과 등을 해결할 수 있다. 이는 플래터 타입에서 흐르는 전류를 핀 채널의 양측면으로 분배한 현상에 기인한다.
이외에도 상기 도 9에서 알 수 있듯이, 트랜된 전자의 그래프를 볼 때, 포획되는 전자의 양은 약 1*10-5 초에 포화되는 것을 알 수 있다. 이는 전자의 포획에 따른 문턱전압의 변경이 매우 빠른 시간에 수행됨을 의미한다. 즉, 본 발명에 따를 경우, 빠른 프로그램 시간을 확보할 수 있다.
제조공정 상에서도, 본 발명은 블로킹 유전막의 두께의 변화를 달성하므로, 터널링 유전막의 두께의 변화를 유도하는 제조공정에 비해 많은 잇점을 가진다. 예컨대, 게이트 구조물마다 터널링 유전막의 두께를 달리하는 경우, 터널링 유전막의 특성의 확보고 어려워진다. 또한, 이후의 전하포획층, 블로킹 유전막 및 제어게이트의 형성 공정에서 인접한 게이트 구조물들의 막질이 모두 단차를 가지게되므로 제조공정 상의 어려움이 있다. 그러나, 본 발명에서는 제조공정상 터널링 유전막, 전하포획층까지는 단차가 발생하지 않으므로 단위 셀의 특성에 대한 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 2는 상기 도 1에 도시된 플래시 메모리의 제1 게이트 구조물을 X-X' 방향으로 절단한 단면도이다.
도 3은 상기 도 1에 도시된 플래시 메모리의 제2 게이트 구조물을 X-X' 방향으로 절단한 단면도이다.
도 4는 상기 도 1에 도시된 플래시 메모리의 상면 투시도이다.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따라 상기 도 1에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 9는 본 발명의 바람직한 실시예에 따른 프로그램 동작 수행시의 트랩되는 전하량을 도시한 그래프이다.
도 10은 본 발명의 바람직한 실시예에 따른 상기 도 9에 개시된 각각의 상태에 대한 드레인 전류를 도시한 그래프이다.

Claims (7)

  1. 기판으로부터 돌출된 핀 채널;
    상기 핀 채널을 가로질러 형성되고, 측면 터널링 유전막 및 제1 두께의 측면 블로킹 유전막을 가지는 제1 게이트 구조물; 및
    상기 핀 채널을 가로질러 형성되고, 상기 제1 게이트 구조물에 인접하며, 측면 터널링 유전막 및 제2 두께의 측면 블로킹 유전막을 가지는 제2 게이트 구조물을 포함하고,
    상기 제1 게이트 구조물에 포함된 측면 터널링 유전막 및 상기 제2 게이트 구조물에 포함된 측면 터널링 유전막의 두께는 서로 동일하며,
    상기 제1 게이트 구조물에 포함된 측면 블로킹 유전막의 제1 두께 및 상기 제2 게이트 구조물에 포함된 측면 블로킹 유전막의 제2 두께는 서로 다르고, 상기 제2 두께는 상기 제1 두께보다 큰 값을 가지는 플래시 메모리.
  2. 제1항에 있어서, 상기 제1 게이트 구조물은,
    상기 핀 채널을 중심으로 일측에 배치된 제1 측면 게이트; 및
    상기 제1 측면 게이트와 대향하는 타측에 배치된 제2 측면 게이트를 포함하고,
    상기 제1 측면 게이트와 상기 제2 측면 게이트는 상기 핀 채널 상부에 형성된 제1 분리 절연막에 의해 구분되고, 상기 제1 분리 절연막 상의 제1 연결 게이트를 통해 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 상기 제1 측면 게이트는,
    상기 핀 채널의 측면에 형성된 제1 측면 터널링 유전막;
    상기 제1 측면 터널링 유전막의 측면에 형성된 제1 측면 전하포획층;
    상기 제1 측면 전하포획층 측면에 형성되고 상기 제1 두께를 가지는 제1 측면 블로킹 유전막; 및
    상기 제1 측면 블로킹 유전막 측면에 형성된 제1 측면 제어게이트를 포함하고,
    상기 제2 측면 게이트는,
    상기 핀 채널의 측면에 형성된 제2 측면 터널링 유전막;
    상기 제2 측면 터널링 유전막의 측면에 형성된 제2 측면 전하포획층;
    상기 제2 측면 전하포획층 측면에 형성되고, 상기 제1 두께를 가지는 제2 측면 블로킹 유전막; 및
    상기 제2 측면 블로킹 유전막 측면에 형성된 제2 측면 제어게이트를 포함하는 것을 특징으로 하는 플래시 메모리.
  4. 제3항에 있어서, 상기 제1 측면 제어게이트는 상기 제1 연결 게이트를 통해 상기 제2 측면 제어게이트와 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  5. 제1항에 있어서, 상기 제2 게이트 구조물은,
    상기 핀 채널을 중심으로 일측에 배치된 제3 측면 게이트; 및
    상기 제3 측면 게이트와 대향하는 타측에 배치된 제4 측면 게이트를 포함하고,
    상기 제3 측면 게이트와 상기 제4 측면 게이트는 상기 핀 채널 상부에 형성된 제2 분리 절연막에 의해 구분되고, 상기 제2 분리 절연막 상의 제2 연결 게이트를 통해 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  6. 제5항에 있어서, 상기 제3 측면 게이트는,
    상기 핀 채널의 측면에 형성된 제3 측면 터널링 유전막;
    상기 제3 측면 터널링 유전막의 측면에 형성된 제3 측면 전하포획층;
    상기 제3 측면 전하포획층 측면에 형성되고 상기 제2 두께를 가지는 제3 측면 블로킹 유전막; 및
    상기 제3 측면 블로킹 유전막 측면에 형성된 제3 측면 제어게이트를 포함하고,
    상기 제4 측면 게이트는,
    상기 핀 채널의 측면에 형성된 제4 측면 터널링 유전막;
    상기 제4 측면 터널링 유전막의 측면에 형성된 제4 측면 전하포획층;
    상기 제4 측면 전하포획층 측면에 형성되고, 상기 제2 두께를 가지는 제4 측면 블로킹 유전막; 및
    상기 제4 측면 블로킹 유전막 측면에 형성된 제4 측면 제어게이트를 포함하는 것을 특징으로 하는 플래시 메모리.
  7. 제6항에 있어서, 상기 제3 측면 제어게이트는 상기 제2 연결 게이트를 통해 상기 제4 측면 제어게이트와 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
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