KR20100086556A - 멀티비트 핀 펫 플래시 메모리, 이의 제조방법 및 이를 이용한 낸드 타입의 플래시 메모리 - Google Patents

멀티비트 핀 펫 플래시 메모리, 이의 제조방법 및 이를 이용한 낸드 타입의 플래시 메모리 Download PDF

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김태환
오세웅
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한양대학교 산학협력단
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Abstract

핀펫(FinFET) 구조의 플래시 메모리와 이의 형성방법 및 이를 이용한 낸드 타입의 플래시 메모리가 개시된다. 단위 셀은 2개 이상의 독립된 게이트 구조물을 가진다. 각각의 게이트 구조물은 핀 채널의 양측면을 감싸면서 형성되고, 각각 독립적으로 프로그램된다. 단위 셀을 구성하는 셀 트랜지스터의 양측면으로 채널이 형성되며, 각각의 게이트 구조물의 터널링 산화막의 두께는 서로 다르게 설정된다. 따라서, 프로그램 동작시에 전하 트랩층에 트랩되는 전하량은 서로 다른 값을 가지며, 4개 이상의 문턱전압을 구현하여 4개 이상의 상태를 구현할 수 있다. 이를 통하여 멀티 비트를 저장할 수 있으며, 대용량 플래시 메모리를 제작할 수 있다.
플래시 메모리, 핀펫, 멀티 게이트, 전하트랩

Description

멀티비트 핀 펫 플래시 메모리, 이의 제조방법 및 이를 이용한 낸드 타입의 플래시 메모리{Multi-Bit FinFET Type Flash Memory, Method of manufactoring the same, and NAND Flash Memory of using the same}
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 분리된 두 개의 게이트를 가지는 핀펫(FinFET) 전하트랩 플래시 메모리에 관한 것이다.
플래시 메모리는 전원이 제거된 상태에서도 저장된 정보가 유지되는 대표적인 비휘발성 메모리이다. 통상의 플래시 메모리는 하나의 저장단위인 셀 트랜지스터에 2개의 게이트층을 구비하고, 각각의 게이트층 사이에는 게이트간 유전막이 구비되고, 전하를 트랩하는 부유 게이트 또는 전하 트랩층과 채널 영역 사이에는 터널링 유전막이 구비되는 구조를 가진다.
통상적인 부유 게이트로는 실리콘 질화물을 사용하여 터널링 유전막과의 계면에서 전하를 트랩하거나, 다결정 실리콘을 이용하여 전하를 트랩하는 양상을 취한다. 전하를 부유 게이트에 트랩시키는 동작을 프로그램 동작이라 지칭하고, 트랩된 전하는 채널 영역으로 터널링시키는 동작을 소거 동작이라 지칭한다.
최근에는 디자인 룰의 축소에 따라 플래시 메모리에도 비례-축소(scale- down)가 일어남에 따라 평활한 반도체 기판 상에 게이트 구조물을 형성하는 플래너 타입의 단위 셀을 형성하고, 이의 크기를 축소하는 기술에도 일정한 한계가 노정되고 있다.
대표적인 문제점은 단채널 효과(Short Channel Effect)와 협폭 효과(Narrow Width Effect)이다. 단채널 효과는 소스와 드레인 사이의 거리가 가까워짐에 따라 소스와 드레인 사이에 누설전류가 발생하는 것으로 채널의 펀치 스루 전압을 감소시킨다. 또한, 협폭 효과는 트랜지스터의 채널폭이 감소함에 따라 문턱전압이 증가하는 현상을 지칭한다. 상술한 문제점에 의해 비례 축소된 셀 트랜지스터의 동작특성은 저하된다.
이를 개선하기 위해 트랩된 전자의 양을 구별하여 각각의 기억상태를 정의하는 다중준위 소자에 관한 연구가 진행되고 있으나, 전류의 양을 정확히 센싱하는데 한계가 있으며, 동일한 트랩층에 다중준위 및 다중비트를 구현할 경우, 소자의 읽기 동작이 부정확해지고, 주변회로가 복잡해지는 단점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 멀티 비트를 구현할 수 있는 핀펫 타입의 플래시 메모리의 구조를 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적을 달성하기 위한 플래시 메모리의 제조방법을 제공하는데 있다.
또한, 본 발명의 제3 목적은 상기 제1 목적의 달성에 의해 구현되는 플래시 메모리를 이용하여 낸드형의 플래시 메모리를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 기판으로부터 돌출된 형상을 가지는 핀 채널; 상기 핀 채널을 중심으로 서로 마주보게 배치되고, 제1 두께의 터널링 유전막을 가지는 제1 게이트 구조물; 및 상기 핀 채널을 중심으로 서로 마주보게 배치되고, 상기 제1 게이트 구조물과 분리되며, 상기 제1 두께보다 큰 제2 두께를 가지는 터널링 유전막을 가지는 제2 게이트 구조물을 포함하는 플래시 메모리를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 핀 채널을 형성하고, 상기 핀 채널의 양측면을 필드 산화막으로 매립하는 단계; 제1 영역을 제외한 제2 영역의 상기 필드 산화막 및 핀 채널 상에 제1 터널링 산화막을 형성하는 단계; 상기 제1 영역의 상기 핀 채널, 필드 산화막 및 상기 제2 영역의 제1 터널링 산화막 상에 제2 터널링 산화막, 전하 트랩층, 게이트간 유전막 및 제어 게이트층 을 순차적으로 적층하는 단계; 상기 제어 게이트층을 식각하여 제1 영역의 제1 게이트 구조물과 제2 영역의 제2 게이트 구조물로 분리하는 단계를 포함하는 플래시 메모리의 제조방법을 제공한다.
상기 제3 목적을 달성하기 위한 본 발명은, 다수의 스트링들로 형성된 엑티브 영역; 상기 엑티브 영역을 가로지르는 스트링 선택 라인에 의해 형성되는 스트링 선택 트랜지스터; 상기 스트링 선택 트랜지스터에 전기적으로 연결되는 메모리 셀들; 및 상기 엑티브 영역을 가로지르는 접지 선택 라인에 의해 형성되고, 메모리 셀들에 전기적으로 연결되는 접지 선택 트랜지스터를 포함하되, 상기 메모리 셀들은 적어도 2비트의 데이터를 저장하는 단위 셀들로 구성되고, 상기 단위 셀은 서로 다른 터널링 산화막의 두께를 가지고, 서로 독립적인 프로그램 동작을 위해 분리된 적어도 2개의 게이트 구조물들을 가지는 것을 특징으로 하는 낸드 타입의 플래시 메모리를 제공한다.
상술한 본 발명에 따르면, 하나의 단위 셀은 적어도 2개의 게이트 구조물들을 가지고, 서로 다른 두께의 터널링 산화막에 기인한 적어도 4가지의 상태를 저장할 수 있다. 따라서, 적어도 2비트의 데이터를 저장할 수 있는 효과가 있다. 또한, 핀 채널의 양 측면을 통해 전류가 흐르는 메커니즘을 가짐을 통해 반도체 소자의 비례 축소시에 문제되는 단채널 효과 및 협폭 효과를 구조적으로 해결할 수 있다. 이는 플래너 타입에서 채널에 흐르는 전류를 핀 채널의 양 측면으로 분배한 현상에 기인한다.
또한, 단위 셀에서 전하를 저장할 수 있는 전하 트랩층이 4개가 구비되므로 기존의 메모리 소자에 비해 각 셀당 저장되는 정보의 양은 많아지며, 다중 준위 소자에 비해 상태의 안정성을 확보할 수 있다.
이를 이용하여 낸드형 플래시 메모리에 적용할 경우, 독립적으로 각각의 전하 트랩을 상호 독립적으로 사용할 수 있어, 프로그램 및 소거 동작의 신뢰성을 향상할 수 있다. 또한, 동일 용량의 데이터에 대해 전체 스트링의 길이는 효과적으로 감소된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위한 사시도이다.
도 1을 참조하면, 먼저 반도체 기판(100)의 표면을 부분식각하여 핀(Fin) 채널 영역을 형성한다. 이는 평활한 반도체 기판(100)의 표면에 포토레지스트를 도포하고, 패터닝하여 핀 채널(110)의 좌우측 부위를 오픈하는 통상의 리소그래피 공정에 의해 수행된다. 핀 채널(110)의 좌우측 부위가 오픈된 포토레지스트 패턴을 식각 마스크로 이용하여, 식각을 수행하면, 핀 채널(110)이 돌출된 형상으로 잔류하게 된다. 즉, 상술한 공정은 얕은 소자분리막 제조 공정에 의한 트렌치 형성공정으로 이해될 수 있다.
이어서, 핀 채널(110)의 좌우측 부위 또는 트렌치 영역에 필드 산화막(120)을 형성한다. 상기 필드 산화막(120)의 형성은 통상의 증착과 핀 채널(110)이 노출된 상태에서의 식각으로 용이하게 수행될 수 있다.
도 2를 참조하면, 제1 영역(101) 이외의 제2 영역(102)에만 제1 터널링 산화막(130)을 형성한다. 따라서, 제1 영역(101)에는 터널링 산화막이 형성되지 않은 상태이다. 이는 상기 도 1에 도시된 필드 산화막(120) 및 핀 채널(110)의 전면에 대한 열산화 공정을 통해 구현할 수 있다. 즉, 열산화 공정을 통해 0.5nm 내지 3nm 의 산화막을 형성하고, 제1 영역(101)에 형성된 산화막을 제거하고, 제2 영역(102)에 형성된 산화막을 잔류시킴에 의해 달성된다. 또한, 제1 터널링 산화막(130)은 원자층 증착에 의해서도 형성될 수 있다.
도 3을 참조하면, 계속해서 상기 도 2에 도시된 구조물의 상면에 제2 터널링 산화막(131)을 형성한다. 상기 제2 터널링 산화막(131)은 열산화 공정 또는 원자층 증착에 의해 수행될 수 있다. 이어서, 제2 터널링 산화막(131) 상부에 전하 트랩층(140)을 형성하고, 상기 전하 트랩층(140) 상부에 게이트간 유전막(150)을 형성한다. 상술한 터널링 산화막(130, 131) 및 게이트간 유전막(150)은 당업계에서 사용될 수 있는 재료라면 특별한 한정없이 어느 것이나 사용할 수 있다. 다만, 전하 트랩층(140)의 경우, 실리콘 질화물로 구성됨이 바람직하다.
도 4를 참조하면, 기 형성된 게이트간 유전막(150) 상부에 분리 절연막(160)을 형성한다.
먼저, 상기 도 3에 도시된 구조물의 전면에 게이트간 유전막과 다른 재질의 버퍼층(미도시)을 도포한 다음, 화학적 기계적 연마를 통해 핀 채널 상부를 오픈한다. 오픈된 핀 채널(110)의 상부에 분리 절연막(160)을 형성한 후, 핀 채널(110) 측면의 막질들을 식각하여, 게이트간 유전막(150)을 노출시킨다. 따라서, 분리 절연막(160)은 핀 채널(110) 상부를 덮는 형상이 된다. 상기 분리 절연막(160)의 재질은 비도전성을 가진 재질이라면 어느 것이나 사용될 수 있다.
이외에도, 상기 도 3에 도시된 구조물 상에 분리 절연막(160)을 전면 도포하고, 통상의 포토리소그래피 공정을 이용하여, 핀 채널(110) 상부의 분리 절연 막(160)만을 잔류시킬 수 있다. 상기 과정을 수행할 경우, 핀 채널(110) 상부의 터널링 산화막(130, 131), 전하 트랩층(140) 및 제어 게이트층(150)은 상기 도 4와는 달리 잔류할 수 있다.
계속해서 도 5를 참조하면, 상기 도 4에 도시된 구조물의 상부 전면에 제어 게이트층(170)을 형성한다. 상기 제어 게이트층(170)은 분리 절연막(160)의 상부 및 핀 채널(110) 좌우측에 형성된 게이트간 유전막(150) 상부에 형성된다. 또한, 상기 제어 게이트층(170)은 다결정 실리콘, 금속, 도전성 금속질화물 또는 도전성 산화물로 구성될 수 있다.
도 6을 참조하면, 제어 게이트 층(170)에 대한 식각을 수행하여 제1 영역(101)의 제1 게이트 구조물(10)과 제2 영역(102)의 제2 게이트 구조물(20)을 분리한다. 또한, 분리된 제1 게이트 구조물(10)과 제2 게이트 구조물(20) 사이에는 분리 절연막(160)이 잔류할 수 있고, 완전히 제거되어 핀 채널(110)이 노출될 수도 있다.
따라서, 제1 영역(101)의 핀 채널의 측면에는 ONO(Oxide-Nitride-Oxide) 구조가 형성되고, 제2 영역(102)의 핀 채널의 측면에도 ONO 구조가 형성된다.
제1 영역(101)에 형성된 제1 게이트 구조물(10)은 핀 채널(110)을 중심으로 제1 측면 게이트(240)와 제2 측면 게이트(242)로 구성된다.
상기 제1 측면 게이트(240)와 제2 측면 게이트(242)는 분리 절연막(160) 상부에 잔류하는 제1 연결 게이트(250A)를 통해 전기적으로 연결된다. 상기 제1 연결 게이트(250A)는 제1 게이트 구조물(10)과 제2 게이트 구조물(20)의 형성을 위한 식 각 공정에서 형성된 것으로 상기 제어 게이트층(170)과 동일한 재질이다.
또한, 제1 측면 게이트(240)는 제1 측면 터널링 산연막(200), 제1 측면 전하 트랩층(210), 제1 측면 게이트간 유전막(220) 및 제1 측면 제어 게이트(230)로 구성된다. 이에 대응하는 제2 측면 게이트(242)는 핀 채널(110)을 중심으로 제1 측면 게이트(240)와 대향하여 형성되며, 제2 측면 전하 트랩층, 제2 측면 게이트간 유전막 및 제2 측면 제어 게이트로 구성된다. 상술한 제2 측면 게이트(242)를 구성하는 막질은 이와 대응되는 제1 측면 게이트(240)의 각각의 막질들과 동일 재질과 동일 두께를 가진다.
특히, 제1 측면 터널링 산화막(200) 및 제2 측면 터널링 산화막은 도 3의 제2 터널링 산화막(131)과 동일한 두께를 가진다.
또한, 제1 게이트 구조물(10)의 게이트들(240, 242)을 구성하는 막질들은 측면 제어 게이트들을 제외하고는 분리 절연막(160)에 의해 분리된다.
제2 영역(102)에 형성된 제2 게이트 구조물(20)은 핀 채널(110)을 중심으로 제3 측면 게이트(241)와 제4 측면 게이트(243)로 구성된다.
상기 제3 측면 게이트(241)와 제4 측면 게이트(243)는 분리 절연막(160) 상부에 잔류하는 제2 연결 게이트(250B)를 통해 전기적으로 연결된다. 상기 제2 연결 게이트(250B)는 제1 게이트 구조물(10)과 제2 게이트 구조물(20)의 형성을 위한 식각 공정에서 형성된 것으로 상기 제어 게이트층(170)과 동일한 재질이다.
또한, 제3 측면 게이트(241)는 제3 측면 터널링 산화막(201), 제3 측면 전하 트랩층(211), 제3 측면 게이트간 유전막(221) 및 제3 측면 제어 게이트(231)로 구 성된다. 이에 대응하는 제4 측면 게이트(243)는 핀 채널(110)을 중심으로 제3 측면 게이트(241)와 대향하여 형성되며, 제4 측면 전하 트랩층, 제4 측면 게이트간 유전막 및 제4 측면 제어 게이트로 구성된다. 상술한 제4 측면 게이트(243)를 구성하는 막질은 이와 대응되는 제3 측면 게이트(241)의 각각의 막질들과 동일 재질과 동일 두께를 가진다.
특히, 제3 측면 터널링 산화막(201) 및 제4 측면 터널링 산화막은 도 3의 제1 터널링 산화막(130)과 제2 터널링 산화막(131)의 두께를 합한 값과 동일한 두께를 가진다.
이는 상기 도 3에서 제2 영역(102)에 제1 터널링 산화막(130)을 잔류시킨데 기인한다. 따라서, 제1 게이트 구조물(10)에 개시된 터널링 산화막의 두께는 제2 게이트 구조물(20)에 개시된 터널링 산화막의 두께보다 작음을 알 수 있다.
도 7은 상기 도 6에 도시된 플래시 메모리의 제1 영역을 X-X'방향으로 절단한 단면도이다.
도 7을 참조하면, 기판(100) 상에 핀 채널(110)이 돌출된 형상으로 나타난다.
또한, 핀 채널(110)의 양측면에는 제1 측면 게이트(240)와 제2 측면 게이트(242)가 구비된다.
즉, 제1 측면 게이트(240)는 제1 측면 터널링 산화막(200), 제1 측면 전하 트랩층(210), 제1 측면 게이트간 유전막(220) 및 제1 측면 제어 게이트층(230)을 가지고, 제2 측면 게이트(242)는 제2 측면 터널링 산화막(202), 제2 측면 전하 트 랩층(212), 제2 측면 게이트간 유전막(222) 및 제2 측면 제어 게이트층(232)을 가진다. 다만, 핀 채널(110)의 상부에는 상술한 게이트 구조물이 구비되지 아니하고, 분리 절연막(160)이 형성되며, 분리 절연막(160) 상부에는 양측면에 형성된 제어 게이트층(230, 232)이 제1 연결 게이트(250A)를 통해 전기적으로 연결되는 구조를 가지게 된다.
상술한 측면 터널링 산화막(200, 202)은 제1 두께를 가진다. 전술한 바와 같이 상기 제1 두께는 상기 도 3에 도시된 제2 터널링 산화막(131)과 동일한 두께이다.
도 8은 상기 도 6에 도시된 플래시 메모리의 제2 영역을 X-X' 방향으로 절단한 단면도이다.
도 8을 참조하면, 상기 도 7에 도시된 구조와 매우 유사한 구조를 가진다. 다만, 제3 측면 터널링 산화막 및 제4 측면 터널링 산화막은 전술한 바대로 상기 도 7에 도시된 측면 터널링 산화막에 비해 큰 두께를 가지게 된다.
상기 도 8에서 제2 영역에는 제2 게이트 구조물이 형성되며, 제2 게이트 구조물은 제3 측면 게이트 및 제4 측면 게이트로 구성된다. 또한, 제3 측면 게이트와 제4 측면 게이트는 핀 채널을 중심으로 서로 대향한다.
즉, 제3 측면 게이트(241)는 제3 측면 터널링 산화막(201), 제3 측면 전하 트랩층(211), 제3 측면 게이트간 유전막(221) 및 제3 측면 제어 게이트층(231)을 가지고, 제4 측면 게이트(243)는 제4 측면 터널링 산화막(203), 제4 측면 전하 트랩층(213), 제4 측면 게이트간 유전막(223) 및 제4 측면 제어 게이트층(233)을 가 진다. 다만, 핀 채널(110)의 상부에는 상술한 게이트 구조물이 구비되지 아니하고, 분리 절연막(160)이 형성되며, 분리 절연막(160) 상부에는 양측면에 형성된 제어 게이트층(231, 233)이 제2 연결 게이트(250B)를 통해 전기적으로 연결되는 구조를 가지게 된다.
상술한 측면 터널링 산화막(201, 203)은 제2 두께를 가진다. 전술한 바와 같이 상기 제2 두께는 상기 도 3에 도시된 제1 터널링 산화막(130)과 제2 터널링 산화막(131)의 두께를 합한 값과 동일하다.
따라서, 제1 게이트 구조물(10)의 터널링 산화막(200, 202)은 제2 게이트 구조물(20)의 터널링 산화막(201, 203)보다 낮은 두께를 가진다.
도 9는 상기 도 6에 도시된 플래시 메모리의 상면 투시도이다.
도 9를 참조하면, 제1 게이트 구조물(10)의 터널링 산화막(200, 202)의 두께는 제2 게이트 구조물(20)의 터널링 산화막(201, 203)의 두께보다 작은 것을 알 수 있다.
또한, 각각의 게이트 구조물에서 핀 채널(110)의 상부에는 분리 절연막이 형성되고, 분리 절연막의 상부에는 제어 게이트들이 서로 전기적으로 연결되는 구조를 가진다. 이외에 제1 게이트 구조물(10)과 제2 게이트 구조물(20)의 전하 트랩층, 게이트간 유전막은 각각 동일한 두께를 가진다. 또한, 핀 채널(110) 영역에서 2개의 게이트 구조물(10, 20) 외곽은 소스와 드레인으로 정의된다.
도 10은 상기 도 6에 도시된 단위 셀을 이용한 낸드 타입의 플래시 메모리의 개략도이다.
도 10을 참조하면, 얕은 소자분리막인 STI 사이에 다수개의 활성영역들(300, 310, 320)이 배치된다. 상기 얕은 소자분리막은 상기 도 1 내지 도 9에 도시된 필드 산화막(120)과 동일한 요소로 해석될 수 있다. 상기 활성영역(300, 310, 320)을 가로질러 다수개의 게이트 구조물들이 배치된다. 각각의 활성영역(300, 310, 320)은 스트링으로 정의된다.
서로 평행하게 배열된 스트링들 상에는 스트링 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터는 스트링 선택 라인 SSL에 의해 온/오프된다. 상기 스트링 선택 라인 SSL은 일종의 게이트 라인이며, 게이트 라인의 상하에 형성된 활성영역은 소스 및 드레인으로 작용한다.
이어서, 상기 스트링 선택 라인 SSL에 의해 형성되는 스트링 선택 트랜지스터에는 메모리 셀들이 연결된다. 각각의 단위 셀들은 하나의 스트링 내에서 직렬로 연결된 구조를 가지며, 하나의 단위 셀은 2개의 워드라인들에 의해 정의된다.
즉, 다수개의 셀들을 형성하기 위한 다수개의 워드 라인들 WL00U, WL00L,WL01U,WL01L,...,WL0NU,WL0NL이 구비되고, 하나의 단위 셀에는 2개의 워드라인들이 배치된다. 이는 상기 도 6에 개시된 2개의 게이트 구조물들에 상응한다. 2개의 워드라인들 중 하나의 워드라인은 상위 워드라인(워드 라인의 참조를 ‘U’로 표현한 부분)을 형성하고, 나머지 하나의 워드라인은 하위 워드라인(워드 라인의 참조를 ‘L'로 표현한 부분)을 형성한다.
각각의 단위 셀은 상기 도 6에 도시된 구조물에 상응한다. 따라서, 단위 셀은 기판으로부터 돌출된 형상의 핀 채널 구조를 가지고, 핀 채널의 측면을 감싸는 2개의 게이트 구조물들로 구성된다. 또한, 각각의 채널은 핀 채널의 길이 방향으로 서로 분리되어 하나의 셀 트랜지스터를 구성한다.
메모리 셀들 하부에는 접지 선택 라인 GSL에 의해 정의되는 접지 선택 트랜지스터가 구비된다.
도 11은 본 발명의 바람직한 실시예에 따라 프로그램 동작 수행시의 트랩되는 전하량을 도시한 그래프이다.
프로그램 동작은 채널 영역의 전하를 전하 트랩층의 계면에 트랩시키는 동작이다.
먼저, 도 9 및 도 10을 참조하면, 하나의 단위 셀에 구비된 2개의 게이트 구조물들(10, 20)에 대해 독립적으로 프로그램 전압 Vpgm을 인가하여 프로그램 동작을 수행할 수 있다.
상기 도 11의 데이터는 터널링 산화막(200, 201, 202, 203)을 실리콘 산화물로 구성하고, 제1 게이트 구조물(10)의 터널링 산화막(200, 202)의 두께는 3nm, 제2 게이트 구조물(20)의 터널링 산화막(202, 204)의 두께는 4nm로 하고, 전하 트랩층(210, 211, 212, 213)을 5nm 두께의 실리콘 질화막으로 구성하고, 게이트간 유전막(220, 221, 222, 223)을 6nm 두께의 실리콘 산화물로 구성하며, 제어 게이트층(230, 231, 232, 233)을 다결정 실리콘으로 구성한 경우에 전하트랩층(210, 211, 212, 213)에 트랩된 전하를 측정한 것이다.
상술한 게이트 구조물(10, 20)에서 프로그램 전압 Vpgm으로는 각각, 13.5V를 인가한다. 만일 특정의 영역에서 게이트 구조물에 프로그램 동작을 수행하지 않을 경우에는 제어 게이트층에 패스 전압으로 6.5V를 인가하여 프로그램 동작이 수행되는 게이트 구조물에 전원이 연결되도록 채널을 턴온시켜준다.
도 11을 참조하면, 상태 ‘11’은 소거 상태를 지칭한다. 이는 전하 트랩층의 계면에 전하가 실질적으로 트랩되지 않은 상태를 지칭한다. 따라서, 그래프 상에서도 트랩된 전하량은 0으로 나타난다.
상태 ‘10’은 제2 게이트 구조물에만 프로그램 전압 Vpgm을 인가한 경우이다. 또한, 상태 ‘01’은 제1 게이트 구조물에만 프로그램 전압 Vpgm을 인가한 경우이다. 제1 게이트 구조물에서 개시된 터널링 산화막은 제2 게이트 구조물의 경우보다 작은 두께를 가진다.
따라서, 동일한 프로그램 전압 Vpgm이 인가되는 상황에서도 제2 게이트 구조물의 전하 트랩층에 트랩되는 전하량은 제1 게이트 구조물의 전하 트랩층에 트랩되는 전하량보다 작게 된다. 즉, 제1 게이트 구조물에 패스 전압이 인가되고, 제2 게이트 구조물에는 프로그램 전압 Vpgm이 인가되는 ‘10’의 상태는 이와 상보적인 상태 ‘01’의 경우보다 낮은 전하 트랩량을 가지게 된다.
다만, 상기 도 11에서 전하 트랩층에 트랩되는 전하는 전자이므로, 표현되는 전하량은 음의 값으로 표현된다.
마찬가지로 상태 ‘01’은 제1 게이트 구조물에만 프로그램 전압 Vpgm이 인가되고, 제2 게이트 구조물에는 패스 전압이 인가된 상황이므로, 상태 ‘10’보다 높은 전하 트랩량을 가진다.
이어서, 제1 게이트 구조물 및 제2 게이트 구조물 모두에 프로그램 전압 Vpgm이 인가되면, 트랩된 전하량은 가장 큰 값을 가지게 된다. 이를 상태 ‘00’으로 정의한다.
따라서, 이는 단위 셀이 4가지 상태의 전하 트랩 동작을 가짐을 의미한다. 이는 단위 셀에 대한 프로그램 동작에 의해 4가지 상태의 문턱전압을 구현할 수 있으며, 단위 셀이 2비트의 데이터를 저장할 수 있음을 의미한다.
도 12는 본 발명의 바람직한 실시예에 따라 상기 도 11에 개시된 각각의 상태에 따른 드레인 전류를 표시한 그래프이다.
도 12를 참조하면, 상술한 4개의 상태를 각각 구현한 후, 2개의 게이트 구조물에 읽기 전압을 인가한다. 읽기 전압은 상기 도 12에서 게이트 전압으로 표시된다.
예컨대, 상태 ‘11’은 2개의 게이트 구조물의 전하 트랩층들에 전하가 트랩되지 않은 상태이므로, 팬 채널 상에 전하가 상존하는 경우이다. 따라서, 게이트 구조물에 낮은 값의 읽기 전압을 인가하더라도, 높은 드레인 전류를 유지한다.
또한, 상태 ‘10’은 제2 게이트 구조물에만 프로그램 동작을 수행한 경우이다. 제2 게이트 구조물에만 프로그램 동작을 수행하는 경우에는 제1 게이트 구조물에만 프로그램 동작을 수행한 경우보다 트랩되는 전하량이 적게 된다. 따라서, 읽기 동작시에 상태 ‘11’의 경우보다는 낮은 드레인 전류를 유지하나 상태 ‘01’의 경우보다는 높은 드레인 전류를 유지한다.
상태 ‘01’은 제1 게이트 구조물에만 프로그램 동작을 수행한 경우이다. 제1 게이트 구조물의 측면 전하 트랩층은 상태 ‘10’보다 큰 전하 트랩량을 가진다. 따라서, 트랩된 전자의 작용에 의해 상태‘10’보다 낮은 드레인 전류를 유지한다.
상태 ‘00’은 제1 게이트 구조물 및 제2 게이트 구조물에 대한 프로그램 동작이 수행된 경우이다. 따라서, 각각의 게이트 구조물의 전하 트랩층에 트랩된 전하량은 가장 높은 값을 가진다. 따라서, 읽기 전압의 인가에 대해 가장 낮은 트레인 전류를 유지한다.
상술한 바와 같이, 본 발명에 따른 단위 셀은 2개의 게이트 구조물들을 가지고, 서로 다른 두께의 터널링 산화막에 기인한 4가지의 상태를 저장할 수 있다. 따라서, 2비트의 데이터를 저장할 수 있는 효과가 있다. 또한, 핀 채널의 양 측면을 통해 전류가 흐르는 메커니즘을 가짐을 통해 반도체 소자의 비례 축소시에 문제되는 단채널 효과 및 협폭 효과를 구조적으로 해결할 수 있다. 이는 플래너 타입에서 채널에 흐르는 전류를 핀 채널의 양 측면으로 분배한 현상에 기인한다.
또한, 단위 셀에서 전하를 저장할 수 있는 전하 트랩층이 4개가 구비되므로 기존의 메모리 소자에 비해 각 셀당 저장되는 정보의 양은 많아지며, 다중 준위 소자에 비해 상태의 안정성을 확보할 수 있다.
이를 이용하여 낸드형 플래시 메모리에 적용할 경우, 독립적으로 각각의 전하 트랩을 상호 독립적으로 사용할 수 있어, 프로그램 및 소거 동작의 신뢰성을 향상할 수 있다. 또한, 동일 용량의 데이터에 대해 전체 스트링의 길이는 효과적으로 감소된다.
본 실시예에서는 하나의 단위 셀에 2개의 게이트 구조물이 개시되나, 실시의 형태에 따라 그 이상의 게이트 구조물을 형성할 수 있다. 예컨대, 3개의 게이트 구 조물을 형성하고, 각각의 게이트 구조물마다 터널링 산화막의 두께를 달리할 경우, 3비트의 데이터를 저장할 수 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위한 사시도이다.
도 7은 상기 도 6에 도시된 플래시 메모리의 제1 영역을 X-X'방향으로 절단한 단면도이다.
도 8은 상기 도 6에 도시된 플래시 메모리의 제2 영역을 X-X' 방향으로 절단한 단면도이다.
도 9는 상기 도 6에 도시된 플래시 메모리의 상면 투시도이다.
도 10은 상기 도 6에 도시된 단위 셀을 이용한 낸드 타입의 플래시 메모리의 개략도이다.
도 11은 본 발명의 바람직한 실시예에 따라 프로그램 동작 수행시의 트랩되는 전하량을 도시한 그래프이다.
도 12는 본 발명의 바람직한 실시예에 따라 상기 도 11에 개시된 각각의 상태에 따른 드레인 전류를 표시한 그래프이다.

Claims (14)

  1. 기판으로부터 돌출된 형상을 가지는 핀 채널;
    상기 핀 채널을 중심으로 서로 마주보게 배치되고, 제1 두께의 터널링 유전막을 가지는 제1 게이트 구조물; 및
    상기 핀 채널을 중심으로 서로 마주보게 배치되고, 상기 제1 게이트 구조물과 분리되며, 상기 제1 두께보다 큰 제2 두께를 가지는 터널링 유전막을 가지는 제2 게이트 구조물을 포함하는 플래시 메모리.
  2. 제1항에 있어서, 상기 제1 게이트 구조물은,
    상기 핀 채널을 중심으로 일측에 배치된 제1 측면 게이트; 및
    상기 제1 측면 게이트와 대향하는 타측에 배치된 제2 측면 게이트를 포함하고,
    상기 제1 측면 게이트와 상기 제2 측면 게이트는 상기 핀 채널 상부에 형성된 분리 절연막에 의해 구분되고, 상기 분리 절연막 상의 제1 연결 게이트를 통해 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 상기 제1 측면 게이트는,
    상기 제1 두께를 가지는 제1 측면 터널링 유전막;
    상기 제1 측면 터널링 유전막 상에 형성된 제1 측면 전하 트랩층;
    상기 제1 측면 전하 트랩층 상에 형성된 제1 측면 게이트간 유전막; 및
    상기 제1 측면 게이트간 유전막 상에 형성된 제1 측면 제어 게이트를 포함하는 것을 특징으로 하는 플래시 메모리.
  4. 제3항에 있어서, 상기 제1 측면 터널링 유전막, 제1 측면 전하 트랩층 및 제1 측면 게이트간 유전막은 상기 분리 절연막에 의해 상기 제2 측면 게이트와 분리되고, 상기 제1 측면 제어 게이트는 상기 제1 연결 게이트를 통해 상기 제2 측면 게이트의 제2 측면 제어 게이트와 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  5. 제1항에 있어서, 상기 제2 게이트 구조물은,
    상기 핀 채널을 중심으로 일측에 배치된 제3 측면 게이트; 및
    상기 제3 측면 게이트와 대향하는 타측에 배치된 제4 측면 게이트를 포함하고,
    상기 제3 측면 게이트와 상기 제4 측면 게이트는 상기 핀 채널 상부에 형성된 분리 절연막에 의해 구분되고, 상기 분리 절연막 상의 제2 연결 게이트를 통해 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  6. 제5항에 있어서, 상기 제3 측면 게이트는,
    상기 제1 두께보다 큰 상기 제2 두께를 가지는 제3 측면 터널링 유전막;
    상기 제3 측면 터널링 유전막 상에 형성된 제3 측면 전하 트랩층;
    상기 제3 측면 전하 트랩층 상에 형성된 제3 측면 게이트간 유전막; 및
    상기 제3 측면 게이트간 유전막 상에 형성된 제3 측면 제어 게이트를 포함하는 것을 특징으로 하는 플래시 메모리.
  7. 제6항에 있어서, 상기 제3 측면 터널링 유전막, 제3 측면 전하 트랩층 및 제3 측면 게이트간 유전막은 상기 분리 절연막에 의해 상기 제4 측면 게이트와 분리되고, 상기 제3 측면 제어 게이트는 상기 제2 연결 게이트를 통해 상기 제4 측면 게이트의 제4 측면 제어 게이트와 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리.
  8. 반도체 기판 상에 핀 채널을 형성하고, 상기 핀 채널의 양측면을 필드 산화막으로 매립하는 단계;
    제1 영역을 제외한 제2 영역의 상기 필드 산화막 및 핀 채널 상에 제1 터널링 산화막을 형성하는 단계;
    상기 제1 영역의 상기 핀 채널, 필드 산화막 및 상기 제2 영역의 제1 터널링 산화막 상에 제2 터널링 산화막, 전하 트랩층, 게이트간 유전막 및 제어 게이트층을 순차적으로 적층하는 단계;
    상기 제어 게이트층을 식각하여 제1 영역의 제1 게이트 구조물과 제2 영역의 제2 게이트 구조물로 분리하는 단계를 포함하는 플래시 메모리의 제조방법.
  9. 제8항에 있어서, 제2 터널링 산화막, 전하 트랩층, 게이트간 유전막 및 제어 게이트층을 순차적으로 적층하는 단계는,
    상기 제2 터널링 산화막, 전하 트랩층 및 게이트간 유전막을 순차적으로 적층하는 단계;
    상기 핀 채널 상부의 상기 제1 터널링 산화막, 상기 제2 터널링 산화막 및 상기 게이트간 유전막을 제거하여 상기 핀 채널의 상부 표면을 노출시키는 단계;
    상기 노출된 핀 채널 상부에 분리 절연막을 형성하는 단계; 및
    상기 분리 절연막 및 상기 핀 채널의 양측면 상에 상기 제어 게이트층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  10. 제9항에 있어서, 제1 게이트 구조물과 제2 게이트 구조물로 분리하는 단계는,
    상기 제어 게이트층을 부분 식각하여, 상기 핀 채널의 일부를 노출시키고, 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이의 상기 필드 산화막을 노출시키는 것을 특징으로 하는 플래시 메모리의 제조방법.
  11. 제8항에 있어서, 제2 터널링 산화막, 전하 트랩층, 게이트간 유전막 및 제어 게이트층을 순차적으로 적층하는 단계는,
    상기 제2 터널링 산화막, 전하 트랩층 및 게이트간 유전막을 순차적으로 적 층하는 단계;
    상기 게이트간 유전막 상부에 분리 절연막을 도포하는 단계;
    상기 핀 채널 상부의 상기 분리 절연막을 잔류시키고, 상기 핀 채널 양 측면의 분리 절연막을 제거하는 단계; 및
    상기 잔류하는 분리 절연막 및 상기 핀 채널의 양 측면 상에 상기 제어 게이트층을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  12. 다수의 스트링들로 형성된 엑티브 영역;
    상기 엑티브 영역을 가로지르는 스트링 선택 라인에 의해 형성되는 스트링 선택 트랜지스터;
    상기 스트링 선택 트랜지스터에 전기적으로 연결되는 메모리 셀들; 및
    상기 엑티브 영역을 가로지르는 접지 선택 라인에 의해 형성되고, 메모리 셀들에 전기적으로 연결되는 접지 선택 트랜지스터를 포함하되,
    상기 메모리 셀들은 적어도 2비트의 데이터를 저장하는 단위 셀들로 구성되고,
    상기 단위 셀은 서로 다른 터널링 산화막의 두께를 가지고, 서로 독립적인 프로그램 동작을 위해 분리된 적어도 2개의 게이트 구조물들을 가지는 것을 특징으로 하는 낸드 타입의 플래시 메모리.
  13. 제12항에 있어서, 상기 단위 셀은 기판으로부터 돌출된 형상의 핀 채널을 가 지고, 핀 채널의 길이 방향으로 분리된 상기 2개의 게이트 구조물을 가지는 것을 특징으로 하는 낸드 타입의 플래시 메모리.
  14. 제13항에 있어서, 상기 2개의 게이트 구조물은 상기 핀 채널의 양측면을 통해 채널을 형성하는 것을 특징으로 하는 낸드 타입의 플래시 메모리.
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