TWI499044B - 三度空間單一浮動閘非揮發性記憶體裝置 - Google Patents

Description

三度空間單一浮動閘非揮發性記憶體裝置

本發明係有關於一種三維(3-Dimension，3-D)半導體非揮發性記憶體(non-volatile memory，NVM)單元裝置(cell device)。本發明之半導體非揮發性記憶體單元裝置可以應用於20奈米以下製程技術世代(process technology node)的製造標準互補式金氧半場效電晶體(complementary metal-oxide-semiconductor field effect transistor，CMOSFET)之先進鰭式場效電晶體(fin-shape field effect transistor，finFET)製程技術來進行製作。特別地，本發明之三維單浮動閘非揮發性記憶體(single floating gate NVM，SFGNVM)裝置係由一個用以儲存電荷(charge)的金屬浮動閘以及兩個分別當作MOSFET主體(body)和控制閘(control gate)的半導體鰭片(fin)所構成。

互補式金氧半導體(CMOS)製程已成為特定應用積體電路(Application Specific Integrated Circuit，ASIC)最普遍的製程。一特定應用積體電路係於單一積體電路或晶片(chip)上，包含裝置(device)或系統(system)的特定功能。在數位時代，幾乎所有的電子裝置或設備皆由積體電路晶片 控制及操作。針對各種不同的應用，若硬體具有將不同功能實現於同一電路的能力，在經濟效益上是可取的。因此，因應不同的應用，積體電路或晶片必須具備修改該特定功能或組態(configuration)的彈性。例如，初始程式化(initial programming)及組態一微處理器(microprocessor)時，需要有一可程式非揮發性記憶體來儲存程式化指令(programmed instruction)。即使在供給電子系統的電力被切斷(off)時，該非揮發性記憶體仍會保留所儲存的數位資訊。當電子系統被導通(on)時，即可恢復(recall)所儲存的數位資訊或指令。此外，在開發過程中，可容許隨時更改程式化指令而無須改變硬體。在電子系統中，非揮發記憶體之儲存程式化指令及資料的任務是由電子可抹除可程式唯讀記憶體(electrical erasable programmable read-only memory，EEPROM)裝置所完成。EEPROM係一半導體非揮發性記憶體，經由施加電壓偏壓於其記憶體裝置的電極，可抹除(erase)和程式化該EEPROM。

在傳統EEPROM製程中，EEPROM記憶體單元的控制閘被製造而形成於一隔離導電層之上方，例如用以儲存電荷之的浮動閘或是如氧化矽-氮化矽-氧化矽(oxide-nitride-oxide，ONO)之介電層堆疊(stack of dielectric layers)之上方，而該控制閘及該隔離導電層都位在矽通道表面(silicon channel surface)之上方。然而，廣泛應用在大多 數ASIC製造之傳統CMOS製程，只有單一導電閘層(conducting gate layer)作為邏輯MOSFET裝置的切換閘(switching gate)。該EEPROM製程需要多一些製程步驟來製作額外的電荷儲存層，例如：薄膜沉積(film deposition)、蝕刻(etch)及使圖案成型(pattern)的光蝕刻(photolithography)。相較於傳統CMOS製程，這些額外的製程步驟導致製造成本增加、製程複雜度增加、影響良率及較長的製程工時。因此，對於嵌入式EEPROM ASIC而言，如何利用與CMOS基線(baseline)製程相容方式來製造出無額外儲存層之EEPROM，是業界面臨的難題。

同時，在縮小化(scale down)MOSFET裝置以增加IC較高的裝置密度及性能的進程上，如第1a圖所示之傳統二維金氧半場效電晶體100A的平面構造(planar structure)在20奈米以下的製程技術世代已達到一個極限。平面構造MOSFET之惡化的短通道界限(short channel margin)變成縮小化MOSFET裝置的主要障礙。為了解決此障礙，第1b圖所示之三維鰭式場效電晶體100B已成20奈米以下的製程技術世代的主流MOSFET裝置。為了符合20奈米以下的CMOS製程技術世代之嵌入式非揮發性記憶體儲存在之需求，本發明提供一種三維鰭式場效電晶體製程技術為基礎的半導體NVM裝置。本發明之三維單浮動閘非揮發性記憶體(SFGNVM)裝置係為單閘裝置且與三維鰭式場效電晶體製程 完全相容，在本發明之製程技術中，未引進任何新製程或非傳統材料。

另一方面，在縮小化小於20奈米製程技術世代的半導體NVM裝置方面，由於光蝕刻(lithographic)和蝕刻製程的極限，比如雙閘對準(double-gate alignment)和於堆疊雙閘製程的超高(ultra-high)非等向性(an-isotropic)蝕刻深寬比(aspect ratio)，傳統半導體NVM裝置同樣正碰到浮動閘NVM裝置的障礙。因為本發明之SFGNVM裝置係為單閘裝置，所以在20奈米及小於20奈米之堆疊雙閘的製程能力限制便自動卸除。

第2圖顯示本發明以三維鰭式金氧半場效電晶體(MOSFET)為基礎之三維單浮動閘非揮發性記憶體(SFGNVM)裝置200。本發明之三維SFGNVM裝置200係形成於一氧化物絕緣體202上，該氧化物絕緣體202位於一矽基底(silicon substrate)201的上方。該三維SFGNVM裝置200係由一金屬浮動閘260和兩個半導體鰭片230A與230B所構成。具有同型(type)雜質(impurity)之半導體鰭片230A被該金屬浮動閘260所包覆，且該金屬浮動閘260形成於一耦合介電層(coupling dielectric)251的上方，而該耦合介電層251係形成於半導體鰭片230A的表面上。該半導體鰭片230A形成該三維SFGNVM裝置200的控制閘。在另一半導體鰭片230B中， 具有同型雜質的源極210和汲極220形成於該金屬浮動閘260的側邊，而具有與源極210、汲極220和該半導體鰭片230A相反型的雜質之通道區240被該金屬浮動閘260所包覆，且該金屬浮動閘260形成於一穿隧介電層(tunneling dielectric)250的上方，同時該穿隧介電層250係形成於半導體鰭片230B的表面上。該金屬浮動閘260、該通道區240、該源極210和該汲極220形成鰭式MOSFET的主體(body)。

第3a圖顯示本發明SFGNVM裝置的等效電路示意圖，該SFGNVM裝置具有相互隔離的半導體鰭片230A和金屬浮動閘260(以下稱為電容耦合組態(capacitance-coupling configuration))。該金屬浮動閘260和該半導體鰭片230A之間的電容值以及該金屬浮動閘260和該通道區240之間的電容值分別以C_CG 以及C_MOS 代表。經由施加一控制閘電壓V_CG ，從該金屬浮動閘260經由該半導體鰭片230A的電容耦合，使場效電晶體功能於該SFGNVM裝置200之通道區240中開始運作。根據第3a圖之SFGNVM裝置電容耦合組態(控制閘-浮動閘-通道的串聯電容)的示意圖，在該金屬浮動閘260的電位V_f 表示為：V_f =(V_CG ×C_R )，其中V_CG 是一施加的控制閘電壓，C_R 是一耦合比率(coupling ratio)，表示式如下：C_R =C_CG /(C_CG +C_MOS )。第3b圖顯示SFGNVM裝置的示意圖，該SFGNVM裝置具有相連接的半導體鰭片230A和金屬浮動閘260(以下稱為直接耦合組態(direct-coupling configuration))。如第3b圖所示，當直接施加一閘電壓至該半導體鰭片230A和該金屬浮動閘260時，此等同直接施加一閘電壓至該MOSFET裝置，而從該半導體鰭片230A至該金屬浮動閘260沒有產生電容耦合，也就是該半導體鰭片230A和該金屬浮動閘260間沒有電壓差。

第4a和4b圖分別以對數和線性比例，顯示直接耦合組態和電容耦合組態之MOSFET裝置的控制閘電壓對汲極電流之特性曲線(characteristic curve)。當該SFGNVM裝置200曝露於紫外線(ultra-violet，UV)照射後，在其浮動閘內便沒有儲存電荷。假設量測到的該SFGNVM裝置的耦合比率C_R 等於0.5，直接耦合組態之臨界電壓V_thD 和電容耦合組態之臨界電壓V_thC 間大致呈現以下的關係：V_thD ~(C_R ×V_thC )。第4b圖中以線性比例表示直接耦合組態和電容耦合組態之汲極“導通(on)”電流對控制閘電壓之兩條曲線的斜率比(s2/s1)大致呈現以下的關係：s2/s1=C_R =0.5。請注意，上述耦合比率的數值係作為舉例之用，非本發明之限制。

半導體NVM裝置儲存電荷於一層電荷儲存材質，例如在MOSFET通道表面上方的金屬浮動閘。儲存層中的電荷量可影響臨界電壓，該臨界電壓係施於控制閘以導通該MOSFET裝置通道。例如，該半導體NVM裝置的臨界電壓因該浮動閘儲存電子(負電荷)而偏移(shift)至一較高臨界電壓，以及因該浮動閘儲存電洞(正電荷)而偏移至一較低臨界 電壓。該臨界電壓偏移量可表示如下：△V_thC =-Q/C_CG ，其中Q是儲存在該浮動閘上的電荷量，而C_CG 是該半導體鰭片230A和該金屬浮動閘260間的耦合電容值。第5圖顯示SFGNVM裝置的汲極電流對控制閘電壓之不同的特性曲線。具有電子之浮動閘之被程式化(programmed)SFGNVM裝置的特性曲線係平行偏移至較高臨界電壓V_thp (向右移)，而被抹除SFGNVM裝置的特性曲線係平行偏移至較低臨界電壓V_the (向左移)，其中V_thp 和V_the 分別代表一被程式化SFGNVM裝置和一被抹除SFGNVM裝置的臨界電壓。位於中間的特性曲線係具本質(intrinsic)臨界電壓V_thC 之SFGNVM裝置，該具本質(intrinsic)臨界電壓V_thC 之SFGNVM裝置係在被紫外線照射後的狀態，沒有電荷儲存在該金屬浮動閘260上。

當施加一控制閘電壓V_CG (V_the <V_CG <V_thp )於該SFGNVM裝置200的半導體鰭片230A時，具較低臨界電壓之被抹除SFGNVM裝置會被導通，而具較高臨界電壓之被程式化SFGNVM裝置則仍在被切斷狀態。就儲存數位資料“0”和“1”而言，可分別定義具較高臨界電壓之程式化狀態為資料“0”，而具較低臨界電壓之抹除狀態為資料“1”，反之亦然。因為儲存於該金屬浮動閘260上的電荷至少可保留10年，所以用該程式化狀態和該抹除狀態表示的儲存資料係為非揮發性。經由改變該臨界電壓(程式化和抹除)，可將 “0”或“1”之非揮發性資料儲存於該SFGNVM裝置200。

100A‧‧‧二維金氧半場效電晶體

100B‧‧‧三維鰭式場效電晶體

111‧‧‧閘極

112‧‧‧間隙壁

113‧‧‧氧化層

117‧‧‧環型佈植

121‧‧‧場氧化層

200、600‧‧‧三維SFGNVM裝置

116、201、601‧‧‧矽基底

202‧‧‧氧化物絕緣體

114、210、610‧‧‧源極

115、220、620‧‧‧汲極

122、230A、230B、630A、630B‧‧‧半導體鰭片

240、640‧‧‧通道區

250‧‧‧穿隧介電層

650‧‧‧穿隧氧化物

251、651‧‧‧耦合介電層

260、660‧‧‧金屬浮動閘

603‧‧‧溝槽氧化物

602‧‧‧埋入層

第1a和1b圖分別顯示(a)先前技術之二維金氧半場效電晶體的剖面圖(b)先前技術之三維鰭式場效電晶體的三維視圖。

第2圖是根據本發明之一實施例，顯示SFGNVM裝置的三維視圖。

第3a和3b圖分別顯示不同組態之三維鰭式SFGNVM裝置的等效電路示意圖，(a)該SFGNVM裝置具有相互隔離的控制閘和浮動閘(電容耦合組態)，(b)該SFGNVM裝置具有相連接的控制閘和浮動閘(直接耦合組態)。

第4a和4b圖分別以對數(左)和線性比例(右)，顯示被紫外線照射後之具直接耦合組態和電容耦合組態之SFGNVM裝置之汲極電流對控制閘電壓之特性曲線。

第5圖顯示SFGNVM裝置在被抹除、程式化和本質狀態下，量測到的不同汲極電流對控制閘電壓之特性曲線。

第6圖是根據本發明之另一實施例，顯示一製造於整塊(bulk)半導體上之SFGNVM裝置的三維視圖。

以下之說明將舉出本發明之數個較佳的示範實施例，熟悉本領域者應可理解，本發明可採用各種可能的方 式實施，並不限於下列示範之實施例或實施例中的特徵。

形成半導體鰭片230A與230B當作該MOSFET之控制閘和主體之一實施例中，將一矽上絕緣體(silicon-on-insulator)晶圓(wafer)圖案成型和蝕刻，而於氧化物絕緣體202和矽基底201的上方形成多數個矽鰭片。作為控制閘的半導體鰭片230A被選擇性地摻雜了(dope)一高濃度雜質，而作為該MOSFET主體之半導體鰭片230B被選擇性地摻雜了一低濃度雜質以形成該MOSFET之通道區240，該低濃度雜質的電傳導型(conductivity type)係相反於該高濃度雜質。利用快速熱製程(rapid thermal process)，生長一層薄氧化物(10~20埃(angstrom，A))於所有半導體鰭片230A與230B的表面上。沉積一層厚氧化物(60~70埃)至作為該MOSFET主體之半導體鰭片230B以形成一穿隧介電層250。同時，沉積相同於該穿隧介電層250的物質或是一高介電值薄膜(high-k dielectric film)堆疊至作為該控制閘的半導體鰭片230A的表面上以形成一耦合介電層251。然後，經由沉積、圖案成型和蝕刻一層金屬薄膜，以形成該金屬浮動閘260。生長一層具同雜質的原位摻雜磊晶薄膜(in-situ doped epitaxial film)以形成該SFGNVM裝置200之源極210、汲極220和半導體鰭片230A。在上述製程完成後，便形成該SFGNVM裝置200。請注意，上述形成該SFGNVM裝置200的製程步驟係標準製程步驟，且能合併使用於製造CMOS的鰭式MOSFET。

形成半導體鰭片630A與630B當作MOSFET之控制閘和主體之另一實施例中，如第6圖所示，具有一埋入層(buried layer)602及一矽基底601的整塊磊晶(bulk epitaxial)晶圓經由圖案成型和蝕刻而形成多數個半導體鰭片，其中該埋入層602為一高濃度雜質半導體，並位在該矽基底601之上方。利用溝槽氧化物(trench oxide)603半填滿該些半導體鰭片630A與630B。當作控制閘的半導體鰭片630A被選擇性地摻雜一高濃度雜質，而當作MOSFET主體之半導體鰭片630B則被選擇性地摻雜一低濃度雜質以形成該MOSFET之通道區640，該低濃度雜質的電傳導型係相反於該高濃度雜質。利用快速熱製程，生長一層薄氧化物(10~20埃)於所有半導體鰭片630A與630B的表面上。沉積一層厚氧化物(60~70埃)至作為該MOSFET主體之半導體鰭片630B以形成一穿隧氧化物650。同時，沉積相同於該穿隧氧化物650的物質或是一高介電值薄膜堆疊至作為該控制閘的半導體鰭片630A的表面上以形成一耦合介電層651。然後，經由沉積、圖案成型和蝕刻一層金屬薄膜，以形成該金屬浮動閘660。生長一層具同雜質的原位摻雜磊晶薄膜以形成該SFGNVM裝置600之源極610、汲極620和半導體鰭片630A。在上述製程完成後，便形成該SFGNVM裝置600。請注意，上述形成該SFGNVM裝置600的製程步驟係CMOS的標準製程步驟，且能合併使用於製造CMOS的鰭式MOSFET。

以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更，均應落入本發明之申請專利範圍。

200‧‧‧三維SFGNVM裝置

201‧‧‧矽基底

202‧‧‧氧化物絕緣體

210‧‧‧源極

220‧‧‧汲極

230A、230B‧‧‧半導體鰭片

240‧‧‧通道區

250‧‧‧穿隧介電層

251‧‧‧耦合介電層

260‧‧‧金屬浮動閘

Claims (10)

1. 一種非揮發性記憶體(NVM)裝置，包含：一第一半導體鰭片，具有一第一端和第二端，且沿著自該第一端到該第二端的第一方向延伸，該第一半導體鰭片包含：一源極區，係位於該第一端；一汲極區，係位於該第二端；以及一通道區，係延伸於該源極區和該汲極區之間；一第二半導體鰭片，實質上以平行於該第一半導體鰭片的方向作延伸，而且與第一半導體鰭片相隔(apart)，其中該第二半導體鰭片具有同型雜質；以及一浮動閘，形成於該第一半導體鰭片和該第二半導體鰭片的上方，且與該第一半導體鰭片和該第二半導體鰭片電性絕緣，該浮動閘沿著一第二方向延伸而且完全覆蓋該通道區；其中，該通道區的電傳導型(conductivity type)係相反於該源極區以及該汲極區；其中，該第一方向實質上垂直於該第二方向；以及其中，該第二半導體鰭片係作為一控制閘。
2. 如申請專利範圍第1項所記載之NVM裝置，更包含：一基底；以及一隔離層，形成在該基底上方； 其中該第一半導體鰭片和該第二半導體鰭片形成在該隔離層上方；以及其中該浮動閘沿著該第二方向覆蓋部分的該隔離層。
3. 如申請專利範圍第1項所記載之NVM裝置，更包含：一基底；一磊晶矽結構，包含一生長於該基底上之高濃度雜質埋入層；以及複數個溝槽，沿著該第一半導體鰭片和該第二半導體鰭片的側壁(sidewall)而形成；其中該第一半導體鰭片和該第二半導體鰭片係形成於該磊晶矽結構之上；其中該些溝槽係被一絕緣材質填補至一預定高度；以及其中該浮動閘更沿著該第二方向覆蓋部分的該絕緣材質。
4. 如申請專利範圍第1項所記載之NVM裝置，更包含：一穿隧介電層，係位在該通道區和該浮動閘之間；以及一耦合介電層，係位在該第二半導體鰭片和該浮動閘之間。
5. 如申請專利範圍第4項所記載之NVM裝置，其中當一電壓V_CG 被施加至該控制閘時，該浮動閘之電壓V_f 表示如下： V_f =(V_CG ×C_R )，其中C_R =C_CG /(C_CG +C_MOS )，以及其中C_CG 係為該浮動閘和該控制閘間的電容值以及C_MOS 係為該浮動閘和該通道區間的電容值。
6. 如申請專利範圍第4項所記載之NVM裝置，其中該NVM裝置之臨界電壓偏移量△V_thC 表示如下：△V_thC =-Q/C_CG ，其中Q是在該浮動閘上的電荷量，而C_CG 是該控制閘和該浮動閘間的耦合電容值。
7. 如申請專利範圍第4項所記載之NVM裝置，其中當該浮動閘內沒有電荷儲存時，一臨界電壓V_thD 接近於(V_thC ×C_R )，其中C_R =C_CG /(C_CG +C_MOS )，其中C_CG 係為該浮動閘和該控制閘間的電容值，而C_MOS 係為該浮動閘和該通道區間的電容值，其中V_thD 係為該NVM裝置將該浮動閘和該控制閘相連接時的臨界電壓，以及其中V_thC 係為該NVM裝置的本質臨界電壓。
8. 如申請專利範圍第4項所記載之NVM裝置，其中當一電壓V_CG 同時被施加至該控制閘和該浮動閘時，從該控制閘到該浮動閘不會產生電容耦合。
9. 如申請專利範圍第1項所記載之NVM裝置，其中該浮動閘和該第一半導體鰭片形成一鰭式金氧半場效電晶體(MOSFET)的主體。
10. 如申請專利範圍第4項所記載之NVM裝置，其中該第二半導體鰭片係被摻雜了具第一濃度之第一電傳導型的第一 雜質，而該通道區係被摻雜了具第二濃度之第二電傳導型的第二雜質，以及其中該第一濃度係高於該第二濃度，且該第一電傳導型係相反於該第二電傳導型。