JP6235901B2 - 半導体装置 - Google Patents
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Description
まず、本実施の形態1の半導体装置について説明する。本実施の形態1の半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとしてのフラッシュメモリとが形成されているものである。
初めに、本実施の形態1の半導体装置の回路構成について説明する。図1は、実施の形態1の半導体装置におけるフラッシュメモリの要部回路図である。なお、図1に示す平面内で互いに交差、好適には直交する2つの方向を、X軸方向およびY軸方向とする。
次に、本実施の形態1の半導体装置におけるフラッシュメモリのメモリセルの構成について説明する。図2は、実施の形態1の半導体装置におけるメモリセルの平面図である。図3は、実施の形態1の半導体装置におけるメモリセルの断面図である。図2および図3は、1ビット分のメモリセルを示す。図3は、図2のA−A線に沿った断面図である。
次に、このようなフラッシュメモリにおけるデータ書き込み動作例について説明する。図4は、実施の形態1のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図4は、図2のA−A線に沿った断面図である。
矢印AW12は、矢印の始端から終端にかけての電位差が約0Vに等しいことを意味する。
RC1=Vwe/(Vr+Vwe) (1)
に示す比RC1、すなわち電位差Vrと電位差Vweとの総和に対する電位差Vweの比を、容量素子Cと容量素子CWEとの間のカップリング比と定義する。前述したように、容量素子Cと容量素子CWEとは、浮遊ゲート電極FGを介して直列に接続されているので、カップリング比RC1は、下記式(2)
RC1=CAPr/(CAPr+CAPwe) (2)
となる。したがって、容量値CAPrと容量値CAPweとの総和に対する容量値CAPrの比を増加させることにより、カップリング比RC1を増加させることができ、容量素子CWEの電位差Vweを増加させることができる。これにより、容量素子CWEにおいて、電子がFNトンネル電流により容量電極FGC1に注入されやすくなるか、または、正孔がFNトンネル電流により容量電極FGC1から放出されやすくなる。
CAPr>CAPwe (3)
を満たすように、設計されている。上記式(3)を満たすことにより、上記式(2)および上記式(1)に示すように、カップリング比RC1を0.5よりも大きくすることができ、電位差Vweを電位差Vrよりも大きくすることができる。そのため、容量素子Cと比べ、容量素子CWEにおいて、電子がFNトンネル電流により容量電極FGC1に注入されやすくなるか、または、正孔がFNトンネル電流により容量電極FGC1から放出されやすくなる。
Sr=LNr×WDr (4)
により示され、容量電極FGC1の面積Sweは、下記式(5)
Swe=LNwe×WDwe (5)
により示される。例えば容量絶縁膜10aおよびゲート絶縁膜10bの各々の厚さおよび誘電率が等しい場合には、下記式(6)
Sr>Swe (6)
を満たすことにより、上記式(3)を満たすことができる。すなわち、p型の半導体領域11とn型の半導体領域12とに挟まれた部分の容量電極FGC1の面積が、n型の半導体領域13cとn型の半導体領域13dとに挟まれた部分のゲート電極FGRの面積よりも小さくなることにより、上記式(3)を満たすことができる。
RC2=Vr/(Vr+Vwe) (7)
に示す比RC2、すなわち電位差Vrと電位差Vweとの総和に対する電位差Vrの比を、容量素子Cと容量素子CWEとの間のカップリング比と定義する。
次に、本実施の形態1の半導体装置の製造方法について説明する。図7〜図12は、実施の形態1の半導体装置の製造工程中における要部断面図である。図7〜図12は、図2のA−A線に沿った断面図である。
次に、データ読み出し用のMISFETと、容量素子とが別に設けられた比較例1におけるメモリセルの面積について説明する。
一方、本実施の形態1の半導体装置におけるメモリセルMC1は、データ書き込みおよび消去用の容量素子CWEと、データ読み出し用のMISFETQRと、選択MISFETQSとを有するが、比較例1の半導体装置におけるメモリセルMC100と異なり、容量素子C100を有していない。すなわち、本実施の形態1の半導体装置におけるデータ読み出し用のMISFETQRは、比較例1の半導体装置におけるデータ読み出し用のMISFETQRと、容量素子C100とを兼ねたものとなっている。
実施の形態1の半導体装置における1つのメモリセルは、データ書き込みおよび消去用の容量素子と、データ読み出し用のMISFETとを有していた。それに対して、実施の形態2の半導体装置における1つのメモリセルは、データ書き込みおよび消去用の容量素子と、データ読み出し用のMISFETとに加え、アシスト容量素子を有している。
図16は、実施の形態2の半導体装置におけるフラッシュメモリの要部回路図である。なお、図16に示す平面内で互いに交差、好適には直交する2つの方向を、X軸方向およびY軸方向とする。
次に、本実施の形態2の半導体装置におけるフラッシュメモリのメモリセルの構成について説明する。図17は、実施の形態2の半導体装置におけるメモリセルの平面図である。図18は、実施の形態2の半導体装置におけるメモリセルの断面図である。図17および図18は、1ビット分のメモリセルを示す。図18は、図17のA−A線に沿った断面図である。
次に、このようなフラッシュメモリにおけるデータ書き込み動作例について説明する。図19は、実施の形態2のフラッシュメモリのデータ書き込み動作におけるメモリセルの各部への印加電圧の一例を示す断面図である。図19は、図17のA−A線に沿った断面図である。
CAPr+CAPa>CAPwe (8)
を満たすように、設計されている。上記式(8)を満たすことにより、上記式(1)に示すように、カップリング比RC1を0.5よりも大きくすることができ、電位差Vweを電位差Vrおよび電位差Vaよりも大きくすることができる。そのため、容量素子Cと比べ、容量素子CWEにおいて、電子がFNトンネル電流により容量電極FGC1に注入されやすくなるか、または、正孔がFNトンネル電流により容量電極FGC1から放出されやすくなる。
Sa=LNa×WDa (9)
により示される。例えば容量絶縁膜10aおよび10d、ならびに、ゲート絶縁膜10bの各々の厚さおよび誘電率が等しい場合には、下記式(10)
Sr+Sa>Swe (10)
を満たすことにより、上記式(8)を満たすことができる。
本実施の形態2の半導体装置の製造方法では、実施の形態1の半導体装置の製造方法において、p−型の半導体領域11aを形成する際に、アシスト容量素子CAが形成される領域のうち、p型の不純物を注入する領域IPP3(図17参照)において、p−型の半導体領域21aを形成する。また、本実施の形態2の半導体装置の製造方法では、実施の形態1の半導体装置の製造方法において、p+型の半導体領域11bを形成する際に、アシスト容量素子CAが形成される領域のうち、p型の不純物を注入する領域IPP3(図17参照)において、p+型の半導体領域21bを形成する。それ以外の点については、本実施の形態2の半導体装置の製造方法は、実施の形態1の半導体装置の製造方法と同様にすることができる。
本実施の形態2の半導体装置におけるメモリセルMC2は、実施の形態1の半導体装置におけるメモリセルMC1と同様に、データ書き込みおよび消去用の容量素子CWEと、データ読み出し用のMISFETQRと、選択MISFETQSとを有する。また、本実施の形態2の半導体装置におけるメモリセルMC2は、実施の形態1の半導体装置におけるメモリセルMC1と異なり、アシスト容量素子CAを有する。
4a p+型の半導体領域
5a シリサイド層
6、6a、6b 絶縁膜
7a〜7g 導体部
8a n+型の半導体領域
10a、10d 容量絶縁膜
10b、10c ゲート絶縁膜
11、21 p型の半導体領域
11a、21a p−型の半導体領域
11b、21b p+型の半導体領域
12、13、13c〜13e n型の半導体領域
12a、13a n−型の半導体領域
12b、13b n+型の半導体領域
14 キャップ絶縁膜
20 導体膜
ARmc1、ARmc2、ARr、ARs、ARwe、CHa 領域
AW11〜AW17、AW21〜AW25、AW31〜AW37 矢印
C、CWE 容量素子
CA アシスト容量素子
CG0、CG1、CG2 制御ゲート配線
CT コンタクトホール
DL 空乏層
DNW n型の埋込ウエル
FG 浮遊ゲート電極
FGC1、FGC2 容量電極
FGR、FGS ゲート電極
GS 選択線
HNW、HNW1、HNW2 n型のウエル
HPW、HPW1、HPW2、 p型のウエル
IF11、IF12、IF21〜IF23、IF31〜IF33 界面
IPN1、IPN2、IPP1〜IPP3 領域
L1〜L5 活性領域
LNa、LNr、LNs、LNwe 長さ
MC1、MC2 メモリセル
MR1、MR2 メモリセルアレイ
QR データ読み出し用のMISFET
QS 選択MISFET
RBL、WBL ビット線
SL ソース線
SW サイドウォール
TI 分離部
WDa、WDr、WDwe 幅
Claims (16)
- 半導体基板と、
前記半導体基板の主面に形成された第1導電型の第1ウエルと、
前記第1導電型とは反対の導電型を有する第2導電型のウエルであって、前記第1ウエルに内包されるように配置された第2ウエルと、
前記第2導電型のウエルであって、前記第2ウエルとは電気的に分離された状態で、前記第2ウエルに対して沿うように、前記第1ウエルに内包されるように配置された第3ウエルと、
前記第2ウエルおよび前記第3ウエルに平面的に重なるように配置された不揮発性メモリセルと、
を備え、
前記不揮発性メモリセルは、
前記第2ウエルおよび前記第3ウエルに平面的に重なるように第1方向に延在して配置された浮遊ゲート電極と、
前記浮遊ゲート電極が前記第2ウエルに平面的に重なる第1位置に配置されたデータ書き込みおよび消去用の素子と、
前記浮遊ゲート電極が前記第3ウエルに平面的に重なる第2位置に配置されたデータ読み出し用の電界効果トランジスタと、
を有し、
前記データ書き込みおよび消去用の素子は、
前記浮遊ゲート電極のうち前記第1位置に形成された部分である第1電極と、
前記第1電極および前記半導体基板の間に形成された第1絶縁膜と、
前記第2ウエル内において前記第1電極を挟み込む位置にそれぞれ形成された第1半導体領域および第2半導体領域と、
前記第2ウエルと、
を有し、
前記データ読み出し用の電界効果トランジスタは、
前記浮遊ゲート電極のうち前記第2位置に形成された部分である第2電極と、
前記第2電極および前記半導体基板の間に形成された第2絶縁膜と、
前記第3ウエル内において前記第2電極を挟み込む位置にそれぞれ形成された第3半導体領域および第4半導体領域と、
を有し、
前記第1半導体領域は前記第1導電型の半導体領域であり、
前記第2半導体領域は前記第2導電型の半導体領域であり、
前記第3半導体領域および前記第4半導体領域は前記第1導電型の半導体領域であり、
前記第1方向と交差する第2方向における前記第1電極の長さは、前記第2方向における前記第2電極の長さよりも小さく、
前記第2電極は、前記浮遊ゲート電極のうち、前記第2方向における前記浮遊ゲート電極の長さが最大となる部分である、半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体領域と前記第2半導体領域とに挟まれた部分の前記第1電極の面積は、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の前記第2電極の面積よりも小さい、半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルは、前記不揮発性メモリセルを選択する選択用の電界効果トランジスタを有し、
前記選択用の電界効果トランジスタは、
前記第3ウエルのうち前記第4半導体領域を挟んで前記第2電極と反対側の部分に平面的に重なるように前記第1方向に延在して配置されたゲート電極と、
前記ゲート電極および前記半導体基板の間に形成された第3絶縁膜と、
前記第3ウエル内に形成された第5半導体領域と、
を有し、
前記ゲート電極は、前記浮遊ゲート電極と電気的に分離され、
前記データ読み出し用の電界効果トランジスタおよび前記選択用の電界効果トランジスタは、前記第4半導体領域を共有し、
前記第4半導体領域および前記第5半導体領域は、前記第3ウエル内において前記ゲート電極を挟み込む位置にそれぞれ形成されており、
前記第2方向における前記ゲート電極の長さは、前記第2方向における前記第2電極の長さよりも大きい、半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルの読み出し動作の際には、前記データ読み出し用の電界効果トランジスタの前記第3半導体領域と前記第4半導体領域との間に流れる電流値に基づいて、前記不揮発性メモリセルに記憶されているデータを読み出す、半導体装置。 - 請求項1記載の半導体装置において、
前記第1位置と前記第2位置との間のいずれの位置においても、前記第2方向における前記浮遊ゲート電極の長さは、前記第2方向における前記第1電極の長さ以上である、半導体装置。 - 請求項1記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作の際には、前記第1ウエルおよび前記第3ウエルには第1電圧が印加され、かつ、前記第2ウエルには前記第2半導体領域を介して前記第1電圧の極性と逆極性の第2電圧が印加されることにより、前記第2ウエルおよび前記第3ウエルが各々個別に制御され、
前記不揮発性メモリセルの消去動作の際には、前記第1ウエルには前記第1電圧の極性と同極性の第3電圧が印加され、前記第2ウエルには前記第2半導体領域を介して前記第3電圧が印加され、かつ、前記第3ウエルには前記第1電圧の極性と逆極性の第4電圧が印加されることにより、前記第2ウエルおよび前記第3ウエルが各々個別に制御される、半導体装置。 - 請求項6記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作および消去動作は、前記データ書き込みおよび消去用の素子にて、FNトンネル電流により行われる、半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体領域と前記第2半導体領域とに挟まれた部分の前記第1電極の前記第1方向における幅は、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の前記第2電極の前記第1方向における幅よりも小さい、半導体装置。 - 請求項1記載の半導体装置において、
前記第1導電型のウエルであって、前記第2ウエルと前記第3ウエルとの間に配置された第4ウエルを備え、
前記不揮発性メモリセルは、前記浮遊ゲート電極が前記第4ウエルに平面的に重なる第3位置に配置された容量素子を有し、
前記容量素子は、
前記浮遊ゲート電極のうち前記第3位置に形成された部分である第3電極と、
前記第3電極および前記半導体基板の間に形成された第4絶縁膜と、
前記第4ウエル内において前記第3電極を挟み込む位置にそれぞれ形成された第6半導体領域および第7半導体領域と、
前記第4ウエルと、
を有し、
前記第6半導体領域および前記第7半導体領域は前記第2導電型の半導体領域である、半導体装置。 - 請求項9記載の半導体装置において、
前記第1半導体領域と前記第2半導体領域とに挟まれた部分の前記第1電極の面積は、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の前記第2電極の面積よりも小さい、半導体装置。 - 請求項9記載の半導体装置において、
前記不揮発性メモリセルは、前記不揮発性メモリセルを選択する選択用の電界効果トランジスタを有し、
前記選択用の電界効果トランジスタは、
前記第3ウエルのうち前記第4半導体領域を挟んで前記第2電極と反対側の部分に平面的に重なるように前記第1方向に延在して配置されたゲート電極と、
前記ゲート電極および前記半導体基板の間に形成された第5絶縁膜と、
前記第3ウエル内に形成された第8半導体領域と、
を有し、
前記ゲート電極は、前記浮遊ゲート電極と電気的に分離され、
前記データ読み出し用の電界効果トランジスタおよび前記選択用の電界効果トランジスタは、前記第4半導体領域を共有し、
前記第4半導体領域および前記第8半導体領域は、前記第3ウエル内において前記ゲート電極を挟み込む位置にそれぞれ形成されており、
前記第2方向における前記ゲート電極の長さは、前記第2方向における前記第2電極の長さよりも大きい、半導体装置。 - 請求項9記載の半導体装置において、
前記不揮発性メモリセルの読み出し動作の際には、前記データ読み出し用の電界効果トランジスタの前記第3半導体領域と前記第4半導体領域との間に流れる電流値に基づいて、前記不揮発性メモリセルに記憶されているデータを読み出す、半導体装置。 - 請求項9記載の半導体装置において、
前記第2電極は、前記浮遊ゲート電極のうち、前記第2方向における前記浮遊ゲート電極の長さが最大となる部分である、半導体装置。 - 請求項9記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作の際には、前記第1ウエルおよび前記第3ウエルには第1電圧が印加され、かつ、前記第2ウエルには前記第2半導体領域を介して前記第1電圧の極性と逆極性の第2電圧が印加されることにより、前記第2ウエルおよび前記第3ウエルが各々個別に制御され、
前記不揮発性メモリセルの消去動作の際には、前記第1ウエルには前記第1電圧の極性と同極性の第3電圧が印加され、前記第2ウエルには前記第2半導体領域を介して前記第3電圧が印加され、かつ、前記第3ウエルには前記第1電圧の極性と逆極性の第4電圧が印加されることにより、前記第2ウエルおよび前記第3ウエルが各々個別に制御される、半導体装置。 - 請求項14記載の半導体装置において、
前記不揮発性メモリセルの書き込み動作および消去動作は、前記データ書き込みおよび消去用の素子にて、FNトンネル電流により行われる、半導体装置。 - 請求項9記載の半導体装置において、
前記第1半導体領域と前記第2半導体領域とに挟まれた部分の前記第1電極の前記第1方向における幅は、前記第3半導体領域と前記第4半導体領域とに挟まれた部分の前記第2電極の前記第1方向における幅よりも小さい、半導体装置。
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