CN105870122B - 半导体器件 - Google Patents
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Abstract
本公开的实施方式涉及半导体器件。为了减小具有非易失性存储器的半导体器件的芯片面积，采用如下配置：其中使写入/擦除数据用元件的电容电极的在第二方向上的长度小于由相同浮置电极的一部分形成的读取数据用元件的栅极电极的在第二方向上的长度和电容性元件的电容电极的在第二方向上的长度两者。在这里，通过使写入/擦除数据用元件的电容电极的侧表面中的在与和前一写入/擦除数据用元件相邻的另一写入/擦除数据用元件的电容电极相对的一侧上的侧表面凹陷，减小了写入/擦除数据用元件布置所在的有源区的在第二方向上的长度。
Description
相关申请的交叉引用
2015年2月5日提交的日本专利申请No.2015-021177的包括说明书、附图和摘要在内的公开内容通过整体引用并入本文。
技术领域
本发明涉及一种半导体器件，并且可以优选地用在具有例如内置非易失性存储器的半导体器件中。
背景技术
日本专利公布No.5265898(专利文献1)描述了一种包括彼此相邻布置的第一非易失性存储器单元和第二非易失性存储器单元的半导体器件。第一非易失性存储器单元的电容性元件形成于第一有源区中，并且第一非易失性存储器单元的读出元件和第二非易失性存储器单元的读出元件两者形成于第三有源区中。另外，第一非易失性存储器单元的写入/擦除元件和第二非易失性存储器单元的写入/擦除元件两者形成于第二有源区中。另外，第二非易失性存储器单元的电容性元件形成于第四有源区中。
相关技术文献
专利文献
[专利文献1]日本专利公布No.5265898
发明内容
虽然存在着对于其中例如“0”数据或“1”数据只能写入一次的OTP(一次可编程)非易失性存储器单元的需求，但也存在着要求其中数据可以重写多次的MTP(多次可编程)非易失性存储器单元的应用。随着工艺世代的进展，存在着对于半导体器件的芯片面积上的减小的日益增加的需求；然而，在MTP非易失性存储器单元中，从本发明人的研究已经清楚地表明很难使单元尺寸减小。
其他问题和新特性将从本说明书的描述和附图中变得清楚。
根据一个实施例的半导体存储器设置有：第一非易失性存储器单元，包括第一写入/擦除数据用元件、第一读取数据用元件和第一电容性元件；和第二非易失性存储器单元，包括第二写入/擦除数据用元件、第二读取数据用元件和第二电容性元件。第一电容性元件形成于第一有源区中，第一写入/擦除数据用元件和第二写入/擦除数据用元件形成于第二有源区中，第一读取数据用元件和第二读取数据用元件形成于第三有源区中，且第二电容性元件形成于第四有源区中。第一非易失性存储器单元具有被布置成在第一方向上延伸以便与第一有源区、第二有源区和第三有源区平面重叠的第一浮置电极；且第二非易失性存储器单元具有被布置成在第一方向上延伸以便与第二有源区、第三有源区和第四有源区平面重叠的第二浮置电极。在第一非易失性存储器单元中，与第二有源区平面重叠的第一浮置电极的在第二方向上的长度小于与第三有源区平面重叠的第一浮置电极的在第二方向上的长度，第二方向以直角与第一方向交叉。在第二非易失性存储器单元中，与第二有源区平面重叠的第二浮置电极的在第二方向上的长度小于与第三有源区平面重叠的第二浮置电极的在第二方向上的长度。
根据一个实施例，具有非易失性存储器的半导体器件的芯片面积可以而减小。
附图说明
图1是根据本发明的第一实施例的布置于非易失性存储器区域中的非易失性存储器(在8位的情况下)的主要部分平面图；
图2是根据发明的第一实施例的布置于非易失性存储器区域中的非易失性存储器(在2位的情况下)的主要部分平面图；
图3是根据发明的第一实施例的半导体器件中的非易失性存储器单元(沿着图2中的线X1-X1截取)的主要部分截面图；
图4是用于解释根据发明的第一实施例的非易失性存储器中的数据写入操作的图；
图5是用于解释根据发明的第一实施例的非易失性存储器中的数据擦除操作的图；
图6是用于解释根据发明的第一实施例的非易失性存储器中的数据读取操作的图；
图7是在根据发明的第一实施例的半导体器件的制造步骤期间的非易失性存储器区域(沿着图2中的线X1-X1截取)的主要部分截面图；
图8是跟随图7的在半导体器件的制造步骤期间的与图7中相同地方的主要部分截面图；
图9是跟随图8的在半导体器件的制造步骤期间的与图7中相同地方的主要部分截面图；
图10是跟随图9的在半导体器件的制造步骤期间的与图7中相同地方的主要部分截面图；
图11是跟随图10的在半导体器件的制造步骤期间的与图7中相同地方的主要部分截面图；
图12是跟随图11的在半导体器件的制造步骤期间的与图7中相同地方的主要部分截面图；以及
图13是根据发明的第二实施例的布置于非易失性存储器区域中的非易失性存储器(在2位的情况下)的主要部分平面图。
具体实施方式
在以下实施例中，必要时为了方便起见，通过将实施例分成多个部分或实施例给出描述，然而，除非明确声明，它们不是相互独立的，而是一个与作为变型例、细节、补充描述等的其它部分或整体相关。
另外，在以下实施例中，当提到元件的数量等(单元的数量、数值、量、范围等包括在内)时，除非明确声明或者除了当数量原则上明显限于特定数量时以外，数量不限于特定那些而是可以超过或少于特定数量。此外，在以下实施例中，不用说的是部件(还包括构成步骤等)不一定必不可少，除非明确声明或者除了当它们原则上明显必不可少时以外。类似地，当在以下实施例中提到构成部分等的形状和位置关系等时，与形状等基本相同或类似的那些也应该包括在内，除非另有指出或者除了原则上另有清楚的考虑时以外。这也适用于上述数值和范围。
在以下实施例中所使用的附图中，影线可以甚至被添加至平面图中，以便使它们更容易被看到。另外，同样的部件在用于解释实施例的附图的每一个中原则上用同样的附图标记来表示，并且省略了重复性说明。在下文中，将基于附图详细地描述本发明的优选实施例。
(第一实施例)
《非易失性存储器的结构》
在根据第一实施例的半导体器件中，主电路和用于存储关于主电路的相对小且期望的数据(信息)的非易失性存储器形成于布置于相同半导体芯片中的主电路区域和非易失性存储器区域中的每一个中。形成半导体芯片的半导体衬底(在下文中，称作“衬底”)具有主电路和非易失性存储器形成所在的主表面(元件形成表面)和与之相对的背表面两者。在下文中，将描述如下一种半导体器件(LCD(液晶器件)驱动器)：其中，用于存储关于主电路的期望的信息的非易失性存储器形成于其中LCD驱动器电路被形成为主电路的半导体芯片中。在这里，第一实施例中所描述的LCD驱动器意味着用于驱动或控制诸如液晶显示面板等的显示面板的半导体器件。
图1和图2是根据第一实施例的布置于非易失性存储器区域AM中的非易失性存储器的主要部分平面图，其分别图示了8位和2位的情况。图3是根据第一实施例的半导体器件中的非易失性存储器单元的主要部分截面图，其代表性地图示了沿着图2中的线X1-X1截取的截面。在图1和图2中，省略了被形成为覆盖例如非易失性存储器单元的绝缘层等一部分，以便容易理解非易失性存储器单元的布置。
如图1和图2中所图示的，根据第一实施例的非易失性存储器包括形成于衬底1S的主表面中的由写入/擦除数据用元件CWE、读取数据用元件QR和电容性元件C形成的多个非易失性存储器单元(在下文中，称作“存储器单元”)MC。这些存储器单元MC待布置在以矩阵图案布置的位线(布置于图中的第一方向Y上)和字线(布置于图中的第二方向X上)彼此交叉所在的位置处。
形成于衬底1S的主表面中的存储器单元MC包括彼此相邻布置的存储器单元MC1和存储器单元MC2。另外，彼此电隔离的有源区L1、L2、L3、L4、L5和L6布置于衬底1S的主表面中。在这里，有源区是对非易失性存储器单元的操作有贡献的元件主要形成所在的区域，并且是通过元件隔离区域(隔离部分)分开的区域。
在这些有源区L1和L2中，存储器单元MC1的电容性元件C形成于有源区L1中，而存储器单元MC1的写入/擦除数据用元件CWE和存储器单元MC2的写入/擦除数据用元件CWE两者形成于有源区L2中。在这些有源区L3和L4中，存储器单元MC1的读取数据用元件QR和存储器单元MC2的读取数据用元件QR两者形成于有源区L3中，而存储器单元MC2的电容性元件C形成于有源区L4中。
在根据第一实施例的半导体器件中，相应存储器单元MC1和MC2的写入/擦除数据用元件CWE形成于共用的有源区L2中，并且相应存储器单元MC1和MC2的读取数据用元件QR形成于共用的有源区L3中，如上所述，并因此芯片面积可以被减小。
在第一实施例中，用于存储关于主电路的期望的信息的非易失性存储器形成于其中LCD驱动器电路被形成为主电路的半导体芯片中。期望的信息包括例如：关于待在修整半导体芯片的内部时使用的有效(使用)元件的布置地址的信息；关于待在缓解非易失性存储器或LCD时使用的有效存储器单元(没有缺陷的存储器单元)或有效LCD元件的布置地址的信息；关于待在调节LCD图像时使用的调节电压的修整抽头(trimming tap)信息；半导体器件的序列号；和类似物。当这些期望的信息增加时，非易失性存储器的信息的量(存储器单元的数量)增加。即使当存储器单元的数量如此增加时，芯片面积上的增加也可以通过如第一实施例所图示的那样布置存储器单元来抑制。
在下文中，将参照图2和图3中的存储器单元MC1具体地描述根据第一实施例的存储器单元MC的配置。图1中图示出的存储器单元MC也具有相同配置。
具有通过其限制出有源区L1、L2、L3、L4、L5和L6的沟槽形状的隔离部分TI形成于p型衬底1S的主表面中。在形成于衬底1S中的n型(第一导电性类型)嵌入式阱DNW中，形成有p型(第二导电性类型)阱HPW1、HPW2和HPW3及n型阱HNW。p型阱HPW1、HPW2和HPW2以其中它们通过嵌入式阱DNW和n型阱HNW彼此电隔离的状态被包含在嵌入式阱DNW中。
p型阱HPW1、HPW2和HPW3包含诸如例如硼(B)等的展现出p型导电性的杂质。p+型半导体区4形成于p型阱HPW3的上层的一部分中。p+型半导体区4包含与p型阱HPW3的杂质相同的杂质，但是p+型半导体区4的杂质浓度被设定为高于p型阱HPW3的杂质浓度。p+型半导体区4被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7a。硅化物层5可以形成于p+型半导体区4的导体部分7a所接触的表面层的一部分中。
n型阱HNW包含诸如例如磷(P)或砷(As)等的展现出n型导电性的杂质。n+型半导体区8形成于n型阱HNW的上层的一部分中。n+型半导体区8包含与n型阱HNW的杂质相同的杂质，但是n+型半导体区8的杂质浓度被设定为高于n型阱HNW的杂质浓度。n+型半导体区8远离p型阱HPW1、HPW2和HPW3以便不接触它们。也就是，n型嵌入式阱DNW的一部分介于n+型半导体区8与p型阱HPW1、HPW2和HPW3中的每一个之间。n+型半导体区8被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7b。硅化物层5可以形成于n+型半导体区8的导体部分7b所接触的表面层的一部分中。绝缘层6包括其中顺次地沉积有包括了例如氮化硅的绝缘层6a和包括了例如氧化硅的绝缘层6b的层叠膜。
根据第一实施例的存储器单元MC具有浮置电极FG、写入/擦除数据用元件CWE、读取数据用元件QR和电容性元件C。
浮置电极FG是用于积聚待用于存储数据的电荷的部分。浮置电极FG包括诸如例如低电阻多晶硅等的导体膜，并且被形成处于电浮置状态(与其他导体绝缘的状态)。另外，浮置电极FG被形成处于沿着第一方向Y延伸以便与彼此相邻的p型阱HPW1、HPW2和HPW3平面重叠的状态，如图2中所图示的。
作为写入/擦除数据用电容性元件的写入/擦除数据用元件CWE布置于浮置电极FG与p型阱HPW2的有源区L2平面重叠所在的第一位置。写入/擦除数据用元件CWE具有电容电极FGC1、电容性绝缘膜10d、p型半导体区15、n型半导体区30和p型阱HPW2。
由浮置电极FG的一部分形成的电容电极FGC1是形成写入/擦除数据用元件CWE的一个电极的部分。在这里，电容电极FGC1的在第二方向X上的长度E1被形成为小于由相同浮置电极FG的一部分形成的读取数据用元件QR的栅极电极FGR的在第二方向X上的长度E2和电容性元件C的电容电极FGC2的在第二方向X上的长度E3两者。
电容性绝缘膜10d包括例如氧化硅，并且形成于电容电极FGC1与衬底1S(p型阱HPW2)之间。电容性绝缘膜10d的厚度例如是7nm或更大且20nm或更小。然而在根据第一实施例的写入/擦除数据用元件CWE中，电子经由电容性绝缘膜10d被从p型阱HPW2注入到电容电极FGC1内，并且在重写数据时电容电极FGC1中的电子经由电容性绝缘膜10d被排放到p型阱HPW2内；并因此电容性绝缘膜10d的厚度被设定为小，并且具体地被设定为例如近似12nm。电容性绝缘膜10d的厚度应该为7nm或更大，因为如果其厚度小于此则不能确保电容性绝缘膜10d的可靠性。电容性绝缘膜10的厚度应该为20nm或更小，因为它变得难以使电子和空穴从中通过，并因此不能充分地重写数据。
写入/擦除数据用元件CWE的成对的p型半导体区15和n型半导体区30相对于电容电极FGC1自对准地形成在p型阱HPW2中并且形成在将电容电极FGC1夹在中间的位置处。p型半导体区15、n型半导体区30和p型阱HPW2是形成写入/擦除数据用元件CWE的一个电极的部分。也就是，在写入/擦除数据用元件CWE中，电容电极FGC1的两侧上的半导体区的导电性类型彼此不对称。利用这样的配置，可以在当数据被擦除或写入时抑制或防止在衬底1S中形成耗尽层。
p型半导体区15具有位于沟道附近的p-型半导体区15a和被电耦合至p-型半导体区15a的p+型半导体区15b两者。p-型半导体区15a和p+型半导体区15b包含诸如例如硼(B)等的相同导电性类型的杂质，但是p+型半导体区15b的杂质浓度被设定为高于p-型半导体区15a的杂质浓度。p型半导体区15被电耦合至p型阱HPW2。
n型半导体区30具有位于沟道附近的n-型半导体区30a和被电耦合至n-型半导体区30a的n+型半导体区30b两者。n-型半导体区30a和n+型半导体区30b包含诸如例如磷(P)或砷(As)等的相同导电性类型的杂质，但是n+型半导体区30b的杂质浓度被设定为高于n-型半导体区30a的杂质浓度。
p-型半导体区15a和n-型半导体区30a在从电容电极FGC1的一端周围沿着衬底1S的主表面延伸近似侧壁SW的宽度的距离之后终止。p+型半导体区15b和n+型半导体区30b分别在其终点处与p-型半导体区15a和n-型半导体区30a部分重叠，并且在从重叠位置沿着衬底1S的主表面延伸期望长度之后终止于隔离部分TI处。
在第一实施例中，n型半导体区30形成于彼此相邻的两个浮置电极FG之间，如图2中所图示的。也就是，n型半导体区30用作在两个写入/擦除数据用元件CWE之间的共用区域。
p型半导体区15和n型半导体区30被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7c。导体部分7c被电耦合至写入/擦除数据用位线WBL。硅化物层5可以形成于p+型半导体区15b和n+型半导体区30b中的每一个的导体部分7c所接触的表面层的一部分中。
读取数据用元件QR布置于浮置电极FG与p型阱HPW3的有源区L3平面重叠所在的第二位置。读取数据用元件QR具有栅极电极FGR、栅极绝缘膜10b和成对的n型半导体区12和12。读取数据用元件QR的沟道形成于p型阱HPW3的栅极电极FGR与有源区L3彼此平面重叠所在的上层中。
栅极电极FGR由浮置电极FG的一部分形成。栅极电极FGR的在第二方向X上的长度E2由读取数据用元件QR的操作特性确定，并且被形成为大于由相同浮置电极FG的一部分形成的写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1。
栅极绝缘膜10b包括例如氧化硅，并且形成于栅极电极FGR与衬底1S(p型阱HPW3)之间。栅极绝缘膜10b的厚度是例如近似12nm。
读取数据用元件QR的成对的n型半导体区12和12相对于栅极电极FGR自对准地形成在p型阱HPW3中并且形成在将栅极电极FGR夹在中间的位置处。读取数据用元件QR的成对的n型半导体区12和12中的每一个都具有位于沟道附近的n-型半导体区12a和被耦合至n-型半导体区12a的n+型半导体区12b两者。n-型半导体区12a和n+型半导体区12b包含诸如例如磷(P)或砷(As)等的相同导电性类型的杂质，但是n+型半导体区12b的杂质浓度被设定为高于n-型半导体区12a的杂质浓度。
这样的读取数据用元件QR的n型半导体区12和12中的一个被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7d。导体部分7d被电耦合至源极线SL。硅化物层5可以形成于n+型半导体区12b的导体部分7d所接触的表面层的一部分中。另一方面，读取数据用元件QR的n型半导体区12和12中的另一个与用于选择MIS(金属绝缘体半导体)晶体管QS的源极和漏极的n型半导体区12中的一个共享。
选择MIS晶体管QS具有栅极电极FGS、栅极绝缘膜10e和用于源极和漏极的成对的n型半导体区12和12。选择MIS晶体管QS的沟道形成于p型阱HPW3的栅极电极FGS与有源区L3彼此平面重叠所在的上层中。
栅极电极FGS包括诸如例如低电阻多晶硅等的导体膜，并且与浮置电极FG电隔离。此外，硅化物层5形成于其表面层的一部分中。硅化物层5形成于形成栅极电极FGS的导体膜的表面层的一部分中，导体膜位于与读取数据用元件QR相对的一侧上，不是形成在其整个表面层上。栅极电极FGS被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7f。接触孔CT不应该图示在作为沿着图2中的线X1-X1截取的截面的图3中，但是为了容易说明起见在图中图示出。导体部分7f被电耦合至选择线GS。
栅极绝缘膜10e包括例如氧化硅，并且形成于栅极电极FGS与衬底1S(p型阱HPW3)之间。栅极绝缘膜10e的厚度是例如近似12nm。选择MIS晶体管QS的成对的n型半导体区12和12中的每一个的配置都与读取数据用元件QR的n型半导体区12和12中的每一个的配置相同。选择MIS晶体管QS的n型半导体区12中的另一个被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7g。导体部分7g被电耦合至读取数据用位线RBL。硅化物层5可以形成于n+型半导体区12b的导体部分7a所接触的表面层的一部分中。然而，硅化物层5未形成在n+型半导体区12b的在读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的表面层的一部分中。
电容性元件C布置于浮置电极FG与p型阱HPW1的有源区L1平面重叠所在的第三位置处。电容性元件C具有控制栅极电极CGW、电容电极FGC2、电容性绝缘膜10c、p型半导体区13、n型半导体区31和p型阱HPW1。
电容电极FGC2由浮置电极FG的面对控制栅极电极CGW的一部分形成，并且是形成电容性元件C的一个电极的部分。通过如此地引起存储器单元MC的栅极具有单一层配置，非易失性存储器的存储器单元MC和主电路的元件可以在当它们被制造时容易地彼此匹配，并因此可以降低用于制造半导体器件的时间或成本。
电容电极FGC2的在第二方向X上的长度E3被形成为大于写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1和读取数据用元件QR的栅极电极FGR的在第二方向X上的长度E2两者。也就是，在浮置电极FG中，电容电极FGC2的在第二方向X上的长度E3大于电容电极FGC1的在第二方向X上的长度E1和栅极电极FGR的在第二方向X上的长度E2两者。由此，电容电极FGC2的平面面积可以做得大，并因此耦合比率可以增加并且变得能够提高从控制栅极布线CG供给电压时的效率。
在这里，浮置电极FG布置成从电容电极FGC2的一端侧延伸至电容电极FGC1和栅极电极FGR，并且其平面表面具有近似旗子形状，如图2中所图示的。另外，选择MIS晶体管QS的栅极电极FGS布置于电容电极FGC2的另一侧上以便与有源区L3平面重叠。也就是，电容电极FGC1和栅极电极FGR中的每一个的平面面积都不同于电容电极FGC2的平面面积，并且因为这一点，栅极电极FGS布置于浮置电极FG未重叠的区域中。另一方面，如果浮置电极FG布置成例如从电容电极FGC2的中央部分侧延伸至电容电极FGC1和栅极电极FGR，并且如果其平面表面具有T形状，则栅极电极FGS可以布置于另一区域中。然而，在第一实施例中，栅极电极FGS布置于具有近似旗子形状的浮置电极FG未重叠的区域中，并因此可以减小芯片面积。
电容性绝缘膜10c包括例如氧化硅，并且形成于电容电极FGC2与衬底1S(p型阱HPW1)之间。电容性绝缘膜10c通过用于形成栅极绝缘膜10b和10e及电容性绝缘膜10d的热氧化工艺而与以上后三个膜同时形成并且膜10c的厚度是例如近似12nm。
电容性元件C的成对的p型半导体区13和n型半导体区31相对于电容电极FGC2自对准地形成在p型阱HPW1中并且形成在将电容电极FGC2夹在中间的位置处。p型半导体区13、n型半导体区31和p型阱HPW1是形成电容性元件C的一个电极的部分。也就是，在电容性元件C中，在电容电极FGC2的两侧上的半导体区的导电性类型彼此不对称。利用这样的配置，可以在当数据被擦除或写入时抑制或防止在衬底1S中形成耗尽层。
p型半导体区13具有位于沟道附近的p-型半导体区13a和被电耦合至p-型半导体区13a的p+型半导体区13b。p-型半导体区13a和p+型半导体区13b包含诸如例如硼(B)等的相同导电性类型的杂质，但是p+型半导体区13b的杂质浓度被设定为高于p-型半导体区13a的杂质浓度。p型半导体区13被电耦合至p型阱HPW1。
n型半导体区31具有位于沟道附近的n-型半导体区31a和被电耦合至n-型半导体区31a的n+型半导体区31b。n-型半导体区31a和n+型半导体区31b包含例如诸如磷(P)或砷(As)等的相同导电性类型的杂质，但是n+型半导体区31b的杂质浓度被设定为高于n-型半导体区31a的杂质浓度。
p-型半导体区13a和n-型半导体区31a在从电容电极FGC2的一端周围沿着衬底1S的主表面延伸近似侧壁SW的宽度的距离之后终止。p+型半导体区13b和n+型半导体区31b分别在其终点处与p-型半导体区13a和n-型半导体区31a部分重叠，并且在从重叠位置沿着衬底1S的主表面延伸期望长度之后终止于隔离部分TI处。
在第一实施例中，n型半导体区13形成于彼此相邻的两个浮置电极FG之间，如图2中所图示的。也就是，n型半导体区31用作在两个电容性元件C之间的共用区域。未形成存储器单元MC的电容性元件C布置于非易失性存储器区域外侧，如图1和图2所图示的。
p型半导体区13和n型半导体区31被电耦合至形成在衬底1S的主表面之上的绝缘层6中的接触孔CT内的导体部分7e。导体部分7e被电耦合至控制栅极布线CG。硅化物层5可以形成于p+型半导体区13b和n+型半导体区31b的导体部分7e所接触的表面层的一部分中。
如上所述，第一实施例具有如下配置：其中，形成在衬底1S的主表面中的多个存储器单元MC中的、彼此相邻布置的相应存储器单元MC1和MC2的写入/擦除数据用元件CWE形成于共用有源区L2中，并且相应存储器单元MC1和MC2的读取数据用元件QR形成于共用有源区L3中。
《非易失性存储器单元的结构的特性》
(1)写入/擦除数据用元件CWE的电容电极FGC1的结构
在根据第一实施例的非易失性存储器单元中，浮置电极FG被形成处于沿着第一方向Y延伸以便与彼此相邻的p型阱HPW1、HPW2和HPW3平面重叠的状态，如图1和图2中所图示的。作为写入/擦除数据用电容性元件的写入/擦除数据用元件CWE布置于浮置电极FG与p型阱HPW2的有源区L2平面重叠所在的第一位置处，使得电容电极FGC1由浮置电极FG的一部分形成。另外，读取数据用元件QR布置于浮置电极FG与p型阱HPW3的有源区L3平面重叠所在的第二位置处，使得栅极电极FGR由浮置电极FG的另一部分形成。另外，电容性元件C布置于浮置电极FG与p型阱HPW1的有源区L1平面重叠所在的第三位置处，使得电容电极FGC2由浮置电极的另一部分形成。
此外，写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1被形成为小于读取数据用元件QR的栅极电极FGR的在第二方向X上的长度E2，并且其在第二方向X上的长度E2被形成为小于电容性元件C的电容电极FGC2的在第二方向X上的长度E3。
传统上(例如参见专利文献1)，使写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1与读取数据用元件QR的栅极电极FGR的在第二方向X上的长度E2相同。
然而，在第一实施例中，使写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1小于读取数据用元件QR的栅极电极FGR的在第二方向X上的长度E2。因为写入/擦除数据用元件CWE仅作为电容性元件使用，所以电容电极FGC1的在第二方向X上的长度E1可以被减小。在这里，共享有源区L2的两个写入/擦除数据用元件CWE的电容电极FGC1中的每一个的侧表面在平面图中凹陷，侧表面位于与电容电极FGC1面对另一电容电极FGC1所在的侧表面相对的一侧上。换言之，使得侧表面在平面图中具有凹形形状。由此，写入/擦除数据用元件CWE布置所在的有源区L2的在第二方向X上的长度可以被减小。然而，不排除写入/擦除数据用元件CWE的电容电极FGC1的两个侧表面都可以在平面图中具有凹形形状。
另外，在第二方向X上彼此相邻的有源区L2之间的空间(隔离宽度)也可以被减小。然而，高电压被施加至第二方向X上彼此相邻的有源区L2之间的嵌入式阱DNW，这导致如果空间减小则耐压减小，并因此减小以上隔离宽度不是优选的。然而，在根据第一实施例的非易失性存储器单元中，写入/擦除数据用元件CWE布置所在的有源区L2的在第二方向X上的长度E1被减小，并因此变得能够在使上述隔离宽度维持的状态下减小第二方向X上的单元尺寸。另外，不必要不仅减小在第二方向X上彼此相邻的有源区L2之间的空间而且减小在第一方向Y上彼此相邻的有源区之间的空间(图1中用粗箭头图示出的空间(隔离宽度))，并因此使高的耐压特性可以保持与整个非易失性存储器一样。
写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的最小长度E1例如通过当p-型半导体区15a和n-型半导体区30a形成在电容电极FGC1的两侧上时所需要的掩模对准余量来确定。也就是，用于确保将p-型半导体区15a和n-型半导体区30a分别形成在电容电极FGC1的两侧上的掩模对准所需要的尺寸是写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1的要求。
(2)电容性元件C的电容电极FGC2的面积上的减小
如上述(1)中所描述的，写入/擦除数据用元件CWE的电容面积通过减小写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1而减小。由此，为了使数据以其被写入和擦除的耦合比率维持恒定值所要求的电容性元件C的电容面积(电容电极FGC2的平面面积)可以被减小。相应地，电容性元件C的电容电极FGC2的在第一方向Y上的长度E4和在第二方向X上的长度E3可以被减小，并因此变得能够减小在第一方向Y和第二方向X上的单元尺寸。
(3)读取数据用元件QR与选择MIS晶体管QS之间的空间上的减小
如上述(1)和(2)所描述的，在第二方向X上的单元尺寸可以通过减小写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1和电容性元件C的电容电极FGC2的在第二方向X上的长度E3而减小。在该情况下，利用在第二方向X上的单元尺寸上的减小，读取数据用元件QR与选择MIS晶体管QS之间的空间也可以被减小。
为了降低电阻，期望在选择MIS晶体管QS的栅极电极FGS之上形成硅化物层5。然而，当读取数据用元件QR与选择MIS晶体管QS之间的空间减小时可能会在形成硅化物层5的步骤中产生未对准，并因此产生了硅化物层5形成于n型半导体区12的在读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的表面层中的状态，或者硅化物层5未形成在其中的状态。由此，归因于硅化物层5的存在/不存在而在存储器单元的读出电流上产生变化。另外，如果硅化物层5形成于浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)之上，则存储在浮置电极FG中的电荷会通过硅化物层5流出至衬底1S。由此，可能会产生存储器中的数据不能被保持的故障。
相应地，硅化物层5仅形成于选择MIS晶体管QS的栅极电极FGS的表面层中，没有形成在n型半导体区12的在读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的表面层中。此外，考虑到形成硅化物层5的步骤中的未对准等，为了使硅化物层5未形成于浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)之上，硅化物层5仅形成于栅极电极FGS的表面层的在与读取数据用元件QR相对的一侧上的一部分中。由此，可以防止在存储器的读出电流上的变化，并且可以防止从浮置电极FG产生的电荷的进一步损失。
(4)结论
根据第一实施例，写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度E1(有源区L2的在第二方向X上的长度)和电容性元件C的电容电极FGC2的在第一方向Y上的长度E4及在第二方向X上的长度E3两者可以被减小，而不用减小彼此相邻的有源区L1、L2、L3和L4之间的空间(隔离宽度)，如上所述。由此，可以在使高耐压特性保持的状态下减小在第一方向Y上和在第二方向X上的单元尺寸。此外，芯片面积也可以通过减小非易失性存储器区域而减小。
另外，存储器单元的读出电流上的变化和从浮置电极FG产生的电荷的损失可以通过使硅化物层5形成在选择MIS晶体管QS的栅极电极FGS的表面层的一部分中来防止，栅极电极FGS位于与读取数据用元件QR相对的一侧上，并因此也可以抑制可能由非易失性存储器单元的减小产生的在可靠性上的降低。
《非易失性存储器的操作》
随后，将参照图4至图6来描述根据第一实施例的非易失性存储器的操作的示例。在以下描述中，将数据被写入至其中的存储器单元MC称作所选存储器单元MCS。
(数据写入操作)
将参照图4描述数据写入操作的示例。图4是用于解释根据第一实施例的非易失性存储器中的数据写入操作的图。在这里，将电子的向浮置电极内的注入定义为数据写入，但也可以相反地将电子的在浮置电极中的提取定义为数据写入。
当数据被写入时，例如+8V的正控制电压被施加至所选存储器单元MCS的电容性元件C的另一电极被耦合至其的控制栅极布线CG。例如0V的电压被施加至另一控制栅极布线CG。另外，例如-8V的负电压被施加至所选存储器单元MCS的写入/擦除数据用元件CWE的一个电极被电耦合至其的写入/擦除数据用位线WBL。例如0V的电压被施加至另一写入/擦除数据用位线WBL。另外，例如0V(或开路)被施加至选择线GS、源极线SL和写入数据用位线RBL。
由此，电子通过在整个沟道表面之上的FN(Fowler-Nordheim)隧穿电流被注入到所选存储器单元MCS的写入/擦除数据用元件CWE的浮置电极FG内，从而允许了数据被写入。
因此，第一实施例中的数据写入通过利用16V的电位差产生FN隧穿电流来执行，电位差是通过如下方法产生的：将+8V的控制电压施加至控制栅极布线CG以引起电容性元件C的p型阱HPW1的电压为+8V；并且将-8V的电压施加至位线WBL以引起写入/擦除数据用元件CWE的p型阱HPW2的电压为-8V。
由此，数据通过将所选存储器单元MCS的写入/擦除数据用元件CWE的p型阱HPW2中的电子利用在整个沟道表面之上的FN隧穿电流通过电容性绝缘膜注入到电容电极FGC1(浮置电极FG)内而被写入。
(数据擦除操作)
将参照图5描述数据位单元擦除操作和集体数据擦除操作。图5是用于解释根据第一实施例的非易失性存储器中的数据擦除操作的图。在这里，将电子的在浮置电极中的提取定义为数据擦除，但也可以相反地将电子的向浮置电极内的注入定义为数据擦除。
(1)数据位单元擦除操作的示例
在擦除数据位单元中，例如-8V的负控制电压被施加至所选存储器单元MCS的电容性元件C的另一电极被耦合至其的控制栅极布线CG。例如0V的电压被施加至另一控制栅极布线CG。例如+8V的正电压被施加至所选存储器单元MCS的写入/擦除数据用元件CWE的一个电极被电耦合至其的写入/擦除数据用位线WBL。例如0V的电压被施加至另一写入/擦除数据用位线WBL。另外，例如0V(或开路)被施加至选择线GS、源极线SL和写入数据用位线RBL。
由此，存储在其数据待擦除的所选存储器单元MCS的写入/擦除数据用元件CWE的浮置电极FG中的电子通过在整个沟道表面之上的FN隧穿电流而被排放，从而允许了其数据待擦除的所选存储器单元MCS中的数据被擦除。
(2)集体数据擦除操作的示例
在集体擦除数据中，例如-8V的负控制电压被施加至存储器单元MC中的每一个的电容性元件C的另一电极被耦合至其的控制栅极布线CG。另外，例如+8V的正电压被施加至存储器单元MC中的每一个的写入/擦除数据用元件CWE的另一电极被电耦合至其的写入/擦除数据用位线WBL。另外，例如0V(或开路)被施加至选择线GS、源极线SL和写入数据用位线RBL。由此，存储在集体擦除数据的存储器单元MC的写入/擦除数据用元件CWE的浮置电极FG中的电子通过在整个沟道表面之上的FN隧穿电流被排放，从而允许了存储器单元MC中的数据被集体擦除。
由此，存储在所选存储器单元MCS或存储器单元MC的写入/擦除数据用元件CWE的电容电极FGC1(浮置电极FG)中的电子通过在整个沟道表面之上的FN隧穿电流被通过电容性绝缘膜排放至p型阱HPW2，从而允许了数据被擦除。
(数据读取操作)
将参照图6描述数据读取操作的示例。图6是用于解释根据第一实施例的非易失性存储器中的数据读取操作的图。
在读取数据时，例如Vcc电极的期望控制电压被施加至所选存储器单元MCS的电容性元件C的另一电极被耦合至其的控制栅极布线CG。例如0V的电压被施加至另一控制栅极布线CG。另外，例如0V的电压被施加至所选存储器单元MCS的写入/擦除数据用元件CWE的一个电极被电耦合至其的写入/擦除数据用位线WBL。另外，例如Vcc电源的期望电压被施加至所选存储器单元MCS的选择MIS晶体管QS的栅极电极FGS被电耦合至其的选择线GS和例如写入数据用位线RBL两者；并且例如0V被施加至源极线SL。
由此，使其数据待被读取的所选存储器单元MCS的读取数据用元件QR处于ON状态，使得通过漏极电流是否流过读取数据用元件QR的沟道来读取存在所选存储器单元MCS中的数据是0和1中的任一个。
根据第一实施例，写入/擦除数据用元件CWE、读取数据用元件QR和电容性元件C分别形成于单独的p型阱HPW1、HPW2和HPW3中，并且它们中的每一个通过n型阱HNW和n型嵌入式阱DNW隔离，如上所述。并且数据重写通过电容性元件C来执行。由此，p型半导体区15(参见图2或图3)和p型阱HPW2的电位在重写数据时通过在整个沟道表面之上的FN隧穿电流而变得彼此相等，并因此相对于结耐压没有问题。作为结果，可以抑制或防止非易失性存储器的存储器单元MC的劣化，由此允许了非易失性存储器的操作可靠性被提高。
另外，数据重写可以通过在整个沟道表面之上的FN隧穿电流来执行，FN隧穿电流具有最小消耗电流并且适用于以低电压重写的单个电源，并因此数据重写可以通过使用内部升压电路的单个电源容易地执行。此外，在写入和擦除数据时使用不产生空穴的FN隧穿电流，并因此可以增加重写数据的次数。
此外，写入/擦除数据用元件CWE和读取数据用元件QR分别形成于单独的p型阱HPW2和HPW3中，并因此可以使数据重写稳定。由此，可以提高非易失性存储器的操作稳定性。
《非易失性存储器的制造方法》
随后，将参照图7至图12描述根据第一实施例的半导体器件的制造方法的示例，其中用于存储关于主电路的期望信息的非易失性存储器形成于其中LCD驱动器电路被形成为主电路的半导体芯片中。图7至图12是在根据第一实施例的半导体器件的制造步骤期间的非易失性存储器区域的主要部分截面图(沿着图2中的线X1-X1截取的截面)，并且在这里将仅描述非易失性存储器单元的制造方法。在图7至图12中，用于形成电容性元件C的区域用电容部分表示，用于形成写入/擦除数据用元件CWE的区域用写入/擦除部分表示，用于形成读取数据用元件QR的区域用读取部分表示，并且用于形成选择MIS晶体管的区域用选择部分表示。
如图7中所图示出的，首先提供p型衬底1S(半导体晶片)，使得n型嵌入式阱DNW通过离子注入工艺等形成于非易失性存储器区域中。此后，在衬底1S的主表面的隔离区域中形成隔离沟槽，并且接着通过将绝缘膜嵌入隔离沟槽中而形成具有沟槽形状的隔离沟槽TI。由此，限定出有源区。
随后，通过光刻工艺和离子注入工艺等形成p型阱HPW1、HPW2和HPW3及n型阱HNW，如图8所图示出的。接着，在通过热氧化工艺等形成栅极绝缘膜10b和10e及电容性绝缘膜10c和10d之后，通过CVD(化学气相沉积)工艺等在衬底1S(半导体晶片)的主表面之上形成包括了例如低电阻多晶硅的导体膜20。
随后，通过利用光刻工艺和蚀刻步骤使导体膜20图案化而同时形成栅极电极FGS和浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)，如图9中所图示出的。
接着，通过光刻工艺和离子注入工艺等在电容部分和写入/擦除部分中同时形成p-型半导体区13a和15a。接着，通过光刻工艺和离子注入工艺等在电容部分、写入/擦除部分、读取部分和选择部分中同时形成n-型半导体区12a、30a和31a。
随后，在通过CVD工艺等在衬底1S(半导体晶片)的主表面之上沉积出包括例如氧化硅的绝缘膜之后，通过利用各向异性干法蚀刻在绝缘膜上执行回蚀而在栅极电极FGS和浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)的侧表面之上形成侧壁SW，如图10中所图示出的。
接着，通过光刻工艺和离子注入工艺等在电容部分、写入/擦除部分和p型阱HPW3的提取区域中同时形成p+型半导体区13b、15b和4。由此，在电容部分中形成包括p-型半导体区13a和p+型半导体区13b的p型半导体区13。另外，在写入/擦除部分中形成包括p-型半导体区15a和p+型半导体区15b的p型半导体区15。
接着，通过光刻工艺和离子注入工艺等在电容部分、写入/擦除部分、读取部分和选择部分中同时形成n+型半导体区31b、30b和12b。由此，在电容部分中形成包括n-型半导体区31a和n+型半导体区31b的n型半导体区31，使得形成了电容性元件C。另外，在写入/擦除部分中形成包括n-型半导体区30a和n+型半导体区30b的n型半导体区30，使得形成了写入/擦除数据用元件CWE。另外，在读取部分和选择部分中形成包括n-型半导体区12a和n+型半导体区12b的n型半导体区12，使得形成了读取数据用元件QR和选择MIS晶体管QS。
随后，选择性地形成硅化物层5：在p+型半导体区13b和15b、n+型半导体区30b和31b、除了选择MIS晶体管QS与读取数据用元件QR之间的空间以外的n+型半导体区12b、以及p+型半导体区4中的所有的表面层中；和在选择MIS晶体管QS的栅极电极FGS的表面层的一部分中，栅极电极FGS位于与读取数据用元件QR相对的一侧上，如图11中所图示出的。
在用于形成硅化物层5的工艺之前，通过在那里形成绝缘膜28而使得硅化物层5不应该形成于浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)的上表面中。也就是，采用如下结构：其中，硅化物层5形成于选择部分中的选择MIS晶体管QS的栅极电极FGS之上但未形成于电容部分、写入/擦除部分和读取部分中的浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)之上。在这里，绝缘膜28包括例如氧化硅。
硅化物层5因为以下原因而不应该形成于浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)之上。也就是，为了形成自对准接触，在稍后的步骤中形成包括氮化硅的绝缘层6a(参见图12)以覆盖浮置电极FG。该膜总体通过等离子体CVD工艺形成以便以低温执行工艺，但是膜可能会略微具有导电性，取决于形成膜时的气体流量比或等离子体的起动情形。在该情况下，存储在浮置电极FG中的电荷通过包括氮化硅的绝缘层6a流出至衬底1S。相应地，可能会产生存储器中的数据不能被保持的故障。所以，形成绝缘膜28以覆盖浮置电极FG，以便解决以上问题。
另一方面，期望在选择MIS晶体管QS的栅极电极FGS之上形成硅化物层5，以便降低电阻。然而，如果绝缘膜28的端部与选择MIS晶体管QS的栅极电极FGS之间的对准余量小，则会产生绝缘膜28的端部位于读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的情况，或者其端部未位于它们之间的情况。相应地，产生了：其中硅化物层5形成于n型半导体区12的在读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的表面层的所有中的情形；其中硅化物层5形成于其表面层的一部分中的情形；或者其中硅化物层5从未形成于其表面层的所有中的情形，并因此在读出电流上产生变化。另外，如果绝缘膜28的端部位于浮置电极FG(栅极电极FGR和电容电极FGC1、FGC2)之上，则存储在浮置电极FG中的电荷会通过硅化物层5流出至衬底1S。相应地，可能会产生其中存储器中的数据不能被保持的故障。所以，为了解决以上问题，绝缘膜28以如下方式形成：使得n型半导体区12的在读取数据用元件QR的栅极电极FGR与选择MIS晶体管QS的栅极电极FGS之间的整个表面层被覆盖，并且使得绝缘膜28的端部位于选择MIS晶体管QS的栅极电极FGS之上。
此外，p-型半导体区13a和15a及n-型半导体区30a和31a中的每一个是具有非常小的结深度的区域，并因此硅化物层5可以通过延伸超过p-型半导体区13a和15a及n-型半导体区30a和31a而达到衬底1S。也就是，如果未形成绝缘膜28，则会形成如下结构：其中泄漏电流可以容易地从硅化物层5的端部朝向p-型半导体区13a和15a及n-半导体区30a和31a下方的衬底1S流动。所以，为了解决以上问题，采用如下结构：其中通过形成绝缘膜28而使硅化物层5远离p-型半导体区13a和15a及n-型半导体区30a和31a。
通过形成绝缘膜28使得其端部如此地位于选择MIS晶体管QS的栅极电极FGS之上，硅化物层5形成于栅极电极FGS的表面层的与读取数据用元件QR相对的一侧上的一部分中。
随后，在通过CVD工艺等在衬底1S(半导体晶片)的主表面之上沉积出包括例如氮化硅的绝缘层6a之后，通过CVD工艺等在其上沉积出包括例如氧化硅的绝缘膜6b以便具有比绝缘层6a的厚度大的厚度，如图12中所图示出的。此外，通过CMP(化学机械抛光)工艺等使绝缘层6b的上表面平坦化。接着，通过光刻工艺和蚀刻工艺在绝缘层6b中形成接触孔CT。此后，通过CVD工艺等在衬底1S(半导体晶片)的主表面之上沉积出包括例如钨(W)等的导体膜，并且接着通过利用CMP工艺等将导体膜抛光而在接触孔CT中形成导体部分7a、7b、7c、7d、7e、7f和7g。此后，通过形成布线、检查和组装的通常步骤制造出半导体器件。
根据第一实施例，非易失性存储器单元的在第一方向Y上和在第二方向X上的单元尺寸可以分别如此地减小，并因此可以减小具有非易失性存储器的半导体器件的芯片面积。
(第二实施例)
在根据本发明的第二实施例的半导体器件中，主电路和用于存储关于主电路的相对小且期望的数据(信息)的非易失性存储器形成于被布置在相同半导体芯片中的主电路区域和非易失性存储器区域中的每一个中，与第一实施例类似。
图13是根据第二实施例的布置于衬底1S的非易失性存储器区域中的非易失性存储器的主要部分平面图，其图示出2位的情况。在下文中，将仅描述与根据第一实施例的非易失性存储器不同的点。
如图13中所图示出的，根据第二实施例的非易失性存储器单元MC的特征在于，写入/擦除数据用元件CWE的电容电极FGC1的在第二方向X上的长度(栅极长度)E1小于写入/擦除数据用元件CWE的电容电极FGC1的在第一方向Y上的长度(栅极宽度)W。
通过使写入/擦除数据用元件CWE的电容电极FGC1的形状成为上述形状，非易失性存储器单元MC的在第二方向X上的尺寸可以被进一步减小。在该情况下，第一方向Y上的长度W被放大，并因此可以获得与第一实施例中的电容面积几乎相同的电容面积。另外，通过使写入/擦除数据用元件CWE的电容电极FGC1的形状成为上述形状，分别与根据第一实施例的非易失性存储器单元MC中的那些相比，写入(电子的向电容电极FGC1内的注入)的速度变得较小并且擦除(空穴的向电容电极FGC1内的注入)的速度变得较大，并因此变得能够调节数据写入/擦除特性。
本发明人所做出的发明已经基于优选实施例在上面具体地进行了描述，但是发明不应该限于优选实施例，并且无需赘言，可以在不脱离发明的精神的范围内对发明做出各种变型。
具有使用例如单层多晶硅栅极形成的主电路和非易失性存储器两者的半导体器件可以应用于逻辑器件、模拟器件、RF器件等。
Claims (8)
1.一种半导体器件，包括：
第一非易失性存储器单元，包括形成于半导体衬底的主表面中的第一写入/擦除数据用元件、第一读取数据用元件和第一电容性元件；
第二非易失性存储器单元，包括形成于所述主表面中的第二写入/擦除数据用元件、第二读取数据用元件和第二电容性元件；以及
第一有源区、第二有源区、第三有源区和第四有源区，布置于所述主表面中并且沿着第一方向布置以便彼此隔离，
其中所述第一非易失性存储器单元的所述第一电容性元件形成于所述第一有源区中，并且
其中所述第一非易失性存储器单元的所述第一写入/擦除数据用元件和所述第二非易失性存储器单元的所述第二写入/擦除数据用元件两者形成于所述第二有源区中，并且
其中所述第一非易失性存储器单元的所述第一读取数据用元件和所述第二非易失性存储器单元的所述第二读取数据用元件两者形成于所述第三有源区中，并且
其中所述第二非易失性存储器单元的所述第二电容性元件形成于所述第四有源区中，并且
其中所述第一非易失性存储器单元具有第一浮置电极，所述第一浮置电极被布置成在所述第一方向上延伸并且与所述第一有源区、所述第二有源区和所述第三有源区平面重叠，并且用作所述第一写入/擦除数据用元件、所述第一读取数据用元件和所述第一电容性元件中的每一个的电极，并且
其中所述第二非易失性存储器单元具有第二浮置电极，所述第二浮置电极被布置成在所述第一方向上延伸并且与所述第二有源区、所述第三有源区和所述第四有源区平面重叠，并且用作所述第二写入/擦除数据用元件、所述第二读取数据用元件和所述第二电容性元件中的每一个的电极，并且
其中，在所述第一非易失性存储器单元中，与所述第二有源区平面重叠的所述第一浮置电极的在第二方向上的长度不同于与所述第三有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度，所述第二方向以直角并且在所述主表面之上与所述第一方向交叉，
其中，在所述第二非易失性存储器单元中，与所述第二有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度不同于与所述第三有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度，
其中，在所述第一非易失性存储器单元中，与所述第二有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度小于与所述第二有源区平面重叠的所述第一浮置电极的在所述第一方向上的长度，并且
其中，在所述第二非易失性存储器单元中，与所述第二有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度小于与所述第二有源区平面重叠的所述第二浮置电极的在所述第一方向上的长度。
2.根据权利要求1所述的半导体器件，
其中，在所述第一非易失性存储器单元中，与所述第二有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度小于与所述第三有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度，并且
其中，在所述第二非易失性存储器单元中，与所述第二有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度小于与所述第三有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度。
3.根据权利要求1所述的半导体器件，
其中，在所述第一非易失性存储器单元中，与所述第一有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度大于与所述第三有源区平面重叠的所述第一浮置电极的在所述第二方向上的长度，并且
其中，在所述第二非易失性存储器单元中，与所述第四有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度大于与所述第三有源区平面重叠的所述第二浮置电极的在所述第二方向上的长度。
4.根据权利要求1所述的半导体器件，
其中，在与所述第二有源区平面重叠的所述第一浮置电极中，在与所述第二浮置电极相对的一侧上的侧表面在平面图中凹陷，并且
其中，在与所述第二有源区平面重叠的所述第二浮置电极中，在与所述第一浮置电极相对的一侧上的侧表面在平面图中凹陷。
5.根据权利要求1所述的半导体器件，
其中所述第一非易失性存储器单元进一步包括第一选择元件，并且
其中所述第二非易失性存储器单元进一步包括第二选择元件，并且
其中所述第一选择元件的第一栅极电极被布置于与所述第三有源区平面重叠的位置处，以便与所述第一浮置电极间隔开且位于与所述第二浮置电极相对的一侧上，并且
其中所述第二选择元件的第二栅极电极被布置于与所述第三有源区平面重叠的位置处，以便与所述第二浮置电极间隔开且位于与所述第一浮置电极相对的一侧上，并且
其中硅化物层形成于所述第一栅极电极的表面层的一部分和所述第二栅极电极的表面层的一部分中。
6.根据权利要求5所述的半导体器件，
其中硅化物层未形成于所述第一浮置电极和所述第二浮置电极的表面层中。
7.根据权利要求6所述的半导体器件，
其中所述第一浮置电极和所述第二浮置电极中的每一个包括多晶硅。
8.根据权利要求1所述的半导体器件，
其中在所述第一写入/擦除数据用元件和所述第二写入/擦除数据用元件两者中的数据重写通过FN隧穿电流来执行。
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