JP2009081181A - 半導体装置 - Google Patents
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Abstract
【解決手段】基板1Sの主面に形成され、隣り合って配置されたメモリセルMC1およびメモリセルMC2を含む。基板1Sの主面には、互いに電気的に分離された活性領域L1〜L4を配置する。活性領域L1にはメモリセルMC1の容量素子Cを配置し、活性領域L4にはメモリセルMC2の容量素子Cを配置する。また、活性領域L2には、メモリセルMC1の書込み/消去用素子CWEおよびメモリセルMC2の書込み/消去用素子CWEを共に配置する。さらに、活性領域L3には、メモリセルMC1の読出し用素子QRおよびメモリセルMC2の読出し用素子QRを共に配置する。
【選択図】図2
Description
本発明の実施の形態1の半導体装置は、同一の半導体チップ(半導体基板)に配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ(情報)を記憶する不揮発性メモリが形成されているものである。この半導体チップを構成する半導体基板(以下、「基板」という)は、主回路および不揮発性メモリが形成される主面(素子形成面)およびその反対の裏面を有している。以下に、主回路としてLCD(Liquid Crystal Device)ドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている半導体装置(LCDドライバ)について説明する。なお、本実施の形態で記載するLCDドライバとは、液晶表示パネル等の表示パネルを駆動または制御するための半導体装置を意味する。
本発明の実施の形態2の半導体装置は、前記実施の形態1と同様に、同一の半導体チップ(半導体基板)に配置された主回路領域および不揮発性メモリ領域のそれぞれに、主回路およびその主回路に関する比較的小容量の所望のデータ(情報)を記憶する不揮発性メモリが形成されているものである。図22は、本実施の形態2における基板1Sの不揮発性メモリ領域AMに配置された不揮発性メモリの平面図であり、12ビットの場合が示されている。本実施の形態2における不揮発性メモリ(図22参照)は、前記実施の形態1で示した不揮発性メモリ(図1〜図3参照)とは、平面レイアウトが相違する。
前記実施の形態1では、選択したメモリセルMCsへ書込み動作を行う場合、制御ゲート配線CG(ワード線)に9Vの制御電圧を印加することによって容量素子CのウエルHPW1を9Vとし、かつ書込み/消去用のビット線WBL(データ線)に−9Vの負の電圧を印加することによって書込み/消去用素子CWEのウエルHPW2を−9VとしてFNトンネル電流を発生させて行う。
前記実施の形態1で示したように不揮発性メモリ領域AM内で複数のメモリセルMCが配置されるにあたり、メモリセルMCを構成する容量素子C、書込み/消去用素子CWE、読出し用素子QRおよび選択用MISトランジスタQSは、基板1Sの主面に設けられている活性領域L1〜L4に形成されている。これら活性領域L1〜L4は、それぞれウエルHPW1、HPW2、HPW3内に設けられており、素子等の違いによって平面形状が異なっている(例えば図2参照)。このため、不揮発性メモリ領域AM内には、ウエルHP1、HPW2、HPW3が形成されていない空き領域が存在することとなる。
4a 半導体領域
5a シリサイド層
6、6a、6b 絶縁層
7a〜7k 導体部
8a 半導体領域
10b ゲート絶縁膜(第2絶縁膜)
10c 容量絶縁膜(第3絶縁膜)
10d 容量絶縁膜(第1絶縁膜)
10e、10f、10e ゲート絶縁膜
12、12a、12b 半導体領域
13、13a、13b 半導体領域
15、15a、15b 半導体領域
20 導体膜
21、21a、21b 半導体領域
22、22a、22b 半導体領域
24、24a、24b 半導体領域
28 絶縁膜
30、30a、30b 半導体領域
31、31a、31b 半導体領域
AM 不揮発性メモリ領域
C 容量素子
CG 制御ゲート配線(ワード線)
CGW 制御ゲート電極
CT コンタクトホール
CWE 書込み/消去用素子
DNW 埋込ウエル(第1ウエル)
DPW 埋込ウエル
FG 浮遊電極
FGC1 容量電極(第1電極)
FGC2 容量電極(第3電極)
FGD ダミーゲート
FGH、FGL ゲート電極
FGR ゲート電極(第2電極)
FGS ゲート電極
GS 選択線
HNW ウエル
HPW1 ウエル(第4ウエル)
HPW2 ウエル(第2ウエル)
HPW3 ウエル(第3ウエル)
L1 活性領域(第1活性領域)
L2 活性領域(第2活性領域)
L3 活性領域(第3活性領域)
L4 活性領域(第4活性領域)
L5、L6 活性領域
LD ダミー活性領域
MC メモリセル(不揮発性メモリセル)
MC1 メモリセル(第1不揮発性メモリセル)
MC2 メモリセル(第2不揮発性メモリセル)
NV 半導体領域
NW ウエル
PV 半導体領域
PW ウエル
QNH、QNL、QPH、QPL MISトランジスタ
QR 読出し用素子
QS 選択用MISトランジスタ
RBL ビット線
SL ソース線
SW サイドウォール
TI 分離部(素子分離領域)
WBL ビット線(書込み/消去用ビット線)
Claims (8)
- 主面およびその反対の裏面を有する半導体基板と、
前記主面に、マトリクス状に配置されたワード線およびビット線の交差する位置に配列され、データの書込み/消去用素子、データの読出し用素子、および容量素子から構成される複数の不揮発性メモリセルとを備え、
前記複数の不揮発性メモリセルには、隣り合って配置された第1不揮発性メモリセルおよび第2不揮発性メモリセルが含まれており、
前記主面には、互いに電気的に分離された第1活性領域、第2活性領域、第3活性領域および第4活性領域が配置されており、
前記第1不揮発性メモリセルの前記容量素子が、前記第1活性領域に形成されており、
前記第1不揮発性メモリセルの前記書込み/消去用素子、および前記第2不揮発性メモリセルの前記書込み/消去用素子が共に、前記第2活性領域に形成されており、
前記第1不揮発性メモリセルの前記読出し用素子、および前記第2不揮発性メモリセルの前記読出し用素子が共に、前記第3活性領域に形成されており、
前記第2不揮発性メモリセルの前記容量素子が、前記第4活性領域に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記主面に形成された第1導電型の第1ウエルと、
前記第2活性領域が配置され、前記第1ウエルに内包されるように形成された前記第1導電型とは反対の導電型を有する第2導電型の第2ウエルと、
前記第3活性領域が配置され、前記第2ウエルとは電気的に分離された状態で、前記第1ウエルに内包されるように配置された前記第2導電型の第3ウエルと、
前記第1活性領域または前記第4活性領域が配置され、前記第2ウエルおよび前記第3ウエルとは電気的に分離された状態で、前記第1ウエルに内包されるように形成された前記第2導電型の第4ウエルと、
前記第2ウエル、前記第3ウエルおよび前記第4ウエルに平面的に重なるように第1方向に延在して配置された浮遊電極とを備え、
前記書込み/消去用素子は、前記浮遊電極が前記第2ウエルに平面的に重なる位置に形成される第1電極と、前記第1電極および前記半導体基板の間に形成される第1絶縁膜と、前記第2ウエル内において前記第1電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記読出し用素子は、前記浮遊電極が前記第3ウエルに平面的に重なる位置に形成される第2電極と、前記第2電極および前記半導体基板の間に形成される第2絶縁膜と、前記第3ウエル内において前記第2電極を挟み込む位置に形成される一対の半導体領域とを有し、
前記容量素子は、前記浮遊電極が前記第4ウエルに平面的に重なる位置に形成される第3電極と、前記第3電極および前記半導体基板の間に形成される第3絶縁膜と、前記第4ウエル内において前記第3電極を挟み込む位置に形成される一対の半導体領域とを有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ビット線に平面的に交差するように前記第1活性領域、前記第2活性領域、前記第3活性領域および前記第4活性領域が順に配置されており、
前記第1不揮発性メモリセルでは、前記容量素子と前記書込み/消去用素子との間に前記読出し用素子が配置されており、
前記第2不揮発性メモリセルでは、前記容量素子と前記読出し用素子との間に前記書込み/消去用素子が配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ビット線には、データの書込み・消去用の第1書込み/消去用ビット線および第2書込み/消去用ビット線が含まれており、
前記第1書込み/消去用ビット線および前記第2書込み/消去用ビット線に平面的に交差するように前記第2活性領域が繰り返して配置されており、
前記ビット線と前記複数の不揮発性メモリセルとの接続は、
前記第1書込み/消去用ビット線が、隣り合う前記第2活性領域の一方と電気的に接続されており、
前記第2書込み/消去用ビット線が、前記隣り合う前記第2活性領域の他方と電気的に接続されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記不揮発性メモリセルを選択可能とする選択用MISトランジスタを備え、
前記選択用MISトランジスタのゲート電極は、前記浮遊電極とは電気的に分離しており、
前記浮遊電極は、前記第3電極の前記第1方向に交差する第2方向の長さが、前記第1電極および前記第2電極の前記第2方向の長さよりも長く、前記第3電極の一端側から前記第1電極および前記第2電極へ延在しており、
前記第3電極の他端側に前記第3活性領域に平面的に重なるように前記選択用MISトランジスタの前記ゲート電極が配置されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記書込み/消去用素子でのデータの書換えは、FNトンネル電流により行うことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1活性領域、前記第2活性領域、前記第3活性領域および前記第4活性領域が疎の領域であって、前記第1活性領域、前記第2活性領域、前記第3活性領域および前記第4活性領域とは電気的に分離された状態で、前記主面に、素子が形成されないダミー活性領域が配置されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1活性領域、前記第2活性領域、前記第3活性領域および前記第4活性領域が疎の領域であって、前記第1活性領域、前記第2活性領域、前記第3活性領域および前記第4活性領域とは電気的に分離する素子分離領域上に、素子を構成しないダミーゲート電極が配置されていることを特徴とする半導体装置。
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