JP2006196758A - 半導体装置 - Google Patents

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Abstract

【課題】 主要回路が形成された半導体チップに小容量の不揮発性メモリのセルをアレイ状に配置する。
【解決手段】 不揮発性メモリを構成する複数の不揮発性メモリセルＭＣをアレイ状に配置し、各ビット毎にメモリセル選択用の選択ＭＩＳ・ＦＥＴＱＳを電気的に接続した。不揮発性メモリセルＭＣは、データ書き込み用のＭＩＳ・ＦＥＴＱＷと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。このＭＩＳ・ＦＥＴＱＷ，ＱＲのゲート電極ＧＷ，ＧＲおよび容量部Ｃの容量電極ＣＥは、同じ浮遊ゲート電極ＦＧの一部で構成されている。不揮発性メモリセルＭＣの制御ゲート電極は、容量電極ＣＥが対向するｎウエルＮＷ１の一部で形成されている。
【選択図】 図１０

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
不揮発性メモリを有する半導体装置の中には、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号等のように比較的小容量の情報を記憶するのに使用するものがある。
この種の不揮発性メモリを有する半導体装置については、例えば特開２００１−１８５６３３号公報（特許文献１）に記載があり、半導体基板の上に絶縁層によって絶縁して配置された単一導電層の上に構成されるＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）デバイスにおいて、ビット当たりの面積を小さくできる単一レベル・ポリＥＥＰＲＯＭデバイスが開示されている。
また、例えば特開２００１−２５７３２４号公報（特許文献２）には、単層ポリフラッシュ技術で形成された不揮発性記憶素子において、長期の情報保持性能を向上させることのできる技術が開示されている。
特開２００１−１８５６３３号公報 特開２００１−２５７３２４号公報
ところで、一般に外付けされている上記不揮発性メモリを、製品の付加価値を高めるべく、例えばＬＣＤドライバ等のような主要回路が形成された半導体チップに形成することが検討されているが、上記主要回路の性能向上等に伴い、上記不揮発性メモリの容量も増える傾向にあり、不揮発性メモリのセルを単純に配置すると製品サイズの増大に繋がる虞がある。そこで、本発明者は、上記不揮発性メモリのセルをアレイ状に配置することで不揮発性メモリの占有領域を小さくすることを検討したが、不揮発性メモリのアレイ内の所望のセルにおいてデータの読み出しや書き込みを行う時に、アレイ内の非選択のセルにおいて、データディスターブによる意に反するデータ消去や非選択リークによるデータの書き込み不可が生じたり、あるいはデータ読み出し時に非選択のセルがオンしてしまうことで情報の誤読み出しが生じたりする等、ただ単純に不揮発性メモリのセルをアレイ状に配置することはできない、という問題があることを見出した。
本発明の目的は、主要回路が形成された半導体チップに小容量の不揮発性メモリのセルをアレイ状に配置することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、主回路が形成された半導体チップに、複数の不揮発性メモリのセルをアレイ状に配置し、上記複数の不揮発性メモリセルの各々にセル選択素子を電気的に接続するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、主回路が形成された半導体チップに小容量の不揮発性メモリのセルをアレイ状に配置することができ、不揮発性メモリの占有領域を小さくすることができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばＤＲＡＭ（Dynamic Random Access Memory）、やＳＲＡＭ（Static RAM）等のようなメモリ回路、ＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等、各種の主回路が形成された半導体チップに、その主回路の比較的小容量の所望の情報を記憶する不揮発性メモリが形成されているものである。その所望の情報としては、例えば半導体チップ内のトリミング時に使用する有効（使用）素子が配置されたアドレス、メモリやＬＣＤの救済のために有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子が配置されたアドレス、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。
まず、本実施の形態１の半導体装置の説明に先立って、本発明者が検討した上記不揮発性メモリの構成およびその不揮発性メモリにおけるデータ書き込み時の問題について図１〜図７により説明する。
図１は同一の半導体チップに上記主回路と上記不揮発性メモリとを形成するのにあたり本発明者が検討した不揮発性メモリの回路図を示している。なお、符号Ｙは第１方向（不揮発性メモリセルのゲート幅方向）、符号Ｘは第１方向Ｙに直交する第２方向（不揮発性メモリセルのゲート長方向）を示している。
この不揮発性メモリは、例えばデータを１回書き込みした後は消去することのない読み出し専用のＥＰＲＯＭ（Erasable Programmable Read Only Memory）、すなわち、いわゆるＯＴＰＲＯＭ（One Time Programmable ROM）であり、メモリセルアレイと周辺回路領域とを有している。メモリセルアレイには、第１方向Ｙに延在する複数のデータ書き込み用のビット線ＷＢＬ（ＷＢＬ０〜ＷＢＬ１５）とデータ読み出し用のビット線ＲＢＬ（ＲＢＬ０〜ＲＢＬ１５）とが第２方向Ｘに沿って交互に配置されているとともに、これらビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０〜ＣＧ１５）とソース線ＳＬとが第１方向に沿って交互に配置されている。各データ書き込み用のビット線ＷＢＬは、上記周辺回路領域に配置されたデータ（０／１）入力用のインバータ回路ＩＮＶに電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域に配置されたセンスアンプ回路ＳＡに電気的に接続されている。センスアンプ回路ＳＡは、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと制御ゲート配線ＣＧおよびソース線ＳＬとの格子状交点の近傍に、１ビット分の不揮発性メモリセル（以下、単にメモリセルという）が電気的に接続されている。ここでは、１ビットが２つのメモリセルで構成されている場合が例示されている。
各メモリセルは、データ書き込み用のＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＷと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。各ビットの２つのメモリセルの各々のデータ書き込み用のＭＩＳ・ＦＥＴＱＷは、互いに並列になるように電気的に接続されている。すなわち、２つのメモリセルの各々のデータ書き込み用のＭＩＳ・ＦＥＴＱＷは、その各々のドレインがデータ書き込み用のデータ書き込み用のビット線ＷＢＬに電気的に接続され、その各々のソースはソース線ＳＬに電気的に接続され、その各々のゲート電極が別々の容量部Ｃ，Ｃを介して制御ゲート配線ＣＧと電気的に接続されている。一方、各ビットの２つのメモリセルのデータ読み出し用のＭＩＳ・ＦＥＴＱＲは、互いに直列になるように電気的に接続されており、そのドレインは、データ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続され、ゲート電極は別々の容量部Ｃ，Ｃを介して制御ゲート配線ＣＧと電気的に接続されている。
次に、図２は図１の不揮発性メモリのメモリセルアレイの要部平面図、図３は図２の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図、図４はデータ書き込み時の選択メモリセルの図３のＹ１−Ｙ１線の断面図、図５はデータ読み出し時の選択メモリセルの図３のＹ１−Ｙ１線の断面図を示している。
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ形のシリコン（Ｓｉ）単結晶からなり、この基板１Ｓの主面（第１主面）の上記メモリセルアレイには、例えば８×２ビット構成の複数の上記メモリセルＭＣがアレイ状（行列状）に規則的に並んで配置されている。
この基板１Ｓの主面には、第２方向Ｘに帯状に延在するｐウエル（第１ウエル、ｐ形の半導体領域）ＰＷ１およびｎウエル（第２ウエル、ｎ形の半導体領域）ＮＷ１が、第１方向Ｙに沿って交互に隣接し、かつ、電気的に分離される状態で配置されており、上記複数のメモリセルＭＣの各々は、上記ｐウエルＰＷ１およびｎウエルＮＷ１の両方に平面的に重なるように配置されている。なお、ｐウエルＰＷ１には、ｐ型（第１導電型）を示す不純物が導入されており、例えばホウ素（Ｂ）が含有され、ｎウエルＮＷ１には、ｎ型（第２導電型）を示す不純物が導入されており、例えばリン（Ｐ）が含有されている。
また、基板１Ｓの主面には、活性領域Ｌ１〜Ｌ４を規定する分離部２が配置されている。分離部２は、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。上記ｐウエルＰＷ１には、上記活性領域Ｌ１がｐウエルＰＷ１の延在方向に沿って延在した状態で配置されている。この活性領域Ｌ１には、ウエル給電用のｐ＋型の半導体領域ＰＷＡが形成されている。このウエル給電用のｐ＋型の半導体領域ＰＷＡは、絶縁層３に穿孔された複数のコンタクトホールＣＴ内の導体部４を通じてウエル給電用の電極５ａに電気的に接続されている。ｐ＋型の半導体領域ＰＷＡには、例えばホウ素が高濃度に含有されている。電極５ａは、例えばアルミニウム等のような金属で形成されている。
上記各メモリセルＭＣは、浮遊ゲート電極ＦＧと、上記データ書き込み用のＭＩＳ・ＦＥＴＱＷと、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲと、上記容量部Ｃとを有している。
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは導電体膜で形成されており、例えば低抵抗多結晶シリコンからなり、電気的に浮遊状態（他の導体と絶縁された状態）で、互いに隣接するｐウエルＰＷ１およびｎウエルＮＷ１の両方に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
この浮遊ゲート電極ＦＧがｐウエルＰＷ１の活性領域Ｌ２に平面的に重なる第１位置には、上記データ書き込み用のＭＩＳ・ＦＥＴＱＷが配置されている。データ書き込み用のＭＩＳ・ＦＥＴＱＷは、上記第１位置の浮遊ゲート電極ＦＧの一部で形成されたゲート電極（第１ゲート電極）ＧＷと、そのゲート電極ＧＷおよび基板１（ｐウエルＰＷ１）の間に形成されたゲート絶縁膜（第１ゲート絶縁膜）６ａと、上記ｐウエルＰＷ１内においてゲート電極ＧＷを挟み込む位置、すなわち、ゲート電極ＧＷに整合した位置に形成されたｎ形の一対のソース用の半導体領域７ＳＷおよびドレイン用の半導体領域７ＤＷとを有している。データ書き込み用のＭＩＳ・ＦＥＴＱＷのチャネルは、上記ゲート電極ＧＷと活性領域Ｌ２とが平面的に重なる上記ｐウエルＰＷ１の上層に形成される。ゲート絶縁膜６ａは、例えば酸化シリコンからなる。
ソースおよびドレイン用の一対の半導体領域７ＳＷ，７ＤＷは、それぞれチャネル側のｎ−形の半導体領域７Ｓａ，７Ｄａと、その各々に接続されたｎ＋形の半導体領域７Ｓｂ，７Ｄｂとを有している。このｎ−形の半導体領域７Ｓａ，７Ｄａおよびｎ＋形の半導体領域７Ｓｂ，７Ｄｂには、例えばリンまたはヒ素（Ａｓ）が含有されている。また、ｎ＋形の半導体領域７Ｓｂ，７Ｄｂは、ｎ−形の半導体領域７Ｓａ，７Ｄａと比較して、相対的に不純物濃度の高い領域である。
ここでは、１ビットの２つのメモリセルＭＣの各々のデータ書き込み用のＭＩＳ・ＦＥＴＱＷの各々のドレイン用の半導体領域７ＤＷが共有になっており、コンタクトホールＣＴ内の導体部４を通じてドレイン用の電極５ｂに電気的に接続され、さらに、上記データ書き込み用のビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）に電気的に接続されている。上記データ書き込み用のＭＩＳ・ＦＥＴＱＷのソース用の半導体領域７ＳＷは、コンタクトホールＣＴ内の導体部４を通じてソース用の電極５ｃに電気的に接続され、さらに、上記ソース線ＳＬ（ＳＬ１，ＳＬ２）に電気的に接続されている。電極５ｂ，５ｃ、データ書き込み用のビット線ＷＢＬおよびソース線ＳＬは、例えばアルミニウム等のような金属で形成されている。
また、上記浮遊ゲート電極ＦＧがｐウエルＰＷ１の活性領域Ｌ３に平面的に重なる第２位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、上記第２位置の浮遊ゲート電極ＦＧの一部で形成されたゲート電極（第２ゲート電極）ＧＲと、そのゲート電極ＧＲおよび基板１（ｐウエルＰＷ１）の間に形成されたゲート絶縁膜（第２ゲート絶縁膜）６ｂと、上記ｐウエルＰＷ１内においてゲート電極ＧＲを挟み込む位置、すなわち、ゲート電極ＧＲに整合した位置に形成された一対のｎ形の半導体領域７Ｒ，７Ｒとを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＧＲと活性領域Ｌ３とが平面的に重なる上記ｐウエルＰＷ１の上層に形成される。ゲート絶縁膜６ｂは、例えば酸化シリコンからなる。一対の半導体領域７Ｒ，７Ｒは、それぞれチャネル側のｎ−形の半導体領域７Ｒａ，７Ｒａと、その各々に接続されたｎ＋形の半導体領域７Ｒｂ，７Ｒｂとを有している。このｎ−形の半導体領域７Ｒａ，およびｎ＋形の半導体領域７Ｒｂには、例えばリンまたはヒ素が含有されている。また、ｎ＋形の半導体領域７Ｒｂは、ｎ−形の半導体領域７Ｒａと比較して、相対的に不純物濃度の高い領域である。
ここでは、１ビットの２つのメモリセルＭＣの各々のデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方の半導体領域７Ｒがその各々のＭＩＳ・ＦＥＴＱＲを電気的に接続する拡散層配線として機能するように共有になっている。そして、２つのメモリセルＭＣの一方のＭＩＳ・ＦＥＴＱＲの他方の半導体領域７Ｒ（共有となっていない側）は、コンタクトホールＣＴ内の導体部４を通じて電極５ｄに電気的に接続され、さらに、上記データ読み出し用のビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）に電気的に接続されている。また、２つのメモリセルＭＣの他方のＭＩＳ・ＦＥＴＱＲの他方の半導体領域７Ｒ（共有となっていない側）は、コンタクトホールＣＴ内の導体部４を通じて電極５ｅに電気的に接続され、さらに、上記ソースト線ＳＬ（ＳＬ１，ＳＬ２）に電気的に接続されている。電極５ｄ，５ｅおよびデータ読み出し用のビット線ＲＢＬは、例えばアルミニウム等のような金属で形成されている。
また、上記浮遊ゲート電極ＦＧが上記ｎウエルＮＷ１に平面的に重なる位置には、上記容量部Ｃが形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極ＣＥと、上記制御ゲート電極ＣＧＷおよび容量電極ＣＥの間に形成された容量絶縁膜ＣＡとを有している。制御ゲート電極ＣＧＷは、ｎウエルＮＷ１において浮遊ゲート電極ＦＧが対向する部分で形成されている。また、浮遊ゲート電極ＦＧは基板１の主面上に形成される主回路の素子のゲート電極と同層で形成されている。すなわち、制御ゲート電極ＣＧＷをｎウエルＮＷ１で形成し、基板１の主面上に形成される多結晶シリコン層を浮遊ゲート電極ＦＧの一層とすることにより、同一の基板１に主回路の他の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。このｎウエルＮＷ１は、平面で見ると容量電極ＣＥの左右両側の位置であって、断面で見るとｎウエルＮＷ１の上層部に形成されたｎ＋形の半導体領域８ａを通じてコンタクトホールＣＴ内の導体部４に電気的に接続され、これを通じて電極５ｆに電気的に接続され、さらに、上記制御ゲート配線ＣＧ（ＣＧ１，ＣＧ２）に電気的に接続されている。電極５ｆおよび制御ゲート配線ＣＧは、例えばアルミニウム等のような金属で形成されている。また、このｎ＋形の半導体領域８ａは、ゲート電極ＦＧに整合した位置に形成され、例えばリンまたはヒ素が含有されている。
容量部Ｃの容量電極ＣＥは、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧの一部で形成されている。浮遊ゲート電極ＦＧの容量電極ＣＥの部分は、その第２方向Ｘの長さが、浮遊ゲート電極ＦＧの上記データ書き込み用のＭＩＳ・ＦＥＴＱＷのゲート電極ＧＷおよび上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＧＲの第２方向Ｘの長さよりも長くなるように形成され、相対的に大きな面積のパターンとされている。これにより、カップリング比を高めて、制御ゲート配線ＣＧからの電圧供給効率を向上させることが可能となっている。上記容量絶縁膜ＣＡは、例えば酸化シリコンからなる。上記ゲート絶縁膜６ａ，６ｂおよび容量絶縁膜ＣＡは、同一熱酸化工程で形成されており、その厚さは、例えば１３．５ｎｍ程度である。また、上記ゲート絶縁膜６ａ，６ｂおよび容量絶縁膜ＣＡは、基板１の主面上に形成される主回路のゲート絶縁膜と同工程で形成されている。特に、不揮発性メモリの信頼性向上のため、相対的にゲート絶縁膜の厚い高耐圧ＭＩＳＦＥＴと相対的にゲート絶縁膜の薄い低耐圧ＭＩＳＦＥＴのうち、高耐圧ＭＩＳＦＥＴのゲート絶縁膜と同工程で形成されている。
次に、このような不揮発性メモリのデータ書き込み動作を図１および図４により説明する。データの書き込み時には、データ書き込み対象のメモリセルＭＣ（選択メモリセル）において、上記制御ゲート配線ＣＧから電極５ｆを通じて上記制御ゲート電極ＣＧＷを形成するｎウエルＮＷ１に、例えば制御電圧（正の第１電圧）Ｖｃｇ＝９Ｖを印加し、上記電極５ａを通じてｐウエルＰＷ１に、例えば基板電圧Ｖｓｕｂ＝０Ｖを印加し、上記データ書き込み用のビット線ＷＢＬから電極５ｂを通じてデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＤＷに、例えば上記制御電圧よりも低い電圧（正の第２電圧）Ｖｄ＝７Ｖを印加し、上記ソース線ＳＬから電極５ｃを通じてデータ書き込み用のＭＩＳ・ＦＥＴＱＷのソース用の半導体領域７ＳＷに、例えば基準電圧Ｖｓ＝０Ｖを印加し、データ読み出し用のＭＩＳ・ＦＥＴＱＲのソース、ドレイン用の一対の半導体領域７Ｒ，７Ｒに電極５ｄ，５ｅを通じて、例えば０Ｖを印加する（または開放電位とする）。これにより、データ書き込み用のＭＩＳ・ＦＥＴＱＷ，ＱＷにおいて、チャネルホットエレクトロン（ｅ−）がゲート電極ＧＷ（浮遊ゲート電極ＦＧ）に注入され、データの書き込みが行われる。
次に、このような不揮発性メモリのデータ読み出し動作を図５により説明する。データ読み出し時には、データ読み出し対象のメモリセルＭＣ（選択メモリセル）において、上記制御ゲート配線ＣＧから電極５ｆを通じて上記制御ゲート電極ＣＧＷを形成するｎウエルＮＷ１に、例えば制御電圧Ｖｃｇ＝３Ｖを印加し、上記電極５ａを通じてｐウエルＰＷ１に、例えば基板電圧Ｖｓｕｂ＝０Ｖを印加し、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのソース、ドレイン用の一対の半導体領域７Ｒの一方に電極５ｄを通じて、例えば電圧Ｖｄ＝１Ｖを印加し、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのソース、ドレイン用の一対の半導体領域７Ｒの他方に電極５ｅを通じて、例えば基準電圧Ｖｓ＝０Ｖを印加し、データ書き込み用のＭＩＳ・ＦＥＴＱＷのソース、ドレイン用の半導体領域７ＳＷ，７ＤＷに電極５ｂ，５ｃを通じて、例えば０Ｖを印加する（または開放電位とする）。これにより、選択メモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣに記憶されているデータが０／１のいずれなのかを読み出す。
ところで、上記のような不揮発性メモリ（ＯＴＰＲＯＭ）では、上記のようにメモリセルＭＣをアレイ状に配置すると、データ書き込み動作時に以下のような問題が生じ、ただ単純に不揮発性メモリのセルをアレイ状に配置することはできないことを本発明者が初めて見出した。これを図１、図６および図７により説明する。なお、図１の符号ＷＢは書き込み対象の書き込みビット、符号ＮＷＢは非書き込み対象の非書き込みビットを示している。
第１の問題は、非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのしきい値電圧が高い場合にデータディスターブ現象によりその非選択のメモリセルＭＣのデータが意に反して消失してしまう問題である。図６は、データ書き込み時の非選択のメモリセルＭＣの図３のＹ１−Ｙ１線の断面図であって、その非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのしきい値電圧が高い場合に生じる問題を示している。図１に示すように、データ書き込み時には、非選択のメモリセルＭＣの制御ゲート電極ＣＧＷへの印加電圧は０Ｖであるものの、データ書き込み用のビット線ＷＢＬを通じて非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＤＷにも７Ｖの電圧が印加されるため、浮遊ゲート電極ＦＧに蓄積された情報用の電荷が非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのゲート電極ＧＥからＦＮトンネル電流でドレイン用の半導体領域７ＤＷ側に抜けてしまいデータが意に反して消去されてしまう（データディスターブ）。特に、上記のように容量部Ｃを持つメモリセルＭＣの構成は、カップリング比が高いためほんの少しの電圧でも電荷が抜け易く上記データディスターブ現象に対して弱い構成となっている。
第２の問題は、非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのしきい値電圧が低い場合に非選択リークによりデータ書き込み用のビット線ＷＢＬの電位が下がり選択対象のメモリセルＭＣにデータを書き込むことができなくなってしまう問題である。図７は、データ書き込み時の非選択のメモリセルＭＣの図３のＹ１−Ｙ１線の断面図であって、その非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのしきい値電圧が低い場合に生じる問題を示している。この場合は、非選択のメモリセルＭＣの制御ゲート電極ＣＧＷへの印加電圧は０Ｖであるものの、非選択のデータ書き込み用のＭＩＳ・ＦＥＴＱＷのしきい値電圧が低いために、非選択のデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＤＷに７Ｖの電圧が印加されると、その非選択のデータ書き込み用のＭＩＳ・ＦＥＴＱＷがオンし、そのドレイン、ソース間に電流が流れてしまう（非選択リーク）結果、データ書き込み用のビット線ＷＢＬの電位が下がり、書き込みに必要な電圧を維持できなくなり、選択のメモリセルＭＣにおいて充分な書き込みが行われなくなってしまう。
そこで、本実施の形態１においては、複数のメモリセルＭＣの各々のデータ書き込み用のＭＩＳ・ＦＥＴＱＷに選択ＭＩＳ・ＦＥＴＱＳを電気的に接続し、データ書き込み動作時に、非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレインに書き込み電圧が印加されないようにする。図８は本実施の形態１の不揮発性メモリの回路図の一例であってデータ書き込み時の印加電圧の一例を示している。データ書き込み時に、選択対象のメモリセルＭＣの各部に印加する電圧条件は上記図１および図４で説明したのと同じである。
本実施の形態１では、不揮発性メモリの各ビットにおいて、データ書き込み用のＭＩＳ・ＦＥＴＱＷのドレインとデータ書き込み用のビット線ＷＢＬとの間に、選択ＭＩＳ・ＦＥＴＱＳが電気的に接続されている。すなわち、選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、制御ゲート配線ＣＧに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳのソースまたはドレインの一方は、データ書き込み用のビット線ＷＢＬに電気的に接続され、選択ＭＩＳ・ＦＥＴＱＳのソースまたはドレインの他方は、データ書き込み用のＭＩＳ・ＦＥＴＱＷのドレインに電気的に接続されている。
この場合、データの書き込み動作において、選択対象のメモリセルＭＣでは、制御ゲート配線ＣＧを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極に９Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳがオンし、選択対象のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＷＤに選択ＭＩＳ・ＦＥＴＱＳを介して７Ｖの電圧が印加され良好なデータ書き込みが行われる。一方、その選択対象のデータ書き込み用のビット線ＷＢＬに電気的に接続されている非選択のメモリセルＭＣでは、制御ゲート配線ＣＧを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極に０Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳがオンせず、非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＷＤには７Ｖの電圧が印加されない。このため、データ書き込み時に、非選択のメモリセルＭＣで生じる上記データディスターブや非選択リークの問題を回避することができる。したがって、上記主回路が形成された半導体チップに小容量の不揮発性メモリ（ＯＴＰＲＯＭ）のメモリセルをアレイ状に配置することができ、不揮発性メモリの占有領域を小さくすることができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
また、図９は本実施の形態１の不揮発性メモリの回路図の一例であってデータ読み出し時の印加電圧の一例を示している。データ読み出し時に、選択対象のメモリセルＭＣの各部に印加する電圧条件は上記図１および図５で説明したのと同じである。なお、この場合、データ読み出し時に、選択対象のメモリセルＭＣの選択ＭＩＳ・ＦＥＴＱＳのゲート電極に制御ゲート配線ＣＧを通じて３Ｖの電圧が印加されるが、上記のように、データの読み出し時には、選択対象のデータ書き込み用のＭＩＳ・ＦＥＴＱＷのソース、ドレイン用の半導体領域７ＳＷ，７ＤＷに０Ｖの電圧（または開放電位）が印加されているので問題ない。
次に、図１０は図８および図９の不揮発性メモリのメモリセルアレイの要部平面図、図１１は図１０の不揮発性メモリのメモリセルアレイの１ビット分の要部拡大平面図、図１２は図１１のＹ２−Ｙ２線の断面図を示している。
この不揮発性メモリの構成については、選択ＭＩＳ・ＦＥＴＱＳが配置されている構成を除いて、前記図２〜図５で説明したのと同じである。
選択ＭＩＳ・ＦＥＴＱＳは、例えばｎチャネル形のＭＩＳ・ＦＥＴで形成されており、メモリセルアレイの１ビット（すなわち、２つのメモリセルＭＣ）毎に配置されている。また、各選択ＭＩＳ・ＦＥＴＱＳは、ｐウエルＰＷ１内の活性領域Ｌ５が形成された位置に配置されており、ゲート電極ＧＳと、そのゲート電極ＧＳおよび基板１（ｐウエルＰＷ１）の間に形成されたゲート絶縁膜６ｃと、上記ｐウエルＰＷ１内においてゲート電極ＧＳを挟み込む位置に形成されたソースおよびドレイン用の一対のｎ形の半導体領域１０，１０とを有している。ゲート電極ＧＳは、例えば低抵抗な多結晶シリコンからなり、上記浮遊ゲート電極ＦＧと同一のエッチング工程でパターニングされている。このゲート電極ＧＳと活性領域Ｌ５とが平面的に重なる上記ｐウエルＰＷ１の上層に選択ＭＩＳ・ＦＥＴＱＳのチャネルが形成される。ゲート絶縁膜６ｃは、例えば上記ゲート絶縁膜６ａ，６ｂと同じ酸化シリコンからなる。ソースおよびドレイン用の一対のｎ形の半導体領域１０，１０は、それぞれチャネル側のｎ−形の半導体領域１０ａと、その各々に接続されたｎ＋形の半導体領域１０ｂとを有している。このｎ−形の半導体領域１０ａおよびｎ＋形の半導体領域１０ｂには、例えばリンまたはヒ素が含有されている。一対のｎ形の半導体領域１０，１０の一方は、コンタクトホールＣＴ内の導体部４を通じて電極５ｇに電気的に接続され、さらにデータ書き込み用のビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）に電気的に接続されている。一対のｎ形の半導体領域１０，１０の他方は、コンタクトホールＣＴ内の導体部４を通じて電極５ｈに電気的に接続され、さらに金属配線を通じて電極５ｂに電気的に接続されて、データ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＤＷに電気的に接続されている。電極５ｇ，５ｈは、例えばアルミニウム等のような金属で形成されている。なお、本実施の形態１の半導体装置の不揮発性メモリであるＯＴＰＲＯＭでは、データ読み出し時に問題が生じないので、データ読み出し用のＭＩＳ・ＦＥＴＱＲには選択ＭＩＳ・ＦＥＴが電気的に接続されていない。
次に、図１３は上記不揮発性メモリが形成された半導体チップの主回路形成領域に形成された主回路形成用の素子の一例の断面図を示している。ここでは、主回路形成用の素子としてｎチャネル形のＭＩＳ・ＦＥＴＱＡが例示されている。このＭＩＳ・ＦＥＴＱＡは、基板１ＳのｐウエルＰＷ２の上層の分離部２に囲まれた活性領域に形成されている。このｐウエルＰＷ２は、上記ｐウエルＰＷ１と同時に形成されている。ＭＩＳ・ＦＥＴＱＡは、ゲート電極ＧＡと、そのゲート電極ＧＡおよび基板１（ｐウエルＰＷ２）の間に形成されたゲート絶縁膜６ｄと、上記ｐウエルＰＷ２内においてゲート電極ＧＡを挟み込む位置に形成されたソースおよびドレイン用の一対のｎ形の半導体領域１１，１１とを有している。このゲート電極ＧＡは、例えば低抵抗な多結晶シリコンからなり、上記浮遊ゲート電極ＦＧ等と同一のエッチング工程でパターニングされている。すなわち、上記浮遊ゲート電極ＦＧと同層の多結晶シリコンで形成されている。
このゲート電極ＧＡと上記活性領域とが平面的に重なる上記ｐウエルＰＷ２の上層にＭＩＳ・ＦＥＴＱＡのチャネルが形成される。ゲート絶縁膜６ｄは、例えば上記ゲート絶縁膜６ａ〜６ｃと同じ酸化シリコンからなる。
ソースおよびドレイン用の一対のｎ形の半導体領域１１，１１は、それぞれチャネル側のｎ−形の半導体領域１１ａと、その各々に接続されたｎ＋形の半導体領域１１ｂとを有している。このｎ−形の半導体領域１１ａおよびｎ＋形の半導体領域１１ｂには、例えばリンまたはヒ素が含有されている。一対のｎ形の半導体領域１１，１１の一方は、コンタクトホールＣＴ内の導体部４を通じて電極５ｉに電気的に接続され、一対のｎ形の半導体領域１１，１１の他方は、コンタクトホールＣＴ内の導体部４を通じて電極５ｊに電気的に接続されている。電極５ｉ，５ｊは、例えばアルミニウム等のような金属で形成されている。
（実施の形態２）
本実施の形態２では、不揮発性メモリがＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）である場合について説明する。
図１４は同一の半導体チップに上記主回路と上記不揮発性メモリとを形成するのにあたり本発明者が検討した不揮発性メモリの回路図を示している。
この不揮発性メモリは、例えばデータ内容を電気的に書き込みおよび消去することが可能なＥＥＰＲＯＭである。この場合も不揮発性メモリのメモリセルアレイの各ビットのデータ書き込み用のＭＩＳ・ＦＥＴＱＷに上記のように選択ＭＩＳ・ＦＥＴＱＳが電気的に接続されている。このため、データ書き込み動作時の非選択のメモリセルＭＣにおける上記データディスターブおよび非選択リークの問題を回避できる。
ここでは、第２方向Ｘに並ぶ複数の選択ＭＩＳ・ＦＥＴＱＳのゲート電極が制御配線ＣＧＳに電気的に接続されている。すなわち、選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、制御ゲート配線ＣＧとは異なる制御配線ＣＧＳに電気的に接続されており、メモリセルＭＣの制御ゲート電極に対する電位供給とは別に電位供給が可能な構成とされている。それ以外の回路構成は、前記図１、図８および図９で説明したものと同じである。なお、ここでもデータ読み出し用のＭＩＳ・ＦＥＴＱＲには選択ＭＩＳ・ＦＥＴＱＲが電気的に接続されていない。
次に、図１５は図１４の不揮発性メモリのメモリセルアレイの要部平面図、図１６は図１５の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図、図１７はデータ書き込み時の選択メモリセルの図１６のＹ３−Ｙ３線に相当する箇所の断面図、図１８はデータ消去時の選択メモリセルの図１６のＹ３−Ｙ３線に相当する箇所の断面図、図１９はデータ読み出し時の選択メモリセルの図１６のＹ３−Ｙ３線の断面図を示している。
ここで前記実施の形態１と異なるのは、制御ゲート電極ＣＧＷがｐウエルＰＷ３で形成されていることである。制御ゲート電極ＣＧＷとしての機能を持つｐウエルＰＷ３は、平面で見ると容量電極ＣＥの左右両側であって、断面で見るとｐウエルＰＷ３の上層部に形成されたｐ＋形の半導体領域１５ａを通じてコンタクトホールＣＴ内の導体部４に電気的に接続され、これを通じて電極５ｆに電気的に接続され、さらに、上記制御ゲート配線ＣＧ（ＣＧ１，ＣＧ２）に電気的に接続されている。このｐ＋形の半導体領域１５ａには、例えばホウ素が含有されている。
また、この制御ゲート電極ＣＧＷ形成用のｐウエルＰＷ３と、データ書き込み（消去）用およびデータ読み出し用のＭＩＳ・ＦＥＴＱＷ，ＱＲの配置側のｐウエルＰＷ１とを電気的に分離するために、ｐウエルＰＷ１，ＰＷ３の各々を取り囲むように（ｐウエルＰＷ１，ＰＷ３の隣接間に介在されるように）基板１にｎ形の埋込領域ＮｉＳＯおよびｎウエルＮＷ２が形成されている。
このｎ形の埋込領域ＮｉＳＯおよびｎウエルＮＷ２には、例えばリンまたはヒ素が含有されている。ｎ形の埋込領域ＮｉＳＯは、ｐウエルＰＷ１，ＰＷ３の底部とｎウエルＮＷ２の底部および側部に接した状態で基板１の最も深い位置まで分布するように形成されている。ｎウエルＮＷ２は、ｐウエルＰＷ１，ＰＷ３の外周を取り囲むように各々の側部に接した状態で形成されている。このｎウエルＮＷ２の上面には、その延在方向に沿って活性領域Ｌ６が配置されている。この活性領域Ｌ６には、ウエル給電用のｎ＋形の半導体領域ＮＷＡが形成されている。このウエル給電用のｎ＋形の半導体領域ＮＷＡは、複数のコンタクトホールＣＴ内の導体部４を通じてウエル給電用の電極５ｋに電気的に接続されている。ｎ＋形の半導体領域ＮＷＡには、例えばリンまたはヒ素が高濃度に含有されている。電極５ｋは、例えばアルミニウム等のような金属で形成されている。なお、上記のように選択ＭＩＳ・ＦＥＴＱＳは、そのゲート電極ＧＳが電極５ｍおよび金属配線を通じて制御配線ＣＧＳと電気的に接続されており、その動作が制御されるようになっている。
次に、このような不揮発性メモリのデータ書き込み動作時の各部への印加電圧の一例を図１７に示す。ここでは電極５ｋを通じてｎウエルＮＷ２およびｎ形の埋込領域ＮｉＳＯに、例えば９Ｖ程度の電圧を印加して基板１とｐウエルＰＷ１，ＰＷ３との電気的な分離を行う。これ以外の各部への印加電圧は前記図４および図８で説明したのと同じである。すなわち、制御ゲート配線ＣＧから各ビットの選択ＭＩＳ・ＦＥＴＱＳの一方の半導体領域１０に、例えば７Ｖ程度の電圧を印加した状態で、選択対象のビットの選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＧＳに制御配線ＣＧＳから、例えば９Ｖ程度の電圧を印加する。これにより、選択対象のビットの選択ＭＩＳ・ＦＥＴＱＳをオンし、選択ＭＩＳ・ＦＥＴＱＳを介してデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＤＷに、上記７Ｖ程度の電圧を印加することにより、前記実施の形態１と同様に、データ書き込み用のＭＩＳ・ＦＥＴＱＷ，ＱＷにおいて、チャネルホットエレクトロン（ｅ−）がゲート電極ＧＷ（浮遊ゲート電極ＦＧ）に注入され、データの書き込みが行われる。
次に、このような不揮発性メモリのデータ消去動作時の各部への印加電圧の一例を図１８に示す。データ消去時には、データ消去対象のメモリセルＭＣ（選択メモリセル）において、上記制御ゲート配線ＣＧから上記制御ゲート電極ＣＧＷを形成するｐウエルＰＷ３に制御電圧Ｖｃｇとして、例えば−１８Ｖの負の電圧を印加する。この時、電極５ａ，５ｃ〜５ｅ，５ｇ，５ｋ，５ｍには、例えば０Ｖを印加する。これにより、浮遊ゲート電極ＦＧに蓄積された電荷（チャネルホットエレクトロン（ｅ−））を、データ書き込み用のＭＩＳ・ＦＥＴＱＷのゲート電極ＧＷからＦＮトンネル電流方式によりｐウエルＰＷ１に放出し、データを消去する。
また、上記の消去動作に代えて、例えば次のようにしても良い。電極５ｋを通じてｎウエルＮＷ２およびｎ形の埋込領域ＮｉＳＯに、例えば９Ｖ程度の電圧を印加し、電極５ａを通じてｐウエルＰＷ１に、例えば９Ｖ程度の電圧を印加し、電極５ｆを通じて制御ゲート電極ＣＧＷ形成用のｐウエルＰＷ３に、例えば−９Ｖの逆方向電圧を印加し、データ書き込み（消去）用のＭＩＳ・ＦＥＴＱＷおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲのソース、ドレインを開放電位とする。これにより、浮遊ゲート電極ＦＧに蓄積された電荷をＦＮトンネル電流方式でｐウエルＰＷ１に放出してデータを消去する。その結果、データ書き込み（消去）用のＭＩＳ・ＦＥＴＱＷおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレインの端部への電界集中に起因する素子の劣化を抑制または防止できる。このため、電荷の意に反するリークを抑制または防止でき、不揮発性メモリのデータ保持特性の劣化を抑制または防止することができる。さらに、容量素子Ｃが形成されたｐウエルＰＷ３に負（逆方向）の電圧を印加し、ＭＩＳ・ＦＥＴＱＷ，ＱＲが形成されたｐウエルＰＷ１に正（順方向）の電圧を印加することにより、ゲート破壊を起こさない電圧（９Ｖ以下）でデータ消去動作に必要な電位差（１８Ｖ）を確保することが可能となる。
次に、このような不揮発性メモリのデータ読み出し動作時の各部への印加電圧の一例を図１９に示す。この場合のデータ読み出し動作は、前記実施の形態１で説明したのと同様に、選択対象のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択対象のメモリセルＭＣに記憶されているデータが０／１のいずれなのかを読み出す。データ読み出し時の各部への印加電圧は、前記図５および図９で説明したのとほぼ同じである。異なるのは、電極５ｋを通じてｎウエルＮＷ２およびｎ形の埋込領域ＮｉＳＯに、例えば３Ｖ程度の電圧を印加して基板１とｐウエルＰＷ１，ＰＷ３との電気的な分離を行うことと、データ書き込み用のＭＩＳ・ＦＥＴＱＷに電気的に接続されている選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＧＳに、例えば０Ｖを印加して選択ＭＩＳ・ＦＥＴＱＳをオフにしておくことである。
ところで、上記のような不揮発性メモリ（ＥＥＰＲＯＭ）では、上記のようにメモリセルＭＣをアレイ状に配置すると、データ読み出し動作時に以下のような問題が生じ、ただ単純に不揮発性メモリのセルをアレイ状に配置することはできないことを本発明者が初めて見出した。これを図１４および図２０により説明する。なお、図１４の符号ＲＢは読み出し対象の読み出しビット、符号ＮＲＢは非読み出し対象の非読み出しビットを示している。また、図２０は、データ読み出し時の非選択のメモリセルＭＣの図１６のＹ３−Ｙ３線の断面図である。
すなわち、ＥＥＰＲＯＭの場合、データ読み出し動作の際に、非選択のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲが意に反してオンしてしまい、データの誤判定（誤読み出し）が生じる問題がある。これは、ＥＥＰＲＯＭの場合、データ消去動作の際に情報の記憶に寄与する電荷を引き抜き過ぎてしまいデータ読み出し用のＭＩＳ・ＦＥＴＱＲのしきい値電圧が低くなる場合があることに起因する問題であり、データ読み出し動作の際に、選択対象のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲがオフであるにもかかわらず、上記のように、しきい値電圧が低くなった非選択のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲが意に反してオンし、そのソース・ドレイン間に電流が流れてしまうことで生じる問題である。なお、前記実施の形態１で説明したＯＴＰＲＯＭの場合は、消去動作が無いので、このような問題が生じない。
そこで、本実施の形態２においては、複数のメモリセルＭＣの各々のデータ読み出し用のＭＩＳ・ＦＥＴＱＲに選択ＭＩＳ・ＦＥＴを電気的に接続し、データ読み出し作時に、非選択のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレインに読み出し電圧が印加されないようにすることで、非選択のデータ読み出し用のＭＩＳ・ＦＥＴＱＲが意に反してオンすることのないように制御する。
図２１は本実施の形態２の不揮発性メモリの回路図の一例であってデータ読み出し時の印加電圧の一例を示している。
本実施の形態２では、不揮発性メモリの各ビットにおいて、データ読み出し用のＭＩＳ・ＦＥＴＱＲのドレイン（一方の半導体領域）とデータ読み出し用のビット線ＲＢＬとの間に、選択ＭＩＳ・ＦＥＴＱＳ２が電気的に接続されている。すなわち、選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極は、制御配線ＣＧＳに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳ２のソースまたはドレインの一方は、データ読み出し用のビット線ＲＢＬに電気的に接続され、選択ＭＩＳ・ＦＥＴＱＳ２のソースまたはドレインの他方は、並列接続された２つのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレイン（一方の半導体領域）に電気的に接続されている。また、本実施の形態２においては、前記実施の形態１および前記図１４で説明したのと同様に、不揮発性メモリの各ビットにおいて、データ書き込み用のＭＩＳ・ＦＥＴＱＷのドレインとデータ書き込み用のビット線ＷＢＬとの間に、選択ＭＩＳ・ＦＥＴＱＳ１（ＱＳ）が電気的に接続されている。すなわち、本実施の形態２では、データ読み出し用およびデータ書き込み用の両方のＭＩＳ・ＦＥＴＱＲ，ＱＷに選択ＭＩＳ・ＦＥＴＱＳ２，ＱＳ１が電気的に接続されている。
次に、図２２は図２１の不揮発性メモリのメモリセルアレイの要部平面図、図２３は図２１の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図、図２４はデータ読み出し書き込み時の選択対象のメモリセルＭＣの図２３のＹ４−Ｙ４線の断面図、図２５はデータ読み出し時の非選択のメモリセルＭＣの図２３のＹ４−Ｙ４線の断面図を示している。なお、図２１の不揮発性メモリが形成された基板に形成されている主回路は前記図１３に示したＭＩＳ・ＦＥＴＱＡを例示できるので説明を省略する。
この不揮発性メモリの構成については、選択ＭＩＳ・ＦＥＴＱＳ２が配置されている構成を除いて、前記図１５〜図２０で説明したのと同じである。
選択ＭＩＳ・ＦＥＴＱＳ２は、例えばｎチャネル形のＭＩＳ・ＦＥＴで形成されており、メモリセルアレイの１ビット（すなわち、２つのメモリセルＭＣ）毎に配置されている。また、各選択ＭＩＳ・ＦＥＴＱＳ２は、ｐウエルＰＷ１内の活性領域Ｌ３が形成された位置に配置されており、ゲート電極ＧＳ２と、そのゲート電極ＧＳ２および基板１（ｐウエルＰＷ１）の間に形成されたゲート絶縁膜６ｅと、上記ｐウエルＰＷ１内においてゲート電極ＧＳ２を挟み込む位置に形成されたソースおよびドレイン用の一対のｎ形の半導体領域１７，１７とを有している。ゲート電極ＧＳ２およびゲート絶縁膜６ｅは、上記ゲート電極ＧＳおよびゲート絶縁膜６ｃと同じである。このゲート電極ＧＳ２と活性領域Ｌ３とが平面的に重なる上記ｐウエルＰＷ１の上層に選択ＭＩＳ・ＦＥＴＱＳ２のチャネルが形成される。選択ＭＩＳ・ＦＥＴＱＳ２のソースおよびドレイン用の一対のｎ形の半導体領域１７，１７は、それぞれチャネル側のｎ−形の半導体領域１７ａと、その各々に接続されたｎ＋形の半導体領域１７ｂとを有している。このｎ−形の半導体領域１７ａおよびｎ＋形の半導体領域１７ｂには、例えばリンまたはヒ素が含有されている。一対のｎ形の半導体領域１７，１７の一方は、コンタクトホールＣＴ内の導体部４を通じて電極５ｎに電気的に接続され、さらにデータ読み出し用のビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）に電気的に接続されている。ソースおよびドレイン用の一対のｎ形の半導体領域１７，１７の他方は、データ読み出し用のＭＩＳ・ＦＥＴＱＲのソースおよびドレイン用の一対のｎ形の半導体領域７Ｒの一方と共有になっている。すなわち、選択ＭＩＳ・ＦＥＴＱＳは、共有の半導体領域７Ｒ，１７を通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲと電気的に直列接続されている。電極５ｎの材料は、上記電極５ａ等と同じである。
次に、このような不揮発性メモリ（ＥＥＰＲＯＭ）のデータ読み出し動作を図２１〜図２５により説明する。データ読み出し時に、選択対象のメモリセルＭＣの各部に印加する電圧条件は上記図５、図９、図１４および図１９で説明したのと同じである。
本実施の形態２の場合、データの読み出し動作において、選択対象のメモリセルＭＣでは、制御配線ＣＧＳを通じて選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極に３Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳ２がオンし、選択対象のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレイン（一方の半導体領域）に選択ＭＩＳ・ＦＥＴＱＳ２を介して１Ｖの電圧が印加され良好なデータ読み出しが行われる。一方、その選択対象のデータ読み出し用のビット線ＲＢＬに電気的に接続されている非選択のメモリセルＭＣでは、制御配線ＣＧＳを通じて選択ＭＩＳ・ＦＥＴＱＳ２のゲート電極に０Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳ２がオンせず、すなわち、非選択のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのドレイン（一方の半導体領域）に１Ｖの電圧が印加されず、非選択のデータ読み出し用のＭＩＳ・ＦＥＴＱＲが意に反してオンしないようにすることができる。このように本実施の形態２においては、データ読み出し時に、非選択のメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲが意に反してオンするのを防止できるので、読み出しデータの誤判定の問題を回避することができる。したがって、上記主回路が形成された半導体チップに小容量の不揮発性メモリ（ＥＥＰＲＯＭ）のメモリセルをアレイ状に配置することができ、不揮発性メモリの占有領域を小さくすることができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
次に、このような不揮発性メモリ（ＥＥＰＲＯＭ）のデータ書き込み動作を図２６および図２７により説明する。
図２６および図２７は本実施の形態２の不揮発性メモリ（ＥＥＰＲＯＭ）の選択対象のメモリセルへの書き込み動作時の回路図および各部への印加電圧例を示す要部断面図を示している。なお、データ書き込み時に、選択対象のメモリセルＭＣの各部に印加する電圧条件は前記図１、図４および図８で説明したのと同じである。ここでは、図８で説明したのと同様に、データの書き込み動作において、選択対象のメモリセルＭＣでは、制御配線ＣＧＳ１を通じて選択ＭＩＳ・ＦＥＴＱＳ１のゲート電極に９Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳ１がオンし、選択対象のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＷＤに選択ＭＩＳ・ＦＥＴＱＳを介して７Ｖの電圧が印加され良好なデータ書き込みが行われる。一方、その選択対象のデータ書き込み用のビット線ＷＢＬに電気的に接続されている非選択のメモリセルＭＣでは、制御配線ＣＧＳ２を通じて選択ＭＩＳ・ＦＥＴＱＳ１のゲート電極に０Ｖの電圧が印加されるため選択ＭＩＳ・ＦＥＴＱＳ１がオンせず、非選択のメモリセルＭＣのデータ書き込み用のＭＩＳ・ＦＥＴＱＷのドレイン用の半導体領域７ＷＤには７Ｖの電圧が印加されない。このため、データ書き込み時に、非選択のメモリセルＭＣで生じる上記データディスターブや非選択リークの問題を回避することができる。したがって、上記主回路が形成された半導体チップに小容量の不揮発性メモリ（ＥＥＰＲＯＭ）のメモリセルをアレイ状に配置することができ、不揮発性メモリの占有領域を小さくすることができるので、主回路が形成された半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
次に、このような不揮発性メモリ（ＥＥＰＲＯＭ）の消去動作を図２８および図２９により説明する。図２８および図２９は本実施の形態２の不揮発性メモリ（ＥＥＰＲＯＭ）の選択対象のメモリセルの消去動作時の回路図および各部への印加電圧例を示す要部断面図を示している。消去動作については、制御配線ＧＣＳから選択ＭＩＳ・ＦＥＴＱＳ１，ＱＳ２のゲート電極ＧＳ１，ＧＳ２に、例えば０Ｖが印加される以外は前記図１８で説明したのと基本的に同じである。例えばデータ消去対象のメモリセルＭＣ（選択メモリセル）において、上記制御ゲート配線ＣＧから上記制御ゲート電極ＣＧＷを形成するｐウエルＰＷ３に制御電圧Ｖｃｇとして、例えば−１８Ｖの負の電圧を印加する。この時、電極５ａ，５ｃ〜５ｅ，５ｇ，５ｋ，５ｍ，５ｎに、例えば０Ｖを印加する。これにより、浮遊ゲート電極ＦＧに蓄積された電荷（エレクトロン（ｅ−））を、データ書き込み用のＭＩＳ・ＦＥＴＱＷのゲート電極ＧＷからＦＮトンネル電流方式によりｐウエルＰＷ１に放出し、データを消去する。
本実施の形態２では、前記実施の形態１で得られる効果の他に、以下の効果を得ることができる。すなわち、ＥＥＰＲＯＭの場合、必要に応じてデータの書き換えを行うことができるので、メモリ容量を書き換え回数分だけ必要とするＯＴＰＲＯＭに比べて、モジュールサイズを小型化することができる。また、モジュールサイズの小型化により、モジュールの製造コストを低減することができる。
（実施の形態３）
本実施の形態３では、不揮発性メモリが前記ＯＴＰＲＯＭであって、制御ゲート電極が導体パターンで形成されている場合について説明する。
図３０は本実施の形態３の半導体装置の不揮発性メモリ（ＯＴＰＲＯＭ）の図１１のＹ２−Ｙ２線に相当する箇所の断面図を示している。本実施の形態３の半導体装置の不揮発性メモリ（ＯＴＰＲＯＭ）の回路構成は図８および図９と同じである。また、この不揮発性メモリの要部平面構成も前記図１０および図１１とほぼ同じである。異なるのは、メモリセルＭＣの制御ゲート電極ＣＧＰが、ｎウエルＮＷ１ではなく、例えば低抵抗な多結晶シリコン等からなる導体パターンで形成されており、データの書き込み、読み出しに際しては、制御ゲート用のウエルに印加していた前記所望の電圧を制御ゲート電極ＣＧＰに印加するようになっていることである。
この制御ゲート電極ＣＧＰは、浮遊ゲート電極ＦＧ（すなわち、容量電極ＣＥ、ゲート電極ＧＲ，ＧＷ）上に、例えば酸化シリコン、窒化シリコンまたはその各々の積層膜で構成された絶縁層２０を介して形成されている。この制御ゲート電極ＣＧＰは、電極５ｆと電気的に接続されている。また、データ書き込み用ＭＩＳ・ＦＥＴＱＷの選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＧＳは、データ書き込み用ＭＩＳ・ＦＥＴの制御ゲート電極ＣＧＰと同層で形成されている。
また、制御ゲート電極ＣＧＰを導体パターンで形成したことにより、基板１には制御ゲート電極形成用のｎウエルＮＷ１が不要になる。この場合のデータの書き込みおよび読み出し動作は、前記実施の形態１の図８および図９等で説明したのと同じである。なお、本実施の形態３の場合も基板１に形成されている主回路の素子は前記図１３に示したＭＩＳ・ＦＥＴＱＡを例示できるので説明を省略する。
（実施の形態４）
本実施の形態４では、不揮発性メモリが前記ＥＥＰＲＯＭであって、制御ゲート電極が導体パターンで形成されている場合について説明する。
図３１は本実施の形態４の半導体装置の不揮発性メモリ（ＥＥＰＲＯＭ）の要部断面図を示している。本実施の形態４の半導体装置の不揮発性メモリ（ＥＥＰＰＲＯＭ）の回路構成は図２１、図２６および図２８と同じである。また、この不揮発性メモリの要部平面構成も前記図２２および図２３とほぼ同じである。異なるのは、メモリセルＭＣの制御ゲート電極ＣＧＰが、ｐウエルＰＷ３ではなく、例えば低抵抗な多結晶シリコン等からなる導体パターンで形成されており、データの書き込み、読み出しに際しては、制御ゲート用のウエルに印加していた前記所望の電圧を制御ゲート電極ＣＧＰに印加するようになっていることである。この制御ゲート電極ＣＧＰは、前記実施の形態３と同様に、浮遊ゲート電極ＦＧ（すなわち、容量電極ＣＥ、ゲート電極ＧＲ，ＧＷ）上に絶縁層２０を介して形成されている。
この制御ゲート電極ＣＧＰは、電極５ｆと電気的に接続されている。また、データ書き込み用ＭＩＳ・ＦＥＴＱＷの選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＧＳは、データ書き込み用ＭＩＳ・ＦＥＴの制御ゲート電極ＣＧＰと同層で形成されている。
また、制御ゲート電極ＣＧＰを導体パターンで形成したことにより、基板１には制御ゲート電極形成用のｐウエルＮＷ３および埋込領域ＮｉＳＯが不要になる。この場合のデータの読み出し、書き込み、消去動作は、前記実施の形態２の図２１、図２４〜図２９等で説明したのと同じである。なお、本実施の形態４の場合も基板１に形成されている主回路の素子は前記図１３に示したＭＩＳ・ＦＥＴＱＡを例示できるので説明を省略する。
（実施の形態５）
本実施の形態５では、前記不揮発性メモリのメモリセルのデータ書き込み用のＭＩＳ・ＦＥＴと、データ読み出し用のＭＩＳ・ＦＥＴとを１つのＭＩＳ・ＦＥＴで兼用する構成について説明する。
前記本実施の形態１〜４では、データ書き込み用のＭＩＳ・ＦＥＴＱＷ（前記実施の形態２，４の場合はデータ書き込み用のＭＩＳ・ＦＥＴＱＷがデータ消去用のＭＩＳ・ＦＥＴを兼ねている）と、データ読出し用のＭＩＳ・ＦＥＴＱＲとを別々に設ける場合について説明したが、どちらか一方を省略して、データ書き込みおよびデータ読み出しのすべての動作を一つのＭＩＳ・ＦＥＴによって行う構成にしても良い。
その一例を図３２に示す。図３２では、不揮発性メモリ（ＯＴＰＲＯＭ）の１ビット分のメモリセルＭＣの平面図を示している。ＭＩＳ・ＦＥＴＱＷＲは、データ書き込みおよびデータ読み出しの両方の動作を兼用するＭＩＳ・ＦＥＴを示している。ＭＩＳ・ＦＥＴＱＷＲ自体の構成や回路動作の仕方（データの書き込み方式、読み出し方式および印加電圧条件等）は、前記実施の形態１または３等で説明したのと同じである。なお、符号のＧは、ＭＩＳ・ＦＥＴＱＷＲのゲート電極、符号７は、ソースおよびドレイン用のｎ形の半導体領域を示している。この場合も選択ＭＩＳ・ＦＥＴＱＳが前記実施の形態１等で説明したのと同様に配置され、データの書き込みおよび読み出し兼用のＭＩＳ・ＦＥＴＱＷＲに前記実施の形態１等で説明したのと同様に電気的に接続されている。符号のＷＲＢＬは、データ書き込みおよびデータ読み出し兼用のビット線を示している。ビット線ＷＲＢＬは、金属配線を通じて選択ＭＩＳ・ＦＥＴＱＳの半導体領域１０に電気的に接続されている。
また、ＥＥＰＲＯＭの場合もほぼ同じである。この場合は、基板１の構成が前記実施の形態２または４等で説明したものと同じになる。また、ＭＩＳ・ＦＥＴＱＷＲは、データ書き込み、データ読み出しの他に、データ消去も行う。この場合のＥＥＰＲＯＭのメモリセルＭＣのＭＩＳ・ＦＥＴＱＷＲ自体の構成や回路動作の仕方（データの書き込み方式、読み出し方式および印加電圧条件等）は、前記実施の形態２，４等で説明したのと同じである。この場合も選択ＭＩＳ・ＦＥＴＱＳが前記実施の形態１等で説明したのと同様に配置され、データの書き込みおよび読み出し兼用のＭＩＳ・ＦＥＴＱＷＲに前記実施の形態１等で説明したのと同様に電気的に接続される。ここでは、データの書き込みおよび読み出し用のＭＩＳ・ＦＥＴが兼用なので、選択ＭＩＳ・ＦＥＴＱＳをデータ読み出しおよびデータ書き込みの両方に設ける必要がなくなり、１ビットに１つ設ければ良い。
このように、データ書き込みおよびデータ読み出しのすべての動作を一つのＭＩＳ・ＦＥＴで兼用することで、不揮発性メモリセルのセル面積を縮小することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では不揮発性メモリの１ビットを２つのメモリセルＭＣで構成した場合について説明したが、これに限定されるものではなく、例えば１ビットを１つのメモリセルＭＣで構成しても良い。
本発明は、半導体装置や電子装置の産業に適用できる。
本発明者が検討した不揮発性メモリの回路図である。 図１の不揮発性メモリのメモリセルアレイの要部平面図である。 図２の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図である。 データ書き込み時の選択メモリセルの図３のＹ１−Ｙ１線の断面図である。 データ読み出し時の選択メモリセルの図３のＹ１−Ｙ１線の断面図である。 データ書き込み時の非選択メモリセルの図３のＹ１−Ｙ１線の断面図である。 データ書き込み時の非選択メモリセルの図３のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ書き込み時の印加電圧の一例を示した回路図である。 本発明の一実施の形態である半導体装置の不揮発性メモリのデータ読み出し時の印加電圧の一例を示した回路図である。 図８および図９の不揮発性メモリのメモリセルアレイの要部平面図である。 図１０の不揮発性メモリのメモリセルアレイの１ビット分の要部拡大平面図である。 図１１のＹ２−Ｙ２線の断面図である。 図８〜図１２の不揮発性メモリが形成された半導体チップの主回路形成領域に形成された主回路形成用の素子の一例の断面図である。 本発明者が検討した他の不揮発性メモリの回路図である。 図１４の不揮発性メモリのメモリセルアレイの要部平面図である。 図１５の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図である。 データ書き込み時の選択メモリセルの図１６のＹ３−Ｙ３線に相当する箇所の断面図である。 データ消去時の選択メモリセルの図１６のＹ３−Ｙ３線に相当する箇所の断面図である。 データ読み出し時の選択メモリセルの図１６のＹ３−Ｙ３線の断面図である。 データ読み出し時の非選択メモリセルの図１６のＹ３−Ｙ３線の断面図である。 本発明の他の実施の形態である半導体装置の不揮発性メモリのデータ読み出し時の印加電圧の一例を示した回路図である。 図２１の不揮発性メモリのメモリセルアレイの要部平面図である。 図２１の不揮発性メモリのメモリセルアレイの１ビット分の拡大平面図である。 データ読み出し書き込み時の選択対象のメモリセルの図２３のＹ４−Ｙ４線の断面図である。 データ読み出し時の非選択のメモリセルの図２３のＹ４−Ｙ４線の断面図である。 本発明の他の実施の形態である半導体装置の不揮発性メモリの選択対象のメモリセルへの書き込み動作時の回路図である。 図２６の不揮発メモリの選択対象のメモリセルへの書き込み動作時の各部への印加電圧例を示す要部断面図である。 図２６の不揮発メモリの選択対象のメモリセルの消去動作時の回路図である。 図２６の不揮発メモリの選択対象のメモリセルの消去動作時の各部への印加電圧例を示す要部断面図である。 本発明の他の実施の形態である半導体装置の不揮発性メモリのメモリセルの要部断面図である。 本発明の他の実施の形態である半導体装置の不揮発性メモリのメモリセルの要部断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリのメモリセルの要部平面図である。
符号の説明
１Ｓ 半導体基板
２ 分離部
３ 絶縁層
４ 導体部
５ａ〜５ｋ，５ｍ 電極
６ａ〜６ｄ ゲート絶縁膜
７ＳＷ ｎ形のソース用の半導体領域
７Ｓａ ｎ−形の半導体領域
７Ｓｂ ｎ＋形の半導体領域
７ＤＷ ｎ形のドレイン用の半導体領域
７Ｄａ ｎ−形の半導体領域
７Ｄｂ ｎ＋形の半導体領域
７Ｒ 一対のｎ形の半導体領域
７Ｒａ ｎ−形の半導体領域
７Ｒｂ ｎ＋形の半導体領域
８ａ ｎ＋形の半導体領域
１０ ｎ形の半導体領域
１０ａ ｎ−形の半導体領域
１０ｂ ｎ＋形の半導体領域
１１ ｎ形の半導体領域
１１ａ ｎ−形の半導体領域
１１ｂ ｎ＋形の半導体領域
１５ａ ｐ＋形の半導体領域
１７ ｎ形のドレイン用の半導体領域
１７ａ ｎ−形の半導体領域
１７ｂ ｎ＋形の半導体領域
２０ 絶縁層
ＷＢＬ，ＷＢＬ０〜ＷＢＬ１５ データ書き込み用のビット線
ＲＢＬ，ＲＢＬ０〜ＲＢＬ１５ データ読み出し用のビット線
ＣＧ，ＣＧ０〜ＣＧ１５ 制御ゲート線
ＳＬ，ＳＬ１，ＳＬ２ ソース線
ＩＮＶ インバータ回路
ＳＡ センスアンプ回路
ＭＣ 不揮発性メモリセル
ＱＷ データ書き込み用のＭＩＳ・ＦＥＴ
ＱＲ データ読み出し用のＭＩＳ・ＦＥＴ
ＱＳ，ＱＳ１，ＱＳ２ 選択ＭＩＳ・ＦＥＴ
ＱＡ ＭＩＳ・ＦＥＴ
Ｃ 容量部
ＣＥ 容量電極
ＣＡ 容量絶縁膜
ＰＷ１ ｐウエル
ＰＷ２ ｐウエル
ＰＷ３ ｐウエル
ＮＷ１ ｎウエル
ＮＷ２ ｎウエル
ＰＷＡ ｐ＋形の半導体領域
ＮＷＡ ｎ＋形の半導体領域
Ｌ１〜Ｌ６ 活性領域
ＣＴ コンタクトホール
ＦＧ 浮遊ゲート電極
ＧＷ ゲート電極
ＧＲ ゲート電極
ＧＳ，ＧＳ２ ゲート電極
ＧＡ ゲート電極
ＣＧＷ 制御ゲート電極
ＣＧＳ，ＣＳ１，ＣＧＳ２ 制御配線

Claims (30)

  1. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の主面に形成された第１ウエルと、
    前記半導体基板の主面に前記第１ウエルに対して沿うように配置され、前記第１ウエルに対して電気的に分離された状態で配置された第２ウエルと、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるようにアレイ状に配置された複数の不揮発性メモリセルと、
    前記複数の不揮発性メモリセルの各々を選択可能なように前記複数の不揮発性メモリセルの各々に電気的に接続された複数の選択用の電界効果トランジスタとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第１ウエルに平面的に重なる第１位置に形成されたデータ書き込み用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第１ウエルに平面的に重なる位置であって前記第１位置とは異なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記第２ウエルにおいて前記浮遊ゲート電極が対向する部分に形成される制御ゲート電極とを有し、
    前記データ書き込み用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第１位置に形成される第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成される第１ゲート絶縁膜と、前記第１ウエル内において前記第１ゲート電極を挟み込む位置に形成される一対の半導体領域とを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２ゲート電極と、前記第２ゲート電極および前記半導体基板の間に形成される第２ゲート絶縁膜と、前記第１ウエル内において前記第２ゲート電極を挟み込む位置に形成された一対の半導体領域とを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記浮遊ゲート電極が前記第２ウエルに平面的に重なる位置には、容量部が形成されており、
    前記容量部は、前記制御ゲート電極と、前記制御ゲート電極に対向する前記浮遊ゲート電極の一部で形成される容量電極と、前記制御ゲート電極および前記容量電極の間に形成された容量絶縁膜とを有しており、
    前記容量電極の前記第１方向に交差する方向の長さは、前記第１ゲート電極および前記第２ゲート電極の前記第１方向に交差する方向の長さよりも長いことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記不揮発性メモリセルは、データの書き込みおよび消去が電気的に可能なＥＥＰＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込み用の電界効果トランジスタおよび前記データ読み出し用の電界効果トランジスタの両方に電気的に接続されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記半導体基板の前記不揮発性メモリ領域には、前記第１ウエルおよび前記第２ウエルとは反対導電型の第１半導体領域が設けられており、
    前記第１ウエルおよび前記第２ウエルは、同一導電型のウエルであり、それぞれ前記第１半導体領域に取り囲まれるように前記第１半導体領域内に形成されて互いに電気的に分離されていることを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに正の第１電圧を印加し、前記データ書き込み用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記データ書き込み用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入し、
    前記不揮発性メモリセルのデータ消去時には、前記第２ウエルに負の第３電圧を印加し、前記データ書き込み用の電界効果トランジスタのソース用の半導体領域およびドレイン用の半導体領域を接地又は開放電位とし、前記浮遊ゲート電極から前記データ書き込み用の電界効果トランジスタのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記不揮発性メモリセルは、データを１回書き込みした後は消去することのない読み出し専用のＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込み用の電界効果トランジスタに電気的に接続されており、前記データ読み出し用の電界効果トランジスタには電気的に接続されていないことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１ウエルおよび前記第２ウエルは、互いに異なる導電型のウエルであり、互いに電気的に分離され隣接した状態で半導体基板に配置されていることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに正の第１電圧を印加し、前記データ書き込み用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記データ書き込み用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入することを特徴とする半導体装置。
  9. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の主面に形成された第１ウエルと、
    前記半導体基板の主面に前記第１ウエルに対して沿うように配置され、前記第１ウエルに対して電気的に分離された状態で配置された第２ウエルと、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるようにアレイ状に配置された複数の不揮発性メモリセルと、
    前記複数の不揮発性メモリセルの各々を選択可能なように前記複数の不揮発性メモリセルの各々に電気的に接続された複数の選択用の電界効果トランジスタとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第１ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよびデータ読み出し兼用の電界効果トランジスタと、
    前記第２ウエルにおいて前記浮遊ゲート電極が対向する部分に形成される制御ゲート電極とを有し、
    前記データ書き込みおよびデータ読み出し兼用の電界効果トランジスタは、
    前記浮遊ゲート電極に形成されるゲート電極と、前記ゲート電極および前記半導体基板の間に形成されるゲート絶縁膜と、前記第１ウエル内において前記第１ゲート電極を挟み込む位置に形成される一対の半導体領域とを有することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記浮遊ゲート電極が前記第２ウエルに平面的に重なる位置には、容量部が形成されており、
    前記容量部は、前記制御ゲート電極と、前記制御ゲート電極に対向する前記浮遊ゲート電極の一部で形成される容量電極と、前記制御ゲート電極および前記容量電極の間に形成された容量絶縁膜とを有しており、
    前記容量電極の前記第１方向に交差する方向の長さは、前記兼用の電界効果トランジスタのゲート電極の前記第１方向に交差する方向の長さよりも長いことを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、前記不揮発性メモリセルは、データの書き込みおよび消去が電気的に可能なＥＥＰＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込みおよびデータ読み出し兼用の電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記半導体基板の前記不揮発性メモリ領域には、前記第１ウエルおよび前記第２ウエルとは反対導電型の第１半導体領域が設けられており、
    前記第１ウエルおよび前記第２ウエルは、同一導電型のウエルであり、それぞれ前記第１半導体領域に取り囲まれるように前記第１半導体領域内に形成されて互いに電気的に分離されていることを特徴とする半導体装置。
  13. 請求項１１記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに正の第１電圧を印加し、前記兼用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記兼用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入し、
    前記不揮発性メモリセルのデータ消去時には、前記第２ウエルに負の第３電圧を印加し、前記兼用の電界効果トランジスタのソース用の半導体領域およびドレイン用の半導体領域を接地又は開放電位とし、前記浮遊ゲート電極から前記兼用の電界効果トランジスタのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
  14. 請求項９記載の半導体装置において、前記不揮発性メモリセルは、データを１回書き込みした後は消去することのない読み出し専用のＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込みおよびデータ読み出し兼用の電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第１ウエルおよび前記第２ウエルは、互いに異なる導電型のウエルであり、互いに電気的に分離され隣接した状態で半導体基板に配置されていることを特徴とする半導体装置。
  16. 請求項１４記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに正の第１電圧を印加し、前記兼用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記兼用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入することを特徴とする半導体装置。
  17. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板にアレイ状に配置された複数の不揮発性メモリセルと、
    前記複数の不揮発性メモリセルの各々を選択可能なように前記複数の不揮発性メモリセルの各々に電気的に接続された複数の選択用の電界効果トランジスタとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記半導体基板の第１主面に沿うように第１方向に延存する浮遊ゲート電極と、
    前記浮遊ゲート電極の第１位置に形成されたデータ書き込み用の電界効果トランジスタと、
    前記浮遊ゲート電極の前記第１位置とは異なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極上に絶縁層を介して設けられた制御ゲート電極と有し、
    前記データ書き込み用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第１位置に形成される第１ゲート電極と、前記第１ゲート電極および前記半導体基板の間に形成される第１ゲート絶縁膜と、前記半導体基板内において前記第１ゲート電極を挟み込む位置に形成される一対の半導体領域とを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２ゲート電極と、前記第２ゲート電極および前記半導体基板の間に形成される第２ゲート絶縁膜と、前記半導体基板内において前記第２ゲート電極を挟み込む位置に形成される一対の半導体領域とを有することを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、前記浮遊ゲート電極の前記第１位置および前記第２位置とは異なる第３位置には容量部が形成されており、
    前記容量部は、前記制御ゲート電極と、前記制御ゲート電極に対向する前記浮遊ゲート電極の一部で形成される容量電極と、前記制御ゲート電極および前記容量電極の間に形成された容量絶縁膜とを有しており、
    前記容量電極および前記制御ゲート電極の前記第１方向に交差する方向の長さは、前記第１ゲート電極および前記第２ゲート電極の前記第１方向に交差する方向の長さよりも長いことを特徴とする半導体装置。
  19. 請求項１７記載の半導体装置において、前記不揮発性メモリセルは、データの書き込みおよび消去が電気的に可能なＥＥＰＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込み用の電界効果トランジスタおよび前記データ読み出し用の電界効果トランジスタの両方に電気的に接続されていることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記制御ゲート電極に正の第１電圧を印加し、前記データ書き込み用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記データ書き込み用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入し、
    前記不揮発性メモリセルのデータ消去時には、前記制御ゲートに負の第３電圧を印加し、前記データ書き込み用の電界効果トランジスタのソース用の半導体領域およびドレイン用の半導体領域を接地又は開放電位とし、前記浮遊ゲート電極から前記データ書き込み用の電界効果トランジスタのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
  21. 請求項１７記載の半導体装置において、前記不揮発性メモリセルは、データを１回書き込みした後は消去することのない読み出し専用のＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込み用の電界効果トランジスタに電気的に接続されており、前記データ読み出し用の電界効果トランジスタには電気的に接続されていないことを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、
    前記不揮発性メモリセルへのデータ書き込み時には、前記制御ゲートに正の第１電圧を印加し、前記データ書き込み用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記データ書き込み用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入することを特徴とする半導体装置。
  23. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板にアレイ状に配置された複数の不揮発性メモリセルと、
    前記複数の不揮発性メモリセルの各々を選択可能なように前記複数の不揮発性メモリセルの各々に電気的に接続された複数の選択用の電界効果トランジスタとを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記半導体基板の第１主面に沿うように第１方向に延存する浮遊ゲート電極と、
    前記浮遊ゲート電極の第１位置に形成されたデータ書き込みおよびデータ読み出し兼用の電界効果トランジスタと、
    前記浮遊ゲート電極上に絶縁層を介して設けられた制御ゲート電極と有し、
    前記データ書き込みおよびデータ読み出し兼用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第１位置に形成されるゲート電極と、前記ゲート電極および前記半導体基板の間に形成されるゲート絶縁膜と、前記半導体基板において前記第１ゲート電極を挟み込む位置に形成される一対の半導体領域とを有することを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、前記浮遊ゲート電極の前記第１位置とは異なる第３位置には容量部が形成されており、
    前記容量部は、前記制御ゲート電極と、前記制御ゲート電極に対向する前記浮遊ゲート電極の一部で形成される容量電極と、前記制御ゲート電極および前記容量電極の間に形成された容量絶縁膜とを有しており、
    前記容量電極および前記制御ゲート電極の前記第１方向に交差する方向の長さは、前記兼用の電界効果トランジスタのゲート電極の前記第１方向に交差する方向の長さよりも長いことを特徴とする半導体装置。
  25. 請求項２３記載の半導体装置において、前記不揮発性メモリセルは、データの書き込みおよび消去が電気的に可能なＥＥＰＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記データ書き込みおよびデータ読み出し兼用の電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
  26. 請求項２５記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記制御ゲート電極に正の第１電圧を印加し、前記兼用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記兼用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入し、
    前記不揮発性メモリセルのデータ消去時には、前記制御ゲートに負の第３電圧を印加し、前記兼用の電界効果トランジスタのソース用の半導体領域およびドレイン用の半導体領域を接地又は開放電位とし、前記浮遊ゲート電極から前記兼用の電界効果トランジスタのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
  27. 請求項２３記載の半導体装置において、前記不揮発性メモリセルは、データを１回書き込みした後は消去することのない読み出し専用のＲＯＭセルであり、前記選択用の電界効果トランジスタは、前記兼用の電界効果トランジスタに電気的に接続されていることを特徴とする半導体装置。
  28. 請求項２７記載の半導体装置において、前記不揮発性メモリセルへのデータ書き込み時には、前記制御ゲートに正の第１電圧を印加し、前記兼用の電界効果トランジスタのドレイン用の半導体領域に前記第１電圧よりも低い正の第２電圧を印加して、前記兼用の電界効果トランジスタのチャネルから前記浮遊ゲート電極にホットエレクトロンを注入することを特徴とする半導体装置。
  29. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の主面に形成された第１導電型の第１ウエルと、
    前記半導体基板の主面に形成された第２ウエルであって、前記第１導電型と反対の導電型を示す第２導電型の前記第２ウエルと、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるようにアレイ状に配置された複数の不揮発性メモリセルとが配置され、
    前記複数の不揮発性メモリセルの各々は、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるように前記不揮発性メモリセルのゲート幅方向に延在して配置された導電体膜と、
    前記第１ウエル内に形成された前記第２導電型を示す第１半導体領域であって、前記導電体膜に整合した位置に形成された前記第１半導体領域と、
    前記第２ウエル内に形成された前記第２導電型を示す第２半導体領域であって、前記導電体膜に整合した位置に形成された前記第２半導体領域と、
    を有し、
    前記導電体膜は、前記不揮発性メモリセルの浮遊ゲート電極を構成し、
    前記第２半導体領域は、前記不揮発性メモリセルの制御ゲート電極を構成し、
    前記第１半導体領域は、前記不揮発性メモリセルのソースまたはドレインを構成していることを特徴とする半導体装置。
  30. 第１主面およびその裏側の第２主面を有する半導体基板と、
    前記半導体基板の第１主面に形成された第２導電型の第３半導体領域と、
    前記第１主面の第３半導体領域に配置された主回路形成領域および不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域は、
    前記第３半導体領域に形成された第１ウエルであって、前記第２導電型と反対の導電型を示す第１導電型の前記第１ウエルと、
    前記第３半導体領域に形成された前記第１導電型の第２ウエルと、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるようにアレイ状に配置された複数の不揮発性メモリセルとが配置され、
    前記複数の不揮発性メモリセルの各々は、
    前記第１ウエルおよび前記第２ウエルの両方に平面的に重なるように、前記不揮発性メモリセルのゲート幅方向に延在して配置された導電体膜と、
    前記第１ウエル内に形成された前記第２導電型を示す第１半導体領域であって、前記導電体膜に整合した位置に形成された前記第１半導体領域と、
    前記第２ウエル内に形成された前記第１導電型を示す第２半導体領域であって、前記導電体膜に整合した位置に形成された前記第２半導体領域と、
    を有し、
    前記導電体膜は、前記不揮発性メモリセルの浮遊ゲート電極を構成し、
    前記第２半導体領域は、前記不揮発性メモリセルの制御ゲート電極を構成し、
    前記第１半導体領域は、前記不揮発性メモリセルのソースまたはドレインを構成していることを特徴とする半導体装置。
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