KR20080001644A - 전하 축적층을 갖는 ｍｉｓ 트랜지스터를 구비한 반도체기억 장치 - Google Patents

전하 축적층을 갖는 ｍｉｓ 트랜지스터를 구비한 반도체기억 장치 Download PDF

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KR20080001644A
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가부시끼가이샤 도시바
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Abstract

반도체 기억 장치는, n형의 복수의 제1 MIS 트랜지스터(3)와 메모리 셀 블록(9)을 구비한다. 제1 MIS 트랜지스터(3)는, 반도체 기판(1, 10)의 (001)면 상에 게이트 절연막(11)을 개재하여 형성되고 또한 데이터 유지 가능한 전하 축적층(12)과, 소스(15)와, 드레인(15)을 갖는다. 제1 MIS 트랜지스터(3)에서의 소스(15)로부터 드레인(15)을 따른 방향은, 반도체 기판(1, 10)의 [001] 방향과 [010] 방향 중 어느 하나에 평행하다. 메모리 셀 블록(9)은, 전류 경로가 직렬 접속된 복수의 제1 MIS 트랜지스터(3)를 포함한다.
MIS 트랜지스터, 메모리 셀 블록, 소스, 드레인, 반도체 기판

Description

전하 축적층을 갖는 ＭＩＳ 트랜지스터를 구비한 반도체 기억 장치{A SEMICONDUCTOR MEMORY DEVICE WHICH INCLUDES MIS TRANSISTOR WITH CHARGE ACCUMULATION LAYER}
도 1은 본 발명의 제1 실시 양태에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 2는 본 발명의 제1 실시 양태에 따른 반도체 기억 장치의 단면도.
도 3은 본 발명의 제1 실시 양태에 따른 반도체 기억 장치 및 종래의 반도체 기억 장치에서의, 드레인 전압의 역수와 라이프타임과의 관계를 나타내는 그래프.
도 4는 본 발명의 제1 실시 양태에 따른 반도체 기억 장치 및 종래의 반도체 기억 장치에서의, 온 전류와 오프 전류의 관계를 나타내는 그래프.
도 5는 본 발명의 제1 실시 양태의 제1 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 6은 본 발명의 제1 실시 양태의 제2 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 7은 본 발명의 제1 실시 양태의 제3 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 8은 본 발명의 제1 실시 양태에 따른 반도체 기억 장치가 구비하는 NAND 셀의 등가 회로도.
도 9는 본 발명의 제1 실시 양태에 따른 반도체 기억 장치가 구비하는 NAND셀의 평면도.
도 10은 도 9에서의 10-10선을 따라 취한 단면도.
도 11은 도 9에서의 11-11선을 따라 취한 단면도.
도 12는 도 9에서의 12-12선을 따라 취한 단면도.
도 13은, 본 발명의 제1 실시 양태에 따른 반도체 기억 장치가 구비하는 p형 MISFET의 단면도.
도 14는 본 발명의 제2 실시 양태에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 15는 본 발명의 제2 실시 양태에 따른 반도체 기억 장치의 단면도.
도 16은 본 발명의 제2 실시 양태의 제1 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 17은 본 발명의 제2 실시 양태의 제2 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 18은 본 발명의 제2 실시 양태의 제3 변형예에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도.
도 19는 본 발명의 제1, 제2 실시 양태의 제1 변형예에 따른 반도체 기억 장치가 구비하는 메모리 셀의 등가 회로도.
도 20은 본 발명의 제1, 제2 실시 양태의 제2 변형예에 따른 반도체 기억 장 치가 구비하는 p형 MISFET의 등가 회로도.
도 21은 본 발명의 제1, 제2 실시 양태에 따른 반도체 기억 장치의 블록도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 웨이퍼
2 : 오리엔테이션 플랫
3 : 메모리 셀
4, 5 : p형 MISFET
6, 8 : 게이트 전극
9 : 메모리 셀 어레이
10 : p형 웰 영역
11 : 게이트 절연막
12 : 부유 게이트 전극
13 : 게이트 간 절연막
14 : 컨트롤 게이트 전극
15 : 불순물 확산층
20 : NAND 셀
60 : 제어 회로
61 : 로우 데이터
62 : 컬럼 디코더
63 : 컬럼 셀렉터
64 : 기입 회로
65 : 판독 회로
[특허문헌 1] 일본 특개 2002-324400호 공보
본 출원은 일본 특허 출원 제2006-179835호(2006년 6월 29일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 반도체 기억 장치에 관한 것이다. 예를 들면, 전하 축적층을 갖는 MIS 트랜지스터를 구비한 반도체 기억 장치에 관한 것이다.
종래, 불휘발성의 반도체 메모리로서, NAND형 EEPROM이 널리 이용되고 있다. NAND형 EEPROM은, 메모리 셀 어레이 및 그 주변 회로를 구비하고 있고, 그와 같은 구성은, 예를 들면 특허 문헌 1에 개시되어 있다.
종래의 NAND형 EEPROM에서, 메모리 셀의 소스로부터 드레인을 향하는 방향은, 주변 회로에 포함되는 MIS 트랜지스터의 소스로부터 드레인을 향하는 방향, 혹은 드레인으로부터 소스를 향하는 방향과 동일하거나 직교하고 있다. 이것은, 트랜지스터의 배치, 및 포토리소그래피 공정에서의 레지스트 개구를 용이하게 하기 위함이다.
또한 종래, NAND형 EEPROM은 반도체 기판의 (001)면 상에 형성되고, 메모리 셀의 소스로부터 드레인을 향하는 방향은, 반도체 기판의 결정 방위의 [110] 방향과 동일하게 된다. 이것은, 반도체 기판으로서 주로 이용되는 실리콘 결정이, [110] 방향으로 벽개성을 갖기 때문이다. 따라서, NAND형 EEPROM의 주변 회로에서의 MIS 트랜지스터의 소스로부터 드레인을 향하는 방향, 혹은 드레인으로부터 소스를 향하는 방향도, [110] 방향에 평행하다.
그러나 상기 종래의 NAND형 EEPROM이면, 메모리 셀 내부에서의 핫 캐리어의 발생에 의해, 오기입이 발생한다고 하는 문제가 있었다. 또한, MIS 트랜지스터 내의 캐리어는, 반도체 기판 중의 [110] 방향으로 흐른다. 그 때문에, n형 MIS 트랜지스터의 구동력이 p형 MIS 트랜지스터보다도 커진다. 그 결과, n형 MIS 트랜지스터와 p형 MIS 트랜지스터 사이에서의 성능차가 커진다고 하는 문제가 있었다.
본 발명의 목적은, 동작 신뢰성을 향상할 수 있는 반도체 기억 장치를 제공 하는 데에 있다.
본 발명에 따른 반도체 기억 장치에 있어서, 반도체 기판의 (001)면 상에 게이트 절연막을 개재하여 형성되고 또한 데이터 유지 가능한 전하 축적층과, 소스와, 드레인을 갖는, n형의 복수의 제1 MIS 트랜지스터와-그 제1 MIS 트랜지스터에서의 상기 소스로부터 상기 드레인을 따른 방향은, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나에 평행함-, 전류 경로가 직렬 접속된 복수의 상기 제1 MIS 트랜지스터를 포함하는 메모리 셀 블록을 구비한다.
<실시 양태>
이하, 본 명세서에서 결정 방위를 표기할 때, 결정학적으로 등가인 방향은 모두 포함하는 것으로 한다. 또한, 마이너스의 미러 지수는 「-1」과 같이 표기한다. 예를 들면, (001)면은, (100)면, (010)면, (-100)면, (0-10)면, (00-1)면과 등가이다.
[제1 실시 양태]
본 발명의 제1 실시 양태에 따른 반도체 기억 장치에 대해서, 도 1을 이용하여 설명한다. 도 1은, 본 실시 양태에 따른 반도체 기억 장치를 구비한 반도체 장치(반도체 웨이퍼)의 평면도로서, 웨이퍼 상에서의 트랜지스터 배치의 개략을 도시하고 있다. 또한, 도면 중에서 "S", "D"로 부기한 영역은, 각각 트랜지스터의 소스 및 드레인이 형성된 영역을 나타내고 있다.
도 1에서, 반도체 웨이퍼(1)는, 그 (001)면을 주면으로 하고 있다. 그리고, 웨이퍼(1)의 외주부에는 오리엔테이션 플랫(2)이 형성되어 있다. 오리엔테이션 플랫(2)은, 반도체 제조 공정에서 복수의 반도체 웨이퍼의 방향을 일치시키기 위해 형성된다. 오리엔테이션 플랫(2)은, 웨이퍼(1)에서 [100] 방향에 평행하게 형성되어 있다. 따라서, 웨이퍼(1)의 면 내에서 오리엔테이션 플랫(2)과 직교하는 방향은 [010] 방향이다.
상기 반도체 웨이퍼(1)의 주면 상에는, 전하 축적층을 갖는 n형 MISFET인 복수의 메모리 셀(3), 및 p형 MISFET(4, 5)가 형성되어 있다. 메모리 셀(3) 및 p형 MISFET(4)는, 웨이퍼(1) 상에서 소스로부터 드레인을 따른 방향, 즉 채널 길이 방 향이 [010] 방향으로 되도록 형성된다. 또한 환언하면, 메모리 셀(3)의 게이트 전극(6) 및 p형 MISFET(4)의 게이트 전극(7)의 게이트 폭 방향은, [100] 방향과 동일하게 된다. 한편, p형 MISFET(5)는, 웨이퍼(1) 상에서 소스로부터 드레인을 따른 방향, 즉 채널 길이 방향이 [100] 방향이도록 형성된다. 또한 환언하면, p형 MISFET(5)의 게이트 전극(8)의 게이트 폭 방향은, [010] 방향과 동일하게 된다. 그리고, 복수의 메모리 셀(3)은 서로 전류 경로가 직렬 접속되고, 이에 의해 NAND형 EEPROM의 메모리 셀 어레이(9)가 형성되어 있다. 또한 메모리 셀(3)의 소스로부터 드레인을 따른 방향은, [010] 방향뿐만 아니라, 결정학적으로 그에 등가인 [100] 방향 등이어도 된다. 또한 「게이트 폭 방향」이란, 채널 길이 방향에 직교하는 방향, 즉 채널 폭 방향과 동일한 방향을 나타내고, 또한 바꿔 말하면, 소스·채널·드레인이 배열하는 방향에 대하여 직교하는 방향이다.
상기 구성이면, 하기 (1) 및 (2)의 효과가 얻어진다.
(1) NAND 형 EEPROM의 동작 신뢰성을 향상할 수 있다(그 1).
본 실시 양태에 따른 구성이면, 메모리 셀(3)은, 소스로부터 드레인을 따른 방향이 [010] 방향 또는 [100] 방향(및 그들에 등가인 방향)이도록, 반도체 웨이퍼(1)의 (001)면 상에 형성되어 있다. 그 때문에, 메모리 셀로 되는 n형 MISFET의 핫 캐리어의 라이프타임을 길게 할 수 있다. 그 결과, NAND형 EEPROM에서의 오기입의 발생을 억제할 수 있다. 본 효과에 대하여, 이하 상세하게 설명한다.
통상적으로, 핫 캐리어가 발생하면 트랜지스터의 전류 구동력이 열화한다. 그 결과, 메모리 셀에서의 기입, 소거, 판독의 각 동작에서 오동작을 일으킬 가능 성이 있다. 핫 캐리어에 의한 오기입의 현상에 대하여 도 2를 이용하여 설명한다. 도 2는, NAND형 EEPROM의 메모리 셀 어레이의 일부 영역을 도시하는 단면도로서, 3개의 메모리 셀(3)을 도시하고 있다.
도시한 바와 같이, 메모리 셀(3) 각각은 적층 게이트를 구비하고 있다. 적층 게이트는, p형 웰 영역(10) 상에 게이트 절연막(11)을 개재하여 형성되고 전하 축적층으로서 기능하는 부유 게이트 전극(12)과, 부유 게이트 전극(12) 상에 게이트 간 절연막(13)을 개재하여 형성된 컨트롤 게이트 전극(14)을 포함한다. 또한, 적층 게이트 간의 웰 영역(10) 내에는, 메모리 셀(3)의 소스 및 드레인으로서 기능하는 불순물 확산층(15)이 형성되어 있다. 또한, 도 2에서는 본 효과의 설명에서 필요한 부분만을 도시하고 있다.
이하, 설명의 간단화를 위해 메모리 셀(3)을, 소스선 SL에 가까운 것으로부터 순서대로 메모리 셀(3-1, 3-2, 3-3)이라고 하기로 한다. 일례로서, 판독 시에 메모리 셀(3-2)이 선택되고, 메모리 셀(3-2)로부터 데이터를 판독하는 경우에 대해 설명한다.
이 경우, 선택 메모리 셀(3-2)의 컨트롤 게이트 전극(14)에는, 메모리 셀(3-2)의 임계치 전압 Vth보다도 낮은 전압, 예를 들면 0V가 인가된다. 한편, 그 외의 비선택 메모리 셀(3-1, 3-3)의 컨트롤 게이트 전극(14)에는, 메모리 셀(3-1, 3-3)의 임계치 전압 Vth보다도 높은 전압, 예를 들면 4V 이상이 인가된다. 또한, 소스선 SL에는 0V가 공급되고, 데이터 전송선 BL에는 정전압, 예를 들면 2V가 인가된다.
그렇게 하면, 메모리 셀(3-1, 3-2) 사이의 불순물 확산층(15)은 소스선에 접속되기 때문에, 그 전압은 거의 0V와 동등하다. 이에 대하여 메모리 셀(3-2, 3-3) 간의 불순물 확산층(15)의 전위는, 메모리 셀(3-3)의 적층 게이트와의 용량 결합에 의해, 메모리 셀(3-3)의 컨트롤 게이트 전극(14)에 인가되어 있는 전압(>4V)보다 약간 낮은 전압까지 승압된다(=2V+α).
그렇게 하면, 선택 메모리 셀(3-2)의 소스와 드레인 사이의 전위차가 커지고, 양자간에서 펀치 스루가 발생한다. 그 때문에, 선택 메모리 셀(3-2)의 소스로부터 드레인에 전자가 입사된다. 이 입사 전자는 충분히 높은 운동 에너지를 갖고 있기 때문에, 핫 일렉트론으로서 동작한다. 드리고 이 핫 일렉트론은, 데이터 전송선측에 인접하는 비선택 메모리 셀(3-3)의 부유 게이트 전극(12) 또는 게이트 절연막(11)에 주입된다. 부유 게이트 전극(12)에 핫 일렉트론이 주입되면, 부유 게이트 전극(12)에 전자가 축적되게 되어, 데이터의 오기입의 원인으로 된다. 또한, 게이트 절연막(11)에 핫 일렉트론이 주입되어 트랩되면, 비선택 메모리 셀(3-3)의 임계치 전압 Vth가 상승하여, 오동작을 야기하는 원인으로 된다.
이상과 같이, 핫 캐리어(핫 일렉트론)는 NAND형 EEPROM의 오동작을 야기할 가능성이 있고, 미세화가 진행함에 따라 이 오동작이 현저한 문제로 된다. 이에 대하여 본원 발명자들은, NAND형 EEPROM에서 메모리 셀의 소스로부터 드레인을 향하는 방향을, [100] 방향 또는 [010] 방향으로 함으로써 핫 캐리어의 발생을 억제할 수 있는 것을 처음으로 발견하였다. 그 결과, NAND형 EEPROM의 오동작의 문제를 해결하여, 동작 신뢰성을 높일 수 있다. 도 3은, 본 실시 양태에서의 메모리 셀(3), 및 종래의 메모리 셀의 핫 캐리어의 라이프타임을 나타내는 그래프로서, 실선은 본 실시 양태, 파선은 종래예를 나타내고, 종축은 라이프타임을 로그 스케일로 나타내고, 횡축은 드레인 전압 Vd의 역수를 나타내고 있다. 또한 라이프타임이란, 임의의 드레인 전압 Vd의 인가 시간의 길이로서, 오기입을 발생시키는(즉 잘못된 데이터가 기입되는) 임계치를 나타낸다. 바꿔 말하면, 라이프타임 이상의 길이의 시간, 드레인 전압 Vd가 인가되면, 비선택 메모리 셀의 데이터가 핫 캐리어의 영향에 의해 반전하는 것을 의미한다(오기입이 발생한다). 따라서, 드레인 전압 Vd가 인가되는 길이가 라이프타임 미만이면, 가령 핫 캐리어가 부유 게이트 전극에 주입되어도 데이터가 반전하는 데에까지는 이르지 않아, 오기입은 발생하지 않는다. 또한 다시 말하면, 라이프타임이란, 핫 캐리어의 영향에 의해, 게이트의 구동력이 오동작을 발생시킬 우려가 있는 정도까지 저하할 때까지의 시간을 나타낸다.
도시한 바와 같이, 본 실시 양태에 따른 구성이면, 핫 캐리어의 라이프타임은 종래에 비하여 약 1.5배이다. 즉, 종래에 비하여 1.5배의 시간만큼 드레인 전압 Vd가 인가되지 않는 한, 데이터의 반전은 발생하지 않는다. 즉, 종래에 비하여 NAND형 EEPROM의 오기입 내성을 향상할 수 있다. 또한, 게이트의 구동력 저하를 종래에 비하여 억제할 수 있기 때문에, 게이트 절연막에의 전자의 트랩을 억제할 수 있다. 이상의 결과, NAND형 EEPROM의 동작 신뢰성을 향상할 수 있다.
또한, 상기 핫 캐리어에 기인하는 문제는, FN(Fowler-Nordheim) 터널링에 의해 데이터의 기입을 행하는 반도체 메모리 특유의 것이다. 예를 들면 핫 캐리어를 이용하여 데이터의 기입을 행하는 반도체 메모리에서는 발생하지 않는 문제이 다. FN 터널링을 이용한 데이터의 기입이란, 터널 현상을 이용하여 전자 또는 정공을 전하 축적층에 주입하는 방법으로서, 구체적으로는 예를 들면 다음과 같이 하여 행해진다. 즉, 메모리 셀의 소스 및 드레인의 전위가 동등하게 되고, 게이트에 정전압이 인가된다. 그 결과, 전자가 전하 축적층에, 터널 현상에 의해 게이트 절연막을 통하여 주입된다. 또한, 게이트에 정전압을 인가하고, 전자를 메모리 셀의 소스 및 드레인, 또는 그 동안에 형성된 채널로부터 전하 축적층에, 터널 현상에 의해 게이트 절연막을 통하여 주입한다.
또한, 핫 캐리어에 의한 신뢰성 열화의 문제는 NAND형 EEPROM에서 현저하다. 그것은, NAND형 EEPROM에서는 미세화가 특히 진행되고 있어, 인접하는 메모리 셀 간 거리가 작아지기 때문이다. 따라서, NAND형 EEPROM에 대하여 본 실시 양태에 따른 구성을 적용함으로써, 현저한 효과가 얻어진다.
(2) p형 MISFET의 전류 구동력을 향상할 수 있다.
본 실시 양태에 따른 구성이면, p형 MISFET는, 그 소스로부터 드레인을 따른 방향이 [100] 방향 또는 [010] 방향으로 되도록, 웨이퍼(1)의 (001)면 상에 배치된다. 그 결과, p형 MISFET의 전류 구동력을 향상할 수 있다. 도 4는, 본 실시 양태에서의 p형 MISFET, 및 종래의 p형 MISFET의 전류 구동력 특성을 나타내는 그래프로서, 실선은 본 실시 양태, 파선은 종래예를 나타내고, 횡축은 온 전류, 종축은 오프 전류를 나타내고 있다. 도시한 바와 같이, 본 실시 양태에 따른 구성이면, 종래에 비하여 전류 구동력이 향상하고, 본 발명자들에 의한 일 측정 결과에서는, 종래에 비하여 10%의 전류 구동력의 향상을 확인할 수 있었다.
또한, 상기 효과에 의해, 반도체 장치의 사이즈를 작게 할 수 있다고 하는 효과도 얻어진다. 통상적으로, 동일 사이즈의 경우에는 p형 MISFET의 전류 구동력은 n형 MISFET에 비하여 뒤떨어진다. 따라서, 균일한 전류 구동력을 얻고자 하는 경우에는, p형 MISFET는 n형 MISFET에 비교하여 크게 형성할 필요가 있어, 칩 면적이 커진다. 그러나, p형 MISFET에 대하여 본 실시 양태에 따른 구성을 채용하면, n 형 MISFET와의 전류 구동력 차가 작아진다. 그 때문에, p형 MISFET의 사이즈는 종래만큼 크게 하지 않게 된다. 경우에 따라서는 양자를 동일 사이즈로 하는 것도 가능하다. 그 결과, p형 MISFET의 사이즈를 억제할 수 있기 때문에 반도체 장치의 사이즈를 작게 할 수 있다.
또한, 본 실시 양태에서는, 소스로부터 드레인을 향하는 방향이 [100] 방향 또는 [010] 방향으로 되도록, MISFET를 배치하기만 하면 충분하다. 따라서, 도 5 의 반도체 웨이퍼(1)의 평면도에 도시한 바와 같이, 오리엔테이션 플랫(2) 대신에 노치(16)가 형성되어 있어도 된다.
또한, 오리엔테이션 플랫(2)의 위치는, 종래와 마찬가지로 [110] 방향으로 형성되어 있어도 된다. 이러한 경우의 예를 도 6에 도시한다. 도 6은 본 실시 양태의 변형예에 따른 반도체 웨이퍼(1)의 평면도이다. 도시한 바와 같이, 메모리 셀(3) 및 p형 MISFET(4, 5)는, 그 채널 길이 방향이 오리엔테이션 플랫(2)에 대하여 45도 기울여진 배치로 되어 있다. 본 구성에 의해서도, 메모리 셀(3) 및 p형 MISFET(4, 5)의 채널 길이 방향은 [100] 방향 또는 [010] 방향으로 되어, 마찬가지의 효과가 얻어진다. 이것은, 도 7의 평면도에 도시한 바와 같이, 오리엔테이션 플랫(2) 대신에 노치(16)를 형성한 경우도 마찬가지이다. 또한, 도 1에 도시한 바와 같은 오리엔테이션 플랫(2) 또는 도 5에 도시한 바와 같은 노치(16)의 방향은, 종래의 일반적으로 사용되고 있는 웨이퍼를 45도 회전시킴으로써 용이하게 형성할 수 있다.
또한, 상기 설명에서는 NAND형 EEPROM에 대하여 모식적인 도면을 이용하여 설명했지만, 이하, 본 실시 양태에 따른 NAND형 EEPROM의 메모리 셀 어레이에 대하여 상세하게 설명한다. 도 8은 NAND형 EEPROM이 구비하는 NAND셀의 등가 회로도이다.
도시한 바와 같이 NAND셀(20)은, 전하 축적층을 갖는 n형 MISFET인 16개의 메모리 셀(3)과, 선택 트랜지스터 ST1, ST2를 구비하고 있다. 메모리 셀(3)은, 서로 전류 경로가 직렬 접속되어 있다. 그리고, 그 직렬 접속의 일단측의 드레인은, 선택 트랜지스터 ST1의 전류 경로를 통하여 데이터 전송선 BL에 접속되어 있다. 또한 타단측의 소스는, 선택 트랜지스터 ST2의 전류 경로를 통하여, 공통 소스선 SL에 접속되어 있다. 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2는, 동일한 p형 웰 상에 형성되어 있다. 메모리 셀(3)의 제어 전극은, 데이터 선택선 WL0∼WL15에 접속되어 있다. 또한, 선택 트랜지스터 ST1, ST2의 게이트는, 각각 블록 선택선 SSL, GSL에 접속되어 있다. 상기 구성에서, 16개의 메모리 셀(3)의 집합이 메모리 셀 블록(21)으로 되고, 선택 트랜지스터 ST1, ST2는 메모리 셀 블록(21)의 선택용으로 이용된다. 앞서 설명한 도 1, 도 5 내지 도 7에서는, 선택 트랜지스터 ST1, ST2의 도시가 생략되고, 메모리 셀 블록(21)만이 도시되어 있다.
NAND형 EEPROM의 메모리 셀 어레이(9)에서는, 상기 구성의 NAND셀(20)이 매트릭스 형상으로 배치되어 있다. 그리고, 동일 열에 있는 NAND셀(20)은, 인접하는 것끼리 선택 트랜지스터 ST1의 드레인, 또는 선택 트랜지스터 ST2의 소스를 공용한다. 그리고, 동일 열에 있는 선택 트랜지스터 ST1의 드레인은, 동일한 데이터 전송선 BL에 접속된다. 또한, 동일 행에 있는 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2는, 공통의 데이터 선택선 및 블록 선택선에 접속된다.
본 실시 양태에 따른 구성에서는, 선택 트랜지스터 ST1, ST2는 메모리 셀(3) 과 마찬가지로 전하 축적층을 구비하고, 제어 배선 SSL, GSL은 데이터 선택선 WL0∼WL15와 동일한 층의 배선으로 형성되어 있다. NAND 셀(20)은, 선택 트랜지스터 ST1, ST2를 각각 적어도 하나씩 갖고 있으면 되고, 예를 들면 선택 트랜지스터 ST1, ST2가 각각 2개 이상 있어도 된다. 또한 블록 선택선 SSL, GSL은, 데이터 선택선 WL0∼WL15와 동일 방향으로 형성되는 것이 고밀도화에는 바람직하다. 도 8에서는 일례로서, 메모리 셀(3)이 24=16개인 경우에 대하여 나타내고 있다. 그러나, 데이터 전송선 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 플러스의 정수)인 것이 어드레스를 디코드하는 점에서 바람직하다.
도 9는, 본 실시 양태에 따른 NAND형 EEPROM이 구비하는 메모리 셀 어레이(9)의 평면도로서, 3개의 NAND셀(20)이 데이터 선택선 방향을 따라서 배치된 영역을 나타내고 있다.
도시한 바와 같이, p형 웰 영역(10) 내에는, 반도체 웨이퍼(1)의 [010] 방향 으로 길이 방향이 따르고 있는 소자 영역 AA가, [100] 방향으로 복수 배열되어 있다. 인접하는 소자 영역 AA 사이에는 소자 분리 영역 STI가 형성되고, 각 소자 영역 AA는 소자 분리 영역 STI에 의해 전기적으로 분리되어 있다. 소자 영역 AA 상에는, 길이 방향이 [100] 방향을 따른 데이터 선택선 WL0∼WL15, 및 블록 선택선 SSL, GSL이, 복수의 소자 영역 AA를 걸치도록 하여 형성되어 있다. 데이터 선택선 WL0∼WL15와 소자 영역 AA가 교차하는 영역에는, 부유 게이트 전극 FG가 형성된다. 또한, 소자 영역 AA 내에는, 소스 및 드레인이 형성된다. 도 9에서, "S", "D"로 기재한 영역은, 각각 소스 및 드레인이 형성되는 영역을 나타낸다. [010] 방향에서 인접하는 메모리 셀(3)은, 동일한 불순물 확산층을 한쪽의 소스와 다른쪽의 드레인에서 공용한다. 또한, 선택 트랜지스터 ST1의 소스와, 선택 트랜지스터 ST1에 가장 가까운 메모리 셀(3)의 드레인과는, 불순물 확산층을 공용한다. 또한, 선택 트랜지스터 ST2의 드레인과, 선택 트랜지스터 ST2에 가장 가까운 메모리 셀(3)의 소스는, 불순물 확산층을 공용한다. 그리고, 선택 트랜지스터 ST1의 드레인 상에는 컨택 트 플러그 CP1이 형성되고, 선택 트랜지스터 ST2의 소스 상에는 컨택 트 플러그 CP2가 형성된다. 컨택 트 플러그 CP1은 도시하지 않은 데이터 전송선 BL에 접속되고, 컨택 트 플러그 CP2는 도시하지 않는 소스선 SL에 접속된다.
다음으로 상기 구성의 NAND셀(20)의 단면 구성에 대하여 도 10 내지 도 12를 이용하여 설명한다. 도 10은 도 9에서의 10-10선을 따른 단면도이며, 도 11 및 도 12는 도 9에서의 각각 11-11선 및 12-12선을 따른 단면도이다. 또한, 도 2에서 설명한 단면도와 동일한 부분에는 동일한 참조 부호를 기재하였다.
도시한 바와 같이, p형 실리콘 기판(22)의 표면 영역 내에는 n형 웰(23)이 형성되며, n형 웰(23)의 표면 영역 내에는 p형 웰(10)이 형성되어 있다. p형 웰(10)은, 불순물로서 예를 들면 붕소를 포함하고, 그 불순물 농도는 예를 들면 1014㎝-3 내지 1019㎝-3이다. p형 웰(10) 내에는, 복수의 소자 분리 영역 STI가 형성되고, 인접하는 소자 분리 영역 STI 사이의 영역이 소자 영역 AA로 된다. 소자 분리 영역 STI는, 그 상면이 p형 웰(10)의 상면보다도 높아지도록 형성된다. p형 웰(10)은, n형 웰(23)에 의해 실리콘 기판(22)으로부터 전기적으로 분리되어 있고, 실리콘 기판(22)으로부터 독립하여 전압이 인가될 수 있다. 이에 의해, 소거 시의 승압 회로의 부하를 줄여서 소비 전력을 억제할 수 있다.
소자 영역 AA 상에는, 절연막(11)이, 예를 들면 3㎚ 내지 15㎚의 막 두께로 형성된다. 절연막(11)은, 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2의 게이트 절연막으로서 기능하고, 예를 들면 실리콘 산화막 또는 옥시나이트라이드막을 이용하여 형성된다. 게이트 절연막(11) 상에는, 인 또는 비소를 1018㎝-3 내지 1021㎝-3의 농도로 첨가된 다결정 실리콘층(12)이, 10㎚ 내지 500㎚의 두께로 형성되어 있다. 다결정 실리콘층(12)은, 메모리 셀(3)에서는 부유 게이트 전극 FG로서 기능하고, 선택 트랜지스터 ST1, ST2에서는 블록 선택선 SSL, GSL의 일부로서 기능한다. 절연막(11) 및 다결정 실리콘층(12)은, 소자 영역 AA에 대하여 자기 정합적으로 형성되어 있다. 즉, 다음과 같이 하여 형성된다. 예를 들면, 우선 p형 웰(10) 상에 절연막(11) 및 다결정 실리콘층(12)이 퇴적된다. 다음으로 절연막(11) 및 다결정 실리콘층(12)을 패터닝한다. 이 때, 절연막(11) 및 다결정 실리콘층(12)뿐만 아니라, 계속해서 p형 웰(10)을 예를 들면 0.05㎛∼0.5㎛의 깊이로 에칭한다. 그리고, p형 웰(10)에 형성된 홈을 절연막에 의해 메운다. 본 방법에 의하면, 절연막(11) 및 다결정 실리콘층(12)이 형성될 기초는, 단차가 없는 평면으로 된다. 그 때문에, 절연막(11) 및 다결정 실리콘층(12)에 대해서, 보다 균일성이 향상한 특성이 갖추어진 성막을 행할 수 있다.
다결정 실리콘층(12) 상에는, 막 두께가 예를 들면 5㎚∼30㎚ 정도의 게이트 간 절연막(13)이 형성되어 있다. 게이트 간 절연막(13)은, 예를 들면 실리콘 산화막, 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조를 이용하여 형성된다. 게이트 간 절연막(13) 상에는, 예를 들면 인, 비소, 또는 붕소가 1017∼1021㎝-3의 농도로 첨가된 다결정 실리콘층(14)이, 10㎚ 내지 500㎚의 막 두께로 형성되어 있다. 다결정 실리콘층(14) 상에는, 예를 들면 WSi(텅스텐 실리사이드) 등의 실리사이드층(24)이 형성된다. 실리사이드층(24)은, WSi 대신에 NiSi, MoSi, TiSi, CoSi이어도 된다. 다결정 실리콘층(14) 및 실리사이드층(24)은, 메모리 셀(3)에서는 데이터 선택선 WL0∼WL15로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 영역 A1에서 게이트 간 절연막(13)이 제거됨으로써, 다결정 실리콘층(12, 14) 및 실리사이드층(24)이 접속되어 있다. 그리고 다결정 실리콘층(14) 및 실리사이드층(24)은, 다결정 실리콘층(12)과 마찬가지로 블록 선택선 SSL, GSL의 일부로서 기능한다.
또한, 본 실시 양태에 따른 구성이면, 다결정 실리콘층(14)의 가공 시에는, 이미 소자 분리 영역 STI가 형성되어 있다. 따라서, 다결정 실리콘층(14)은 p형 웰(10)의 표면보다도 높은 위치로 된다. 그 때문에, p형 웰(10)과 소자 분리 영역 STI와의 경계에서의 게이트 전계의 집중이나, 또한 임계치 저하한 기생 트랜지스터의 형성을 억제할 수 있다. 또한, 전계 집중에 기인하는 기입 임계치의 저하 현상, 소위, sidewalk 현상이 발생하기 어려워지기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.
상기 다결정 실리콘층(12, 14) 및 실리사이드층(24)을 포함하는 적층 게이트 의 측벽 상에는, 예를 들면 5㎚ 내지 200㎚의 두께의 측벽 절연막(25)이, 실리콘 질화막 또는 실리콘 산화막을 이용하여 형성된다. 또한, 적층 게이트의 양측에서의 p형 웰(10) 내에는, 소스 또는 드레인으로서 기능하는 n형의 불순물 확산층(15)이 형성되어 있다. 상술한 바와 같이, 소스로부터 드레인을 따른 방향은, 웨이퍼(1)의 [010] 방향 또는 [100] 방향에 평행하다. 이들 확산층(15), 다결정 실리콘층(12, 14)을 구비함으로써, 다결정 실리콘층(12)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM셀(3)이 형성되어 있다. 게이트 길이는, 예를 들면 0.5㎛ 이하 0.01㎛ 이상이다. 메모리 셀(3)의 불순물 확산층(15)은, 예를 들면 인이나 비소, 안티몬을 포함하여 형성되고, 그 표면 농도가 1017㎝-3 내지 1021㎝-3이고 또한 깊이가 10㎚ 내지 500㎚ 사이의 값으로 되도록 형성된다. 이들 확산층(15)은 인접하는 메모리 셀(3)끼리에서 공유되고, NAND 접속이 실현되어 있다. 선택 트랜 지스터 ST1, ST2의 다결정 실리콘층(12, 14)은, 각각 메모리 셀(3)의 다결정 실리콘층(12, 14)과 동일층으로 형성되어 있다. 선택 트랜지스터 ST1, ST2의 게이트 길이는, 메모리 셀(3)의 게이트 길이보다도 길어, 예를 들면, 1㎛ 이하 0.02㎛ 이상으로 형성된다. 이에 의해, 메모리 셀 블록(21)의 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
p형 웰(10) 상에는, 상기 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(26)이 형성되어 있다. 층간 절연막(26)은, 예를 들면 SiO2나 SiN을 재료로 이용하여 형성된다. 층간 절연막(26) 내에는, 선택 트랜지스터 ST1의 드레인, 및 선택 트랜지스터 ST2의 소스에 각각 접속되는 컨택 트 플러그CP1, CP2가 형성된다. 또한 층간 절연막(26) 내에는, 컨택 트 플러그 CP2에 접속되어 소스선 SL로서 기능하는 금속 배선층(27), 및 컨택 트 플러그 CP1에 접속되어 데이터 전송선 BL로서 기능하는 금속 배선층(28)이 형성되어 있다. 금속 배선층(27, 28)은, 예를 들면 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 또는 알루미늄 등을 재료로 이용하여 형성된다. 데이터 전송선(28)(BL)은, [010] 방향을 따른 띠상의 형상으로 형성되고, 동일 열에 위치하는 NAND셀(20)을 공통 접속한다. 한편, 소스선(27)(SL)은, [100] 방향을 따른 띠상의 형상으로 형성되고, 동일 행에 위치하는 NAND셀(20)을 공통 접속한다.
또한, 소스선 SL은, 금속 배선층(27)을 이용하여 형성하는 대신에, 선택 트랜지스터 ST2의 소스로서 기능하는 불순물 확산층(15)을 [100] 방향을 따라 형성하 고, 이것을 소스선 SL로 하여도 된다. 또한 컨택 트 플러그 CP1, CP2의 재료로서는, 예를 들면 n형 또는 p형에 도핑된 다결정 실리콘, 텅스텐, 또는 텅스텐 실리사이드, Al, TiN, Ti 등의 도전 재료가 이용된다.
층간 절연막(26) 상에는, 금속 배선층(29)을 피복하도록 하여 절연막 보호층(29)이 형성되어 있다. 절연막 보호층(29)은, 예를 들면 SiO2, SiN 또는 폴리이미드를 이용하여 형성된다. 절연막 보호층(29) 상에는, 도시하고 있지 않지만, 예를 들면, W, Al이나 Cu로 이루어지는 상부 배선이 더 형성되어 있다.
도 13은, p형 MISFET(4)의, 채널 길이 방향을 따른 단면도이다. 도시한 바와 같이, p형 실리콘 기판(22)의 표면 영역 내에는 n형 웰(30)이 형성되고, n형 웰(30)의 표면 영역 내에는, 서로 이격하도록 하여 p형의 불순물 확산층(31)이 형성되어 있다. 불순물 확산층(31)은, p형 MISFET(4)의 소스 또는 드레인으로서 기능한다. 인접하는 불순물 확산층(31) 간의 웰(30) 상에는, 게이트 절연막(32)을 개재하여 게이트 전극(도 1 및 도 5 내지 도 7에서의 게이트(7)에 상당)이 형성되어 있다. 게이트 전극은, 게이트 절연막(32) 상에 형성된 다결정 실리콘층(33)과, 다결정 실리콘층(33) 상에 형성된 실리사이드층(34)을 구비하고 있다. 이상의 불순물 확산층(31) 및 게이트 전극을 포함하여 p형 MISFET(4)가 형성되어 있다. 그리고 소스로부터 드레인을 따른 방향은, 웨이퍼(1)의 [010] 방향에 평행하다. 게이트 전극의 측벽 상에는 측벽 절연막(35)이 형성되어 있다. 그리고 상기 p형 MISFET(4)를 피복하도록 하여, 웰(30) 상에는 층간 절연막(26)이 형성되어 있다. 층간 절연막(26) 내에는, 드레인 및 소스에 각각 접속되는 컨택 트 플러그 CP3, CP4가 형성된다. 또한, 컨택 트 플러그 CP3, CP4에 각각 접속된 금속 배선층(37, 36)이 형성되어 있다. p형 MISFET(5)의 구성은, MISFET(4)에서 소스로부터 드레인을 따른 방향을 [100] 방향으로 한 것이다.
[제2 실시 양태]
다음으로, 본 발명의 제2 실시 양태에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시 양태는, 상기 제1 실시 양태에서의 선택 트랜지스터의 배치에 관한 것이다.
도 14는, 본 실시 양태에 따른 반도체 기억 장치를 구비한 반도체 웨이퍼의 평면도로서, 웨이퍼 상에서의 트랜지스터 배치의 개략을 도시하고 있다. 또한, 도면 중에서 "S", "D"로 부기한 영역은, 각각 트랜지스터의 소스 및 드레인이 형성된 영역을 나타내고 있다.
도 14에서, 반도체 웨이퍼(1)는, 그 (001)면을 주면으로 하고 있다. 그리고 웨이퍼(1)의 외주부에는 오리엔테이션 플랫(2)이 형성되어 있다. 오리엔테이션 플랫(2)은, 웨이퍼(1)에서 [100] 방향으로 평행하게 형성되어 있다. 따라서, 웨이퍼(1)의 면 내에서 오리엔테이션 플랫(2)과 직교하는 방향은 [010] 방향이다.
상기 반도체 웨이퍼(1)의 주면 위에는, NAND형 EEPROM의 메모리 셀 어레이(9) 및 p형 MISFET(4, 5)가 형성되어 있다. 이들의 구성은 제1 실시 양태에서 설명한 바와 같으므로, 그 설명은 생략한다. 본 실시 양태에서는, 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2, 및 p형 MISFET(4)는, 웨이퍼(1) 상에서 소스로부터 드레인을 따른 방향, 즉 채널 길이 방향이 [010] 방향이도록 형성된다. 다시 환언하면, 게이트 전극(6, 7), 및 선택 트랜지스터 ST1, ST2의 게이트 전극(40)의 게이트 폭 방향은 [100] 방향과 동일하게 된다. 또한 메모리 셀(3)뿐만 아니라 선택 트랜지스터 ST1, ST2도, 그 소스로부터 드레인을 따른 방향은, [010] 방향뿐만 아니라, 결정학적으로 그에 등가인 [100] 방향 등이어도 된다. 상술한 바와 같이, 「게이트폭 방향」과는 채널 길이 방향에 직교하는 방향, 즉 채널폭 방향과 동일한 방향을 나타내며, 다시 환언하면, 소스·채널·드레인이 배열하는 방향에 대하여 직교하는 방향이다.
상기 구성이면, 제1 실시 양태에서 설명한 (1) 및 (2)의 효과 외에, 하기 (3)의 효과가 얻어진다.
(3) NAND형 EEPROM의 동작 신뢰성을 향상할 수 있다(그 2).
본 실시 양태에 따른 구성이면, 메모리 셀(3)뿐만 아니라 선택 트랜지스터 ST1, ST2도, 그 소스로부터 드레인을 따른 방향이 [010] 방향 또는 [100] 방향(및 그들에 등가인 방향)이도록, 반도체 웨이퍼(1)의 (001)면 상에 형성되어 있다. 그 때문에, 선택 트랜지스터 ST1, ST2에서의 핫 캐리어의 라이프타임을 길게 할 수 있다. 그 결과, NAND형 EEPROM에서의 오동작의 발생을 억제할 수 있다. 본 효과에 대해서, 이하 상세하게 설명한다.
우선 도 15를 이용하여, 핫 캐리어에 의한 오동작의 발생 과정에 대하여 설명한다. 도 15는, NAND형 EEPROM의 메모리 셀 어레이의 일부 영역을 도시하는 단면도로서, 2개의 메모리 셀(3)과, 선택 트랜지스터 ST2를 나타내고 있다. 또한 설 명을 간단화하기 위해, 소스선 SL에 가까운 메모리 셀(3)로부터 순서대로 메모리 셀(3-4, 3-5)이라고 하기로 한다. 일례로서, 기입 시에 메모리 셀(3-4)이 선택되고, 메모리 셀(3-4)에 데이터가 기입되는 경우에 대해 설명한다.
데이터의 기입 시에는, 선택 트랜지스터 ST2의 컨트롤 게이트 전극(14)에는, 그 선택 트랜지스터 ST2의 임계치 전압 이하, 예를 들면 0V가 공급된다. 또한, 선택 메모리 셀(3-4)의 컨트롤 게이트 전극(14)에는, 선택 메모리 셀(3-4)의 임계치 전압 Vth 이상의 전압, 예를 들면 4V 이상 30V 이하의 전압이 인가된다. 일반적으로 NAND형 플래시 메모리에서는, 선택 트랜지스터 ST2의 게이트 절연막(11)에의 전자 또는 정공 주입을 방지하기 위해, 선택 트랜지스터 ST2의 게이트에 공급하는 전압보다도 높은 전압을 메모리 셀의 게이트에 공급한다.
이 때, 선택 트랜지스터 ST2와, 선택 트랜지스터 ST2에 인접하는 메모리 셀(3-4)이 공유하는 불순물 확산층(15)의 전위는, 메모리 셀의 컨트롤 게이트 전극(14)과의 용량 결합에 의해 예를 들면 4V 이상으로 승압된다. 그렇게 하면, 선택 트랜지스터 ST2의 게이트 전위는 0V이기 때문에, 선택 트랜지스터 ST2에 인접하는 메모리 셀(3-4)이 공유하는 불순물 확산층(15)에서 GIDL(Gate Induced Drain Leakage)에 의해 전자가 발생한다. 이 발생한 전자가 핫 일렉트론으로서 동작하고, 선택 트랜지스터 ST2에 인접하는 메모리 셀(3-4)의 부유 게이트 전극(12) 또는 게이트 절연막(11)에 주입된다. 부유 게이트 전극(12)에 핫 일렉트론이 주입되면, 부유 게이트 전극(12)에 전자가 축적되게 되어, 오기입의 문제가 발생한다. 또한, 게이트 절연막(11)에 핫 일렉트론이 주입되어 트랩되면, 그 메모리 셀의 임계치 전 압이 상승하여, 오동작을 야기할 우려가 있다.
이 점, 본 실시 양태에 따른 구성이면, 메모리 셀의 소스로부터 드레인을 향하는 방향을, [100] 방향 또는 [010] 방향으로 하고 있다. 따라서, 상기 제1 실시 양태에서 설명한 바와 같이, 핫 캐리어의 라이프타임은 종래에 비하여 약 1.5배로 된다. 그 때문에, 기입 시에서의 메모리 셀(3)에의 데이터의 오기입, 및 게이트 절연막(11)에의 전자의 트랩을 효과적으로 방지할 수 있어서, NAND형 EEPROM의 오기입 내성을 향상할 수 있어, NAND형 EEPROM의 동작 신뢰성을 향상할 수 있다. 본 효과 (3)도, 상기 제1 실시 양태에서의 (1)의 효과에서 설명한 바와 같이, FN 터널링에 의해 데이터의 기입을 행하는 반도체 메모리 특유의 것이라고 할 수 있다.
또한 본 실시 양태도 제1 실시 양태와 마찬가지로, 소스로부터 드레인을 향하는 방향이 [100] 방향 또는 [010] 방향으로 되도록, MISFET를 배치하기만 하면 충분하다. 따라서, 도 16의 반도체 웨이퍼(1)의 평면도에 도시한 바와 같이, 오리엔테이션 플랫(2) 대신에 노치(16)가 형성되어 있어도 된다.
또한, 오리엔테이션 플랫(2)의 위치는, 종래와 마찬가지로 [110] 방향으로 형성되어 있어도 된다. 이러한 경우의 예를 도 17에 도시한다. 도 17은 본 실시 양태의 변형예에 따른 반도체 웨이퍼(1)의 평면도이다. 도시한 바와 같이, 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2, 및 p형 MISFET(4, 5)는, 그 채널 길이 방향이 오리엔테이션 플랫(2)에 대하여 45도 기울여진 배치로 되어 있다. 본 구성에 의해서도, 메모리 셀(3) 및 선택 트랜지스터 ST1, ST2, 및 p형 MISFET(4, 5)의 채널 길이 방향은 [100] 방향 또는 [010] 방향으로 되어, 마찬가지의 효과가 얻어진다. 이것은, 도 18의 평면도에 도시한 바와 같이, 오리엔테이션 플랫(2) 대신에 노치(16)를 형성한 경우도 마찬가지이다. 또한, 도 14에 도시한 바와 같은 오리엔테이션 플랫(2) 또는 도 16에 도시한 바와 같은 노치(16)의 방향은, 종래의 일반적으로 사용되고 있는 웨이퍼를 45도 회전시킴으로써 용이하게 형성할 수 있다.
이상과 같이, 본 발명의 제1, 제2 실시 양태에 따른 반도체 기억 장치이면, 메모리 셀 및 MISFET의 소스 영역으로부터 드레인 영역을 향하는 방향을, 종래의 [110] 방향으로부터 [100] 방향 또는 [010] 방향으로 변경하고 있다. 그 결과, 핫 캐리어의 발생을 억제할 수 있으며, NAND형 EEPROM의 오동작의 문제를 해결하여, 동작 신뢰성을 높일 수 있다.
또한, 상기 실시 양태에서 설명한 메모리 셀 및 MISFET는, (001)면을 주면으로 하는 반도체 기판에 형성되는 경우를 예로 설명하였다. 그러나 메모리 셀 및 p형 MISFET는, 엄밀하게는 (001)면 상에 형성되어야만 할 필요는 없고, 오프플랫의 기판이라도, 대체로 (001)면 상에 형성된 트랜지스터에서 상기 효과를 얻을 수 있다.
또한 상기 제1, 제2 실시 양태에서는, 메모리 셀의 채널 길이 방향과 p형 MISFET의 채널 길이 방향은, 일치시키는 것이 바람직하다. 이에 의해, 양자를 접속하는 배선의 길이를 짧게 할 수 있어, 반도체 소자를 고밀도로 배치할 수 있다.
또한, 반도체 단결정 기판을 기판(22)으로서 이용하는 경우, 소자 분리 영역 STI를 형성할 때의 에칭에서는 소자 분리 영역 STI의 경계에 결정축 방향 의존성이 있다. 따라서, 메모리 셀 채널 길이 방향과 p형 MISFET의 채널 길이 방향을 일치 시킴으로써, 에칭 형상을 균일하게 할 수 있어서, 접합 내압이나 소자 분리 매립 형상을 균일하게 할 수 있어 바람직하다. 물론, 반도체 단결정으로서 Zincblend 구조 또는 Diamond 구조의 결정 격자를 갖는 기판을 이용하는 경우에는, 양자가 90도 어긋나 있어도 된다. 이 경우에는, 양자는 동일한 대칭성을 갖는 방향으로 되므로, 에칭 형상을 균일하게 할 수 있어서, 접합 내압이나 소자 분리 매립 형상을 균일하게 할 수 있어 바람직하다.
또한, 상기 실시 양태에서는 전하 축적막으로서 부유 게이트 전극(12)을 이용한 NAND형 메모리 셀에 대하여 설명했지만, 전하 축적막으로서 실리콘 질화막, 실리콘 옥시나이트라이드막, Al2O3, HfAlOx, HfSiOx의 절연막 또는 그들을 조합한 절연막을 이용하여도 물론 된다.
소자 분리 영역 STI 내의 절연막이나, 그 외의 절연막은, 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환함으로써 형성할 수 있다. 또는, 퇴적한 실리콘에 대하여 예를 들면 산소 이온을 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용하여도 된다. 또한 상기 실시 양태에서는 반도체 기판(22)으로서 p형 실리콘 기판을 이용하고 있지만, n형 실리콘 기판이나 SOI(Silicon On Insulator) 기판을 이용하여도 되고, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 다른 단결정 반도체 기판이어도 된다. 또한, 메모리 셀(3)의 컨트롤 게이트 전극 및 선택 트랜지스터 ST1, ST2의 게이트 전극으로서 기능하는 다결정 실리콘층(14)은, SiGe 혼정, SiGeC 혼정, TiSi, NiSi, CoSi, TaSi, WSi, MoSi 등의 실리사이드나 폴리사 이드, 또는 Ti, Al, Cu, TiN, W 등의 금속을 이용하는 것이 가능하고, 다결정이어도 되며, 이들의 적층 구조로 하여도 된다. 나아가서는, 게이트 전극(15)에 아몰퍼스 Si, 아몰퍼스 SiGe, 아몰퍼스 SiGeC를 이용할 수 있고, 이들의 적층 구조로 하여도 된다.
또한, 상기 제1, 제2 실시 양태에서는 NAND형 EEPROM을 예로 설명하였다. 그러나 전술한 바와 같이, NAND형 EEPROM 외에, FN 터널링에 의해 데이터의 기입을 행하는 플래시 메모리에 널리 적용할 수 있다. 도 19는 3Tr-NAND형 플래시 메모리의 메모리 셀 MC의 회로도이다. 도시하는 바와 같이 메모리 셀 MC는, 선택 트랜지스터 ST1, ST2, 및 메모리 셀 트랜지스터 MT를 구비하고 있다. 선택 트랜지스터 ST1의 드레인은 데이터 전송선 BL에 접속되고, 소스는 메모리 셀 트랜지스터 MT의 드레인에 접속된다. 메모리 셀 트랜지스터 MT의 소스는 선택 트랜지스터 ST2의 드레인에 접속되고, 선택 트랜지스터 ST2의 소스는 소스선 SL에 접속된다. 그리고, 선택 트랜지스터 ST1, ST2의 게이트는, 각각 셀렉트 게이트선 SGD, SGS에 접속되고, 메모리 셀 트랜지스터 MT의 게이트는 워드선 WL에 접속된다. 즉, NAND셀(20)에서 메모리 셀(3)을 1개로 한 구성에 등가이다. 상기 제2 실시 양태에서, NAND셀(20)을 도 19에 도시하는 메모리 셀 MC로 치환하여도 된다.
또한, 상기 실시 양태에서 도 13을 이용하여 설명한 MOS 트랜지스터(4 또는 5)의 게이트는, 메모리 셀과 마찬가지로 적층 게이트 구조를 갖고 있어도 된다. 도 20은 MOS 트랜지스터(4)의 단면도이다. 도시한 바와 같이, 도 13에서의 게이트 전극을, 게이트 절연막(32) 상에 형성된 다결정 실리콘층(50), 다결정 실리콘 층(50) 상에 게이트 간 절연막(51)을 개재하여 형성된 다결정 실리콘층(52), 및 다결정 실리콘층(52) 상에 형성된 실리사이드층(53)을 포함하는 적층 게이트로 치환하고 있다. 그리고, 다결정 실리콘층(50, 52)은 전기적으로 접속되어 있다. 본 구성이면, 게이트 절연막(32), 다결정 실리콘층(50, 52), 게이트 간 절연막(51), 및 실리사이드층(53)을, NAND형 플래시 메모리에서의 게이트 절연막(11), 다결정 실리콘층(12, 14), 게이트 간 절연막(14), 및 실리사이드층(24)과 동일한 공정으로 형성할 수 있다.
또한, 실시 양태는 상기에 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다. 예를 들면, 상기 실시 양태에서는 전하 축적막으로서 부유 게이트 전극을 이용한 NAND형 메모리 셀에 대하여 설명하였다. 그러나, 전하 축적막으로서 실리콘 질화막, 실리콘 옥시나이트라이드막, Al2O3, HfAlOx, HfSiOx의 절연막 또는 그들을 조합한 절연막을 이용하여 물론 된다. 또한, 소자 분리 절연막이나 절연막 형성법 자신은, 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 이들 이외의 방법, 예를 들면 산소 이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용하여도 된다. 또한 상기 실시 양태에서는 반도체 기판으로서 p형 Si 기판을 이용하였지만, n형 Si 기판이나 SOI 기판을 이용하여도 되고, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 다른 단결정 반도체 기판이어도 된다. 또한, 게이트 전극은, SiGe 혼정, SiGeC 혼정, TiSi, NiSi, CoSi, TaSi, WSi, MoSi 등의 실리사이드 나 폴리사이드, Ti, Al, Cu, TiN, W 등의 금속을 이용할 수 있고, 다결정이어도 되며, 이들의 적층 구조로 하여도 된다. 또한, 게이트 전극(15)에 아몰퍼스 Si, 아몰퍼스 SiGe, 아몰퍼스 SiGeC를 이용할 수 있고, 이들의 적층 구조로 하여도 된다.
또한, 상기 실시 양태에서의 MIS 트랜지스터(4, 5)는, 메모리 셀(3)에 대한 데이터의 기입 동작, 판독 동작, 및 소거 동작을 제어하는 제어 회로 내의 MOS 트랜지스터로서 사용할 수 있다. 도 21은 이와 같은 경우에 대하여 도시하고 있고, NAND형 EEPROM의 블록 구성을 도시하고 있다.
도시한 바와 같이 NAND형 EEPROM은, 상기 실시 양태에서 설명한 메모리 셀 어레이(9), 및 메모리 셀(3)에 대한 데이터의 기입 동작, 판독 동작, 및 소거 동작을 제어하는 제어 회로(60)를 구비하고 있다.
제어 회로(60)는, 로우 데이터(61), 컬럼 디코더(62), 컬럼 셀렉터(63), 기입 회로(64), 및 판독 회로(65)를 구비하고 있다.
로우 디코더(61)는, n채널 MOS 트랜지스터(70) 및 p채널 MOS 트랜지스터(71)를 구비하고 있다. 로우 디코더(61)는, 외부로부터 공급되는 로우 어드레스 신호에 기초하여, 워드선 WL0∼WL15의 선택 동작을 행한다. 보다 구체적으로는, 로우 디코더(61)는, 데이터의 판독 시에서 블록 선택선 SSL, GSL에 정전압을 인가하여 선택 트랜지스터 ST1, ST2를 온시킨다. 또한 워드선 WL0∼WL15 중 어느 하나를 선택하고, 선택 워드선에 0V를 인가하고, 비선택 워드선에 정전압을 인가한다. 이에 의해, 비선택 워드선에 접속된 메모리 셀(3)을 온시킨다. 또한 로우 디코더(61)는, 데이터의 기입 시에서 블록 선택선 SSL에 정전압을 인가하여 선택 트랜지스터 ST1을 온시킨다. 이 때, 선택 트랜지스터 ST2는 오프시킨다. 또한 워드선 WL0∼WL15 중 어느 하나를 선택하고, 선택 워드선에 예를 들면 20V를 인가한다. 이 상태에서, 비트선 BL로부터 기입 데이터가 선택 메모리 셀에 공급된다. 이에 의해, 소스와 드레인이 동일 전위로 된 선택 메모리 셀에서는, 기입 데이터에 따라서, 전자가 FN(Fowler Nordheim) 터널링에 의해 부유 게이트에 주입된다. 게다가 로우 디코더(61)는, 데이터의 소거 시에서, 모든 워드선 WL0∼WL15에 0V를 인가하고, 메모리 셀 어레이(9)가 형성되어 있는 p형 웰 영역(10)에 예를 들면 20V를 인가한다.
컬럼 디코더(62)는, n채널 MOS 트랜지스터(72) 및 p채널 MOS 트랜지스터(73)를 구비하고 있다. 컬럼 디코더(62)는, 외부로부터 공급되는 컬럼 어드레스 신호에 기초하여, 비트선 BL을 선택한다.
컬럼 셀렉터(63)는, 컬럼 디코더(62)의 선택 동작에 따라서, 비트선 BL을 기입 회로(64) 또는 판독 회로(65)에 접속한다.
기입 회로(64)는, n채널 MOS 트랜지스터(74) 및 p채널 MOS 트랜지스터(75)를 구비하고 있다. 기입 회로(64)는 데이터의 기입 동작 시에서, 비트선 BL에 기입 데이터를 전송한다. 이 기입 데이터는, 비트선 BL 및 선택 트랜지스터 ST1의 전류 경로를 통하여, 선택 메모리 셀에 공급된다.
판독 회로(65)는, n채널 MOS 트랜지스터(76) 및 p채널 MOS 트랜지스터(77)를 구비하고 있다. 판독 회로(65)는 데이터의 판독 동작 시에서, 비트선 BL에 판독된 데이터를 센스하여 증폭한다.
상기 구성에서, p채널 MOS 트랜지스터(71, 73, 75, 77) 중 적어도 어느 하나 의 구성을, 상기 실시 형태에서 설명한 MIS 트랜지스터(3, 4)의 구성으로 하여도 된다. 즉, p채널 MOS 트랜지스터(71, 73, 75, 77) 중 적어도 어느 하나는, 그 전류 경로가 반도체 웨이퍼(1)의 [010] 방향, 또는 [100] 방향을 따른 방향으로 되도록 형성된다. 물론, p채널 MOS 트랜지스터(71, 73, 75, 77)뿐만 아니라, n채널 MOS 트랜지스터(70, 72, 74, 76)의 전류 경로도, [010] 방향 또는 [100] 방향을 따라서 형성하여도 된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 동작 신뢰성을 향상할 수 있는 반도체 기억 장치를 제공 한다.

Claims (11)

  1. 반도체 기판의 (001)면 상에 게이트 절연막을 개재하여 형성되고, 데이터 유지 가능한 전하 축적층과, 소스와, 드레인을 갖는, n형의 복수의 제1 MIS 트랜지스터-상기 제1 MIS 트랜지스터에서의 상기 소스로부터 상기 드레인을 따른 방향은, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나에 평행함-와,
    전류 경로가 직렬 접속된 복수의 상기 제1 MIS 트랜지스터를 포함하는 메모리 셀 블록을 구비하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 데이터의 기입 시에서, 상기 제1 MIS 트랜지스터의 상기 소스 및 상기 드레인의 전위가 동등하게 되고, 또한 게이트에 정전압이 인가됨으로써, 상기 게이트 절연막을 통하여 상기 전하 축적층에 전자가 주입되는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 MIS 트랜지스터에의 상기 데이터의 기입은, FN 터널링에 의해 행해지는 반도체 기억 장치.
  4. 제1항에 있어서,
    전류 경로가 어느 하나의 상기 제1 MIS 트랜지스터의 상기 전류 경로에 직렬 접속된 선택 트랜지스터와,
    상기 선택 트랜지스터에 접속되고, 상기 선택 트랜지스터를 통하여 상기 제1 MIS 트랜지스터에 기입 데이터를 공급하는 데이터 전송선을 더 구비하고,
    상기 데이터의 기입 시에서, 상기 제1 MIS 트랜지스터의 게이트 전압은, 상기 선택 트랜지스터의 게이트 전압보다도 높게 되는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 반도체 기판의 상기 (001)면 상에 형성된, p형의 제2 MIS 트랜지스터를 더 구비하고,
    상기 제2 MIS 트랜지스터에서의 소스로부터 드레인을 따른 방향은, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나에 평행한 반도체 기억 장치.
  6. 반도체 기판의 (001)면 상에 형성된 n형의 제1 선택 트랜지스터와,
    상기 반도체 기판의 상기 (001)면 상에 형성된 n형의 제2 선택 트랜지스터와,
    상기 반도체 기판의 상기 (001)면 상에 형성되고, 각각의 데이터 유지 가능한 전하 축적층을 갖고, 상기 제1 선택 트랜지스터의 소스와 상기 제2 선택 트랜지스터의 드레인 사이에 전류 경로가 직렬 접속된 n형의 복수의 메모리 셀 트랜지스터를 구비하고,
    상기 메모리 셀 트랜지스터의 상기 전류 경로는, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나를 따른 방향으로 형성되는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터의 전류 경로는, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나를 따른 방향으로 형성되는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 메모리 셀 트랜지스터에 대한 데이터의 기입 동작, 판독 동작, 및 소거 동작 중 적어도 어느 하나를 제어하는 제어 회로를 더 구비하고,
    상기 제어 회로는, 상기 반도체 기판의 상기 (001)면 상에 형성된 n형의 제1 MIS 트랜지스터와, p형의 제2 MIS 트랜지스터를 포함하고,
    상기 제2 MIS 트랜지스터의 전류 경로는, 상기 반도체 기판의 [001] 방향과 [010] 방향 중 어느 하나를 따른 방향으로 형성된 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 메모리 셀 트랜지스터 각각은, 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성된 상기 전하 축적층과, 상기 전하 축적층 상에 게이트 간 절연막을 개재하여 형성된 제어 게이트를 포함하고,
    상기 메모리 셀 트랜지스터에의 데이터의 기입 시에서, 상기 메모리 셀 트랜 지스터의 소스와 드레인의 전위가 동등하게 되며, 또한 상기 제어 게이트에 정전압이 인가됨으로써, 상기 게이트 절연막을 통하여 상기 전하 축적층에 전자가 주입되는 반도체 기억 장치.
  10. 제6항에 있어서,
    상기 메모리 셀 트랜지스터에의 상기 데이터의 기입은, FN 터널링에 의해 행해지는 반도체 기억 장치.
  11. 제6항에 있어서,
    상기 제1 선택 트랜지스터의 드레인에 접속되고, 상기 제1 선택 트랜지스터의 전류 경로를 통하여 상기 메모리 셀 트랜지스터에 기입 데이터를 공급하는 비트선을 더 구비하는 반도체 기억 장치.
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