JP2000174148A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JP2000174148A JP2000174148A JP10349833A JP34983398A JP2000174148A JP 2000174148 A JP2000174148 A JP 2000174148A JP 10349833 A JP10349833 A JP 10349833A JP 34983398 A JP34983398 A JP 34983398A JP 2000174148 A JP2000174148 A JP 2000174148A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor substrate
- floating gate
- main surface
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000000758 substrate Substances 0.000 claims abstract description 124
- 238000002955 isolation Methods 0.000 claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims description 52
- 239000013078 crystal Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 35
- 229910052785 arsenic Inorganic materials 0.000 claims description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 229910003460 diamond Inorganic materials 0.000 claims description 3
- 239000010432 diamond Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 41
- 239000010410 layer Substances 0.000 description 35
- 230000007547 defect Effects 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000003776 cleavage reaction Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000007017 scission Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000001816 cooling Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 Aluminum-silicon-copper Chemical compound 0.000 description 1
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データを正確に読出すことができ、電荷保持
特性および書換耐性に優れ、かつ非選択のメモリセルト
ランジスタで書込が行なわれない不揮発性半導体記憶装
置を提供する。 【解決手段】 メモリセルトランジスタ１００ｂは、主
表面１ｂを有するシリコン基板１と、ほぼ〈１００〉方
向に沿って連続して延びるようにシリコン基板１の主表
面１ｂの上に形成された複数の帯状の分離酸化膜４ａお
よび４ｂと、ほぼ〈１００〉方向に沿って連続して延び
るようにシリコン規範１の主表面１ｂに形成された帯状
のソース領域５ｂおよびドレイン領域６ｂとを備える。
特性および書換耐性に優れ、かつ非選択のメモリセルト
ランジスタで書込が行なわれない不揮発性半導体記憶装
置を提供する。 【解決手段】 メモリセルトランジスタ１００ｂは、主
表面１ｂを有するシリコン基板１と、ほぼ〈１００〉方
向に沿って連続して延びるようにシリコン基板１の主表
面１ｂの上に形成された複数の帯状の分離酸化膜４ａお
よび４ｂと、ほぼ〈１００〉方向に沿って連続して延び
るようにシリコン規範１の主表面１ｂに形成された帯状
のソース領域５ｂおよびドレイン領域６ｂとを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory ）の構造およ
びその製造方法に関するものである。
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory ）の構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、ソース領域と、
ドレイン領域と、コントロールゲート電極とを有する。
これらは、さまざまに配置される。微細化のために、半
導体基板表面に設けた一方向に延びる不純物領域をソー
ス領域とドレイン領域としたＥＥＰＲＯＭが知られてい
る。
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、ソース領域と、
ドレイン領域と、コントロールゲート電極とを有する。
これらは、さまざまに配置される。微細化のために、半
導体基板表面に設けた一方向に延びる不純物領域をソー
ス領域とドレイン領域としたＥＥＰＲＯＭが知られてい
る。
【０００３】このようなＥＥＰＲＯＭの構造について以
下に説明する。図２９は、特開平８−１０７１５８号公
報に記載されたＥＥＰＲＯＭの断面図である。図２９を
参照して、ＥＥＰＲＯＭを構成するメモリセルトランジ
スタ５００は、Ｓｉ基板５１１と、ソース領域５１５ａ
と、ドレイン領域５１５ｂと、フローティングゲート電
極としての多結晶Ｓｉ膜５２１ａ、５２１ｂおよびシリ
サイド膜５２６ｂと、コントロールゲート電極としての
多結晶Ｓｉ膜５２３とを備える。
下に説明する。図２９は、特開平８−１０７１５８号公
報に記載されたＥＥＰＲＯＭの断面図である。図２９を
参照して、ＥＥＰＲＯＭを構成するメモリセルトランジ
スタ５００は、Ｓｉ基板５１１と、ソース領域５１５ａ
と、ドレイン領域５１５ｂと、フローティングゲート電
極としての多結晶Ｓｉ膜５２１ａ、５２１ｂおよびシリ
サイド膜５２６ｂと、コントロールゲート電極としての
多結晶Ｓｉ膜５２３とを備える。
【０００４】Ｓｉ基板５１１に形成されたソース領域５
１５ａとドレイン領域５１５ｂとは紙面の手前側から奥
側へ延びるように形成されている。コントロールゲート
電極５２３は、図２８中の右方向から左方向へ延びるよ
うに、つまり、ソース領域５１５ａおよびドレイン領域
５１５ｂの延びる方向と交差する方向に延びている。
１５ａとドレイン領域５１５ｂとは紙面の手前側から奥
側へ延びるように形成されている。コントロールゲート
電極５２３は、図２８中の右方向から左方向へ延びるよ
うに、つまり、ソース領域５１５ａおよびドレイン領域
５１５ｂの延びる方向と交差する方向に延びている。
【０００５】Ｓｉ基板５１１に素子分離領域のパターン
のＳｉＯ2 膜５１４が形成されている。Ｓｉ基板５１１
の表面にゲート酸化膜としてのＳｉＯ2 膜５１７が形成
されている。ＳｉＯ2 膜５１７上にフローティングゲー
ト電極を構成する多結晶Ｓｉ膜５２１ａが形成されてい
る。多結晶Ｓｉ膜５２１ａ上にシリサイド膜５２６ｂが
形成されている。
のＳｉＯ2 膜５１４が形成されている。Ｓｉ基板５１１
の表面にゲート酸化膜としてのＳｉＯ2 膜５１７が形成
されている。ＳｉＯ2 膜５１７上にフローティングゲー
ト電極を構成する多結晶Ｓｉ膜５２１ａが形成されてい
る。多結晶Ｓｉ膜５２１ａ上にシリサイド膜５２６ｂが
形成されている。
【０００６】ソース領域５１５ａとドレイン領域５１５
ｂの表面には、シリサイド膜５２６ａが形成されてい
る。
ｂの表面には、シリサイド膜５２６ａが形成されてい
る。
【０００７】多結晶Ｓｉ膜５２１ａの側壁にＳｉＯ2 膜
５２５が形成されている。Ｓｉ基板５１１上に層間絶縁
膜５２７が形成されている。層間絶縁膜５２７上にフロ
ーティングゲート電極を構成する多結晶Ｓｉ膜５２１ｂ
が形成されている。多結晶Ｓｉ膜５２１ｂ上に酸化膜と
窒化膜と酸化膜とを積層したＯＮＯ膜５２２が形成され
ている。ＯＮＯ膜５２２上にはコントロールゲート電極
としての多結晶Ｓｉ膜５２３が形成されている。
５２５が形成されている。Ｓｉ基板５１１上に層間絶縁
膜５２７が形成されている。層間絶縁膜５２７上にフロ
ーティングゲート電極を構成する多結晶Ｓｉ膜５２１ｂ
が形成されている。多結晶Ｓｉ膜５２１ｂ上に酸化膜と
窒化膜と酸化膜とを積層したＯＮＯ膜５２２が形成され
ている。ＯＮＯ膜５２２上にはコントロールゲート電極
としての多結晶Ｓｉ膜５２３が形成されている。
【０００８】このようなＥＥＰＲＯＭにおいては、ソー
ス領域５１５ａとドレイン領域５１５ｂは、Ｓｉ基板５
１１の表面において一方向に延びる不純物領域により構
成されるため、ソース領域やドレイン領域を島状に形成
し、これらを配線層でつなぐＥＥＰＲＯＭに比べて配線
層の数を少なくすることができる。そのため、微細化に
適していると言える。また、ＩＥＤＭ８６ｐｐ．５９２
〜５９５には、一方向に延びる不純物領域をソース領域
とドレイン領域としたＥＰＲＯＭ（Electrically Progr
ammable Read Only Memory）が記載されている。
ス領域５１５ａとドレイン領域５１５ｂは、Ｓｉ基板５
１１の表面において一方向に延びる不純物領域により構
成されるため、ソース領域やドレイン領域を島状に形成
し、これらを配線層でつなぐＥＥＰＲＯＭに比べて配線
層の数を少なくすることができる。そのため、微細化に
適していると言える。また、ＩＥＤＭ８６ｐｐ．５９２
〜５９５には、一方向に延びる不純物領域をソース領域
とドレイン領域としたＥＰＲＯＭ（Electrically Progr
ammable Read Only Memory）が記載されている。
【０００９】図２９で示すようなＥＥＰＲＯＭでは、多
結晶Ｓｉ膜５２１ａ、５２１ｂおよびシリサイド膜５２
６ｂにより構成されるフローティングゲート電極に電子
が蓄積されているか、または、フローティングゲート電
極に電子が蓄積されていないかにより、情報（データ）
の有無が判定される。
結晶Ｓｉ膜５２１ａ、５２１ｂおよびシリサイド膜５２
６ｂにより構成されるフローティングゲート電極に電子
が蓄積されているか、または、フローティングゲート電
極に電子が蓄積されていないかにより、情報（データ）
の有無が判定される。
【００１０】フローティングゲート電極に電子が注入さ
れている状態では、メモリセルトランジスタ５００のし
きい値電圧は高い値Ｖｔｈｐとなる。この状態をプログ
ラム状態と呼ぶ。この場合、メモリセルトランジスタ５
００にはデータ“０”が記憶される。
れている状態では、メモリセルトランジスタ５００のし
きい値電圧は高い値Ｖｔｈｐとなる。この状態をプログ
ラム状態と呼ぶ。この場合、メモリセルトランジスタ５
００にはデータ“０”が記憶される。
【００１１】フローティングゲート電極に蓄積された電
子はそのままでは半永久的に消失しないため、記憶され
たデータも半永久的に保持される。
子はそのままでは半永久的に消失しないため、記憶され
たデータも半永久的に保持される。
【００１２】フローティングゲート電極に電子が蓄積さ
れていない状態では、メモリセルトランジスタ５００の
しきい値電圧は低い値Ｖｔｈｅとなる。この状態を消去
状態と呼ぶ。この場合、メモリセルトランジスタ５００
には、データ“１”が記憶される。
れていない状態では、メモリセルトランジスタ５００の
しきい値電圧は低い値Ｖｔｈｅとなる。この状態を消去
状態と呼ぶ。この場合、メモリセルトランジスタ５００
には、データ“１”が記憶される。
【００１３】このような２つの状態を検出することによ
り、メモリセルトランジスタ５００に記憶されているデ
ータを読取ることができる。
り、メモリセルトランジスタ５００に記憶されているデ
ータを読取ることができる。
【００１４】次に、図２９で示すメモリセルトランジス
タ５００の動作について説明する。まず、プログラム時
には、コントロールゲート電極５２３に正の高電圧Ｖｐ
ｐ（通常２０Ｖ程度）を印加する。Ｓｉ基板５１１と、
ソース領域５１５ａとドレイン領域５１５ｂとを接地電
位とする。これにより、ソース領域５１５ａとドレイン
領域５１５ｂの間に形成されるチャネル領域に電子が集
まる。この電子がトンネル現象によりフローティングゲ
ート電極に注入される。その結果、メモリセルトランジ
スタ５００のしきい値電圧が上昇してしきい値電圧はＶ
ｔｈｐとなる。
タ５００の動作について説明する。まず、プログラム時
には、コントロールゲート電極５２３に正の高電圧Ｖｐ
ｐ（通常２０Ｖ程度）を印加する。Ｓｉ基板５１１と、
ソース領域５１５ａとドレイン領域５１５ｂとを接地電
位とする。これにより、ソース領域５１５ａとドレイン
領域５１５ｂの間に形成されるチャネル領域に電子が集
まる。この電子がトンネル現象によりフローティングゲ
ート電極に注入される。その結果、メモリセルトランジ
スタ５００のしきい値電圧が上昇してしきい値電圧はＶ
ｔｈｐとなる。
【００１５】なお、プログラム時に選択されないメモリ
セルトランジスタのうち、メモリセルトランジスタ５０
０とコントロールゲート電極５２３を共用するものにつ
いては、コントロールゲート電極５２３に２０Ｖ程度の
高電圧が印加され、ドレイン領域に７ボルト程度の電圧
が印加され、ソース領域はフローティング、基板は接地
電位とされる。
セルトランジスタのうち、メモリセルトランジスタ５０
０とコントロールゲート電極５２３を共用するものにつ
いては、コントロールゲート電極５２３に２０Ｖ程度の
高電圧が印加され、ドレイン領域に７ボルト程度の電圧
が印加され、ソース領域はフローティング、基板は接地
電位とされる。
【００１６】消去時には、コントロールゲート電極５２
３に負の高電圧Ｖｐｐ（通常−２０Ｖ程度）を印加し、
ソース領域５１５ａとドレイン領域５１５ｂとＳｉ基板
５１２が接地電位とされる。これにより、フローティン
グゲート電極に蓄積された電子はトンネル現象によりＳ
ｉ基板５１１へ放出される。その結果、メモリセルトラ
ンジスタ５００のしきい値電圧が降下し、しきい値電圧
がＶｔｈｅとなる。
３に負の高電圧Ｖｐｐ（通常−２０Ｖ程度）を印加し、
ソース領域５１５ａとドレイン領域５１５ｂとＳｉ基板
５１２が接地電位とされる。これにより、フローティン
グゲート電極に蓄積された電子はトンネル現象によりＳ
ｉ基板５１１へ放出される。その結果、メモリセルトラ
ンジスタ５００のしきい値電圧が降下し、しきい値電圧
がＶｔｈｅとなる。
【００１７】選択したメモリセルトランジスタ５００の
読出動作の際には、Ｖｔｈｅ＜３．３Ｖ＜Ｖｔｈｐとす
ると、コントロールゲート電極５２３とドレイン領域５
１５ｂに３．３Ｖを印加する。ソース領域５１５ａとＳ
ｉ基板５１１と接地電位とする。
読出動作の際には、Ｖｔｈｅ＜３．３Ｖ＜Ｖｔｈｐとす
ると、コントロールゲート電極５２３とドレイン領域５
１５ｂに３．３Ｖを印加する。ソース領域５１５ａとＳ
ｉ基板５１１と接地電位とする。
【００１８】プログラム状態のしきい値電圧Ｖｔｈｐは
３．３Ｖより大きいので、プログラム状態では、ソース
領域５１５ａとドレイン領域５１５ｂとの間には電流が
流れない。消去状態のしきい値電圧Ｖｔｈｅは３．３Ｖ
より小さいので、消去状態では、ソース領域５１５ａと
ドレイン領域５１５ｂとの間に電流が流れる。
３．３Ｖより大きいので、プログラム状態では、ソース
領域５１５ａとドレイン領域５１５ｂとの間には電流が
流れない。消去状態のしきい値電圧Ｖｔｈｅは３．３Ｖ
より小さいので、消去状態では、ソース領域５１５ａと
ドレイン領域５１５ｂとの間に電流が流れる。
【００１９】読出の際に、選択されていないメモリセル
トランジスタでは、コントロールゲート電極を接地電位
とし、ドレイン領域に３．３Ｖを印加し、ソース領域と
Ｓｉ基板と接地電位とする。このとき、しきい値電圧Ｖ
ｔｈｐやＶｔｈｅは通常０Ｖより大きいため、コントロ
ールゲート電極に印加される電圧が０Ｖであればメモリ
セルトランジスタのソース領域とドレイン領域の間に電
流が流れない。
トランジスタでは、コントロールゲート電極を接地電位
とし、ドレイン領域に３．３Ｖを印加し、ソース領域と
Ｓｉ基板と接地電位とする。このとき、しきい値電圧Ｖ
ｔｈｐやＶｔｈｅは通常０Ｖより大きいため、コントロ
ールゲート電極に印加される電圧が０Ｖであればメモリ
セルトランジスタのソース領域とドレイン領域の間に電
流が流れない。
【００２０】
【発明が解決しようとする課題】上述のようなメモリセ
ルトランジスタでは、Ｓｉ基板５１１にＳｉＯ2 膜５１
４を形成する際の加熱工程時に、ＳｉＯ2 膜５１４は長
辺方向に伸びようとする。また、その後、ＳｉＯ2 膜５
１４は、冷却されて長辺方向に縮もうとする。
ルトランジスタでは、Ｓｉ基板５１１にＳｉＯ2 膜５１
４を形成する際の加熱工程時に、ＳｉＯ2 膜５１４は長
辺方向に伸びようとする。また、その後、ＳｉＯ2 膜５
１４は、冷却されて長辺方向に縮もうとする。
【００２１】ソース領域５１５ａ、ドレイン領域５１５
ｂを形成する際の熱拡散工程時に、ソース領域５１５
ａ、ドレイン領域５１５ｂは長辺方向に伸びようとす
る。また、その後、ソース領域５１５ａおよびドレイン
領域５１５ｂは長辺方向に縮もうとする。これらがＳｉ
基板５１１へ引っ張りまたは圧縮応力を与える。そのた
め、ソース領域５１５ａとドレイン領域５１５ｂとの間
のチャネル領域に結晶欠陥が発生する。特に、〈１１
０〉方向に応力が残留すると結晶欠陥が発生しやすい。
ソース領域５１５ａまたはドレイン領域５１５ｂに注入
されているヒ素が結晶欠陥に捕獲されるため、ソース領
域５１５ａとドレイン領域５１５ｂとの間の距離（チャ
ネル長）が短くなる。このようなメモリセルトランジス
タを選択した場合に、ドレイン領域５１５ｂに３．３Ｖ
の電圧を印加すると、メモリセルトランジスタのしきい
値電圧にかかわらず、ソース領域５１５ａとドレイン領
域５１５ｂとの間でパンチスルーにより常時電流が流れ
る。そのため、メモリセルトランジスタがプログラムさ
れた状態であっても、ソース領域５１５ａとドレイン領
域５１５ｂとの間に電流が流れ、情報が誤って検出され
る。
ｂを形成する際の熱拡散工程時に、ソース領域５１５
ａ、ドレイン領域５１５ｂは長辺方向に伸びようとす
る。また、その後、ソース領域５１５ａおよびドレイン
領域５１５ｂは長辺方向に縮もうとする。これらがＳｉ
基板５１１へ引っ張りまたは圧縮応力を与える。そのた
め、ソース領域５１５ａとドレイン領域５１５ｂとの間
のチャネル領域に結晶欠陥が発生する。特に、〈１１
０〉方向に応力が残留すると結晶欠陥が発生しやすい。
ソース領域５１５ａまたはドレイン領域５１５ｂに注入
されているヒ素が結晶欠陥に捕獲されるため、ソース領
域５１５ａとドレイン領域５１５ｂとの間の距離（チャ
ネル長）が短くなる。このようなメモリセルトランジス
タを選択した場合に、ドレイン領域５１５ｂに３．３Ｖ
の電圧を印加すると、メモリセルトランジスタのしきい
値電圧にかかわらず、ソース領域５１５ａとドレイン領
域５１５ｂとの間でパンチスルーにより常時電流が流れ
る。そのため、メモリセルトランジスタがプログラムさ
れた状態であっても、ソース領域５１５ａとドレイン領
域５１５ｂとの間に電流が流れ、情報が誤って検出され
る。
【００２２】また、チャネル領域に結晶欠陥があると、
チャネル領域上に形成されるゲート酸化膜としてのＳｉ
Ｏ2 膜５１７にも結晶欠陥が発生することが多い。Ｓｉ
Ｏ2膜５１７に結晶欠陥が存在すると、ＳｉＯ2 膜５１
７を介して電子をフローティングゲート電極からＳｉ基
板５１１へ放出する際、または、Ｓｉ基板５１１からフ
ローティングゲート電極へＳｉＯ2 膜５１７を介して電
子を注入する際に、ＳｉＯ2 膜５１７の絶縁破壊が起こ
る。その結果、書換寿命が短くなるという問題がある。
また、フローティングゲート電極に蓄積された電子がＳ
ｉＯ2 膜５１７を介してＳｉ基板５１１へ漏れ、電荷を
保持できないという問題がある。
チャネル領域上に形成されるゲート酸化膜としてのＳｉ
Ｏ2 膜５１７にも結晶欠陥が発生することが多い。Ｓｉ
Ｏ2膜５１７に結晶欠陥が存在すると、ＳｉＯ2 膜５１
７を介して電子をフローティングゲート電極からＳｉ基
板５１１へ放出する際、または、Ｓｉ基板５１１からフ
ローティングゲート電極へＳｉＯ2 膜５１７を介して電
子を注入する際に、ＳｉＯ2 膜５１７の絶縁破壊が起こ
る。その結果、書換寿命が短くなるという問題がある。
また、フローティングゲート電極に蓄積された電子がＳ
ｉＯ2 膜５１７を介してＳｉ基板５１１へ漏れ、電荷を
保持できないという問題がある。
【００２３】さらに、プログラム時に選択されないメモ
リセルトランジスタであって、選択されるメモリセルト
ランジスタとコントロールゲート電極５２３を共用する
ものについては、コントロールゲート電極５２３に２０
Ｖ程度の高電圧が印加され、ドレイン領域に７Ｖ程度の
電圧が印加され、ソース領域はフローティングとされ、
Ｓｉ基板５１１は接地電位とされる。
リセルトランジスタであって、選択されるメモリセルト
ランジスタとコントロールゲート電極５２３を共用する
ものについては、コントロールゲート電極５２３に２０
Ｖ程度の高電圧が印加され、ドレイン領域に７Ｖ程度の
電圧が印加され、ソース領域はフローティングとされ、
Ｓｉ基板５１１は接地電位とされる。
【００２４】このとき、Ｓｉ基板５１１はｐ型であり、
ドレイン領域５１１ｂはｎ型であるため、Ｓｉ基板５１
１とドレイン領域５１５ｂの界面のｐ−ｎ接合は、逆方
向にバイアスされることになる。そのため、この界面か
らＳｉ基板５１１へ向けて空乏層が広がる。
ドレイン領域５１１ｂはｎ型であるため、Ｓｉ基板５１
１とドレイン領域５１５ｂの界面のｐ−ｎ接合は、逆方
向にバイアスされることになる。そのため、この界面か
らＳｉ基板５１１へ向けて空乏層が広がる。
【００２５】チャネル領域に結晶欠陥があると、この結
晶欠陥のところにまで空乏層が延びれば、結晶欠陥から
電子正孔対が発生する。発生した電子は、２０Ｖ程度の
高電圧が印加されたコントロールゲート電極５２３の方
向へ向かって加速する。加速された電子がＳｉＯ2 膜５
１７を突き抜けてフローティングゲート電極に注入され
る。この現象は、選択していないメモリセルトランジス
タに書込が行なわれる動作であり、いわゆる「ドレイン
ディスターブ」と呼ばれる現象である。
晶欠陥のところにまで空乏層が延びれば、結晶欠陥から
電子正孔対が発生する。発生した電子は、２０Ｖ程度の
高電圧が印加されたコントロールゲート電極５２３の方
向へ向かって加速する。加速された電子がＳｉＯ2 膜５
１７を突き抜けてフローティングゲート電極に注入され
る。この現象は、選択していないメモリセルトランジス
タに書込が行なわれる動作であり、いわゆる「ドレイン
ディスターブ」と呼ばれる現象である。
【００２６】このような現象が起きると、非選択のメモ
リセルトランジスタにプログラムされることになるた
め、情報の正確な書込ができないという問題がある。
リセルトランジスタにプログラムされることになるた
め、情報の正確な書込ができないという問題がある。
【００２７】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、情報を正確に読
出すことができ、書換寿命や電荷保持特性に優れ、いわ
ゆるドレインディスターブ現象が起こらないような不揮
発性半導体記憶装置とその製造方法を提供することであ
る。
を解決するためになされたものであり、情報を正確に読
出すことができ、書換寿命や電荷保持特性に優れ、いわ
ゆるドレインディスターブ現象が起こらないような不揮
発性半導体記憶装置とその製造方法を提供することであ
る。
【００２８】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、半導体基板と、複数の帯状分離絶
縁膜と、複数の帯状不純物領域と、フローティングゲー
ト電極と、コントロールゲート電極とを備える。
性半導体記憶装置は、半導体基板と、複数の帯状分離絶
縁膜と、複数の帯状不純物領域と、フローティングゲー
ト電極と、コントロールゲート電極とを備える。
【００２９】半導体基板は主表面を有する。複数の帯状
分離絶縁膜は、ほぼ〈１００〉方向に沿って連続して延
びるように半導体基板の主表面の上に形成されている。
複数の帯状不純物領域は複数の分離絶縁膜の間に設けら
れており、ほぼ〈１００〉方向に沿って連続して延びる
ように半導体基板の主表面に形成されている。フローテ
ィングゲート電極は不純物領域の間に設けられており、
半導体基板の主表面の上に第１の誘電体膜を介在させて
形成されている。コントロールゲート電極は、フローテ
ィングゲート電極の上に第２の誘電体膜を介在させて形
成されている。
分離絶縁膜は、ほぼ〈１００〉方向に沿って連続して延
びるように半導体基板の主表面の上に形成されている。
複数の帯状不純物領域は複数の分離絶縁膜の間に設けら
れており、ほぼ〈１００〉方向に沿って連続して延びる
ように半導体基板の主表面に形成されている。フローテ
ィングゲート電極は不純物領域の間に設けられており、
半導体基板の主表面の上に第１の誘電体膜を介在させて
形成されている。コントロールゲート電極は、フローテ
ィングゲート電極の上に第２の誘電体膜を介在させて形
成されている。
【００３０】ここで、〈１００〉方向とは、［１００］
方向と等価な方向を示し、具体的には、［−１００］、
［０１０］、［０−１０］、［００１］および［００−
１］方向を含む。なお、ミラー指数の負の値を、たとえ
ば「−１」で示している。
方向と等価な方向を示し、具体的には、［−１００］、
［０１０］、［０−１０］、［００１］および［００−
１］方向を含む。なお、ミラー指数の負の値を、たとえ
ば「−１」で示している。
【００３１】このように構成された不揮発性半導体記憶
装置においては、不純物領域と分離絶縁膜とは、ともに
〈１００〉方向に沿って延びている。したがって、不純
物領域と分離絶縁膜は、形成される際の加熱・冷却によ
り〈１００〉方向に沿って膨張または収縮しようとす
る。そのため、半導体基板には、〈１００〉方向に沿っ
て応力が残留する。半導体基板では、〈１００〉方向
は、他の方向、たとえばへき開方向である〈１１０〉方
向に比べて、応力が残留しても半導体基板に転位などの
結晶欠陥が発生しにくい方向である。したがって、隣り
合う不純物領域間に形成されるチャネル領域で結晶欠陥
が発生しにくい。そのため、チャネル領域においてパン
チスルーによるリーク電流が発生しない。その結果、不
揮発性半導体記憶装置の読出時に情報を正確に読出すこ
とが可能となる。
装置においては、不純物領域と分離絶縁膜とは、ともに
〈１００〉方向に沿って延びている。したがって、不純
物領域と分離絶縁膜は、形成される際の加熱・冷却によ
り〈１００〉方向に沿って膨張または収縮しようとす
る。そのため、半導体基板には、〈１００〉方向に沿っ
て応力が残留する。半導体基板では、〈１００〉方向
は、他の方向、たとえばへき開方向である〈１１０〉方
向に比べて、応力が残留しても半導体基板に転位などの
結晶欠陥が発生しにくい方向である。したがって、隣り
合う不純物領域間に形成されるチャネル領域で結晶欠陥
が発生しにくい。そのため、チャネル領域においてパン
チスルーによるリーク電流が発生しない。その結果、不
揮発性半導体記憶装置の読出時に情報を正確に読出すこ
とが可能となる。
【００３２】また、チャネル領域で結晶欠陥が発生しな
いために、チャネル領域上に形成される第１の誘電体膜
にも結晶欠陥が発生しない。そのため、第１の絶縁膜を
介して半導体基板からフローティングゲート電極へ第１
の絶縁膜を介して電子注入しても、また、フローティン
グゲート電極から半導体基板へ第１の絶縁膜を介して電
子を引出しても、第１の誘電体膜の絶縁破壊が起こるの
を防ぐことができる。その結果、書換寿命が向上し、さ
らに、フローティングゲート電極の電荷保持特性も向上
する。
いために、チャネル領域上に形成される第１の誘電体膜
にも結晶欠陥が発生しない。そのため、第１の絶縁膜を
介して半導体基板からフローティングゲート電極へ第１
の絶縁膜を介して電子注入しても、また、フローティン
グゲート電極から半導体基板へ第１の絶縁膜を介して電
子を引出しても、第１の誘電体膜の絶縁破壊が起こるの
を防ぐことができる。その結果、書換寿命が向上し、さ
らに、フローティングゲート電極の電荷保持特性も向上
する。
【００３３】また、プログラム時に選択されていないメ
モリセルトランジスタにおいてコントロールゲート電極
には高電圧、不純物領域（ドレイン領域）には、低電圧
が印加され、半導体基板が接地電位とされる。この状態
で、不純物領域と半導体基板との界面で空乏層が生じ、
この空乏層がチャネル領域に延びても、チャネル領域に
は結晶欠陥が発生しないためにチャネル領域で電子正孔
対が発生することがない。そのため、コントロールゲー
ト電極に高電圧が印加されても、電子が第１の誘電体膜
を突き抜けてフローティングゲート電極に注入されるこ
とはない。その結果、選択されていないメモリセルトラ
ンジスタがプログラムされるのを防ぐことができ、いわ
ゆるドレインディスターブ現象を防ぐことができる。な
お、上述の特開平８−１０７１５８号公報や、ＩＥＤＭ
８６ｐｐ．５９２〜５９５に記載された不揮発性半導体
記憶装置では、分離酸化膜や不純物領域が〈１００〉方
向に沿って形成されることを明らかに開示も示唆もして
いないので、上述の効果を奏することができない。
モリセルトランジスタにおいてコントロールゲート電極
には高電圧、不純物領域（ドレイン領域）には、低電圧
が印加され、半導体基板が接地電位とされる。この状態
で、不純物領域と半導体基板との界面で空乏層が生じ、
この空乏層がチャネル領域に延びても、チャネル領域に
は結晶欠陥が発生しないためにチャネル領域で電子正孔
対が発生することがない。そのため、コントロールゲー
ト電極に高電圧が印加されても、電子が第１の誘電体膜
を突き抜けてフローティングゲート電極に注入されるこ
とはない。その結果、選択されていないメモリセルトラ
ンジスタがプログラムされるのを防ぐことができ、いわ
ゆるドレインディスターブ現象を防ぐことができる。な
お、上述の特開平８−１０７１５８号公報や、ＩＥＤＭ
８６ｐｐ．５９２〜５９５に記載された不揮発性半導体
記憶装置では、分離酸化膜や不純物領域が〈１００〉方
向に沿って形成されることを明らかに開示も示唆もして
いないので、上述の効果を奏することができない。
【００３４】また、不純物領域は、ホウ素またはヒ素を
含むことは好ましい。不純物領域がホウ素を含む場合、
ホウ素を含む不純物領域は、半導体基板よりも格子定数
が小さいため、半導体基板に対して圧縮応力を加えよう
とする。また、不純物領域を挟むように形成される帯状
の分離絶縁膜は、半導体基板に引っ張り応力を加える。
そのため、不純物領域から与えられる。圧縮応力と、分
離絶縁膜から与えられる引っ張り応力が互いに打消合
う。その結果、半導体基板に応力がかかりにくくなり、
結晶欠陥の発生を防止することができる。
含むことは好ましい。不純物領域がホウ素を含む場合、
ホウ素を含む不純物領域は、半導体基板よりも格子定数
が小さいため、半導体基板に対して圧縮応力を加えよう
とする。また、不純物領域を挟むように形成される帯状
の分離絶縁膜は、半導体基板に引っ張り応力を加える。
そのため、不純物領域から与えられる。圧縮応力と、分
離絶縁膜から与えられる引っ張り応力が互いに打消合
う。その結果、半導体基板に応力がかかりにくくなり、
結晶欠陥の発生を防止することができる。
【００３５】また、不純物領域がヒ素を含む場合に、ヒ
素を含む不純物領域は、半導体基板と格子定数がほぼ等
しいため、半導体基板に歪みを与えることがない。その
ため、結晶欠陥の発生を防止できる。
素を含む不純物領域は、半導体基板と格子定数がほぼ等
しいため、半導体基板に歪みを与えることがない。その
ため、結晶欠陥の発生を防止できる。
【００３６】また、半導体基板の主表面には、ほぼ〈１
００〉方向に沿って連続して延びるように複数の溝が形
成されており、溝の各々に分離絶縁膜の各々が埋込まれ
ていることが好ましい。このように、半導体基板の主表
面に溝を形成して、その中に分離絶縁膜を埋込むことに
より、不揮発性半導体記憶装置をさらに微細化にするこ
とができる。
００〉方向に沿って連続して延びるように複数の溝が形
成されており、溝の各々に分離絶縁膜の各々が埋込まれ
ていることが好ましい。このように、半導体基板の主表
面に溝を形成して、その中に分離絶縁膜を埋込むことに
より、不揮発性半導体記憶装置をさらに微細化にするこ
とができる。
【００３７】また、半導体基板は、ダイヤモンド型構造
を有する元素の単結晶からなることが好ましい。
を有する元素の単結晶からなることが好ましい。
【００３８】さらに、半導体基板は、シリコンを含むこ
とが好ましい。フローティングゲート電極は、ほぼ〈１
００〉方向に沿って互いに間隔をあけて形成された複数
個のフローティングゲート電極であることが好ましい。
とが好ましい。フローティングゲート電極は、ほぼ〈１
００〉方向に沿って互いに間隔をあけて形成された複数
個のフローティングゲート電極であることが好ましい。
【００３９】また、分離絶縁膜と不純物領域とは互いに
平行に延びていることが好ましい。また、コントロール
ゲート電極はある方向に沿って連続して延びるように形
成された複数のコントロールゲート電極であり、分離絶
縁膜と不純物領域とが延びる方向と、コントロールゲー
ト電極が延びる方向とは、ほぼ直交することが好まし
い。この場合、少ないスペースに数多くのメモリセルト
ランジスタを形成することができ、不揮発性半導体記憶
装置の微細化を図ることができる。
平行に延びていることが好ましい。また、コントロール
ゲート電極はある方向に沿って連続して延びるように形
成された複数のコントロールゲート電極であり、分離絶
縁膜と不純物領域とが延びる方向と、コントロールゲー
ト電極が延びる方向とは、ほぼ直交することが好まし
い。この場合、少ないスペースに数多くのメモリセルト
ランジスタを形成することができ、不揮発性半導体記憶
装置の微細化を図ることができる。
【００４０】また、この発明の別の局面に従った不揮発
性半導体記憶装置は、半導体基板と、複数の帯状分離絶
縁膜と、複数の帯状不純物領域と、フローティングゲー
ト電極と、コントロールゲート電極とを備える。
性半導体記憶装置は、半導体基板と、複数の帯状分離絶
縁膜と、複数の帯状不純物領域と、フローティングゲー
ト電極と、コントロールゲート電極とを備える。
【００４１】半導体基板は主表面を有する。複数の帯状
分離絶縁膜は、ほぼ〈１００〉方向に沿って連続して延
びるように半導体基板の主表面の上に形成されている。
複数の帯状不純物領域は、複数の分離絶縁膜の間に設け
られており、複数の分離絶縁膜が延びる方向と平行に延
びるように半導体基板の主表面に形成されている。フロ
ーティングゲート電極は、複数の不純物領域の間に設け
られており、半導体基板の主表面の上に第１の誘電体膜
を介在させて形成されている。コントロールゲート電極
は、フローティングゲート電極の上に第２の誘電体膜を
介在させて形成されている。
分離絶縁膜は、ほぼ〈１００〉方向に沿って連続して延
びるように半導体基板の主表面の上に形成されている。
複数の帯状不純物領域は、複数の分離絶縁膜の間に設け
られており、複数の分離絶縁膜が延びる方向と平行に延
びるように半導体基板の主表面に形成されている。フロ
ーティングゲート電極は、複数の不純物領域の間に設け
られており、半導体基板の主表面の上に第１の誘電体膜
を介在させて形成されている。コントロールゲート電極
は、フローティングゲート電極の上に第２の誘電体膜を
介在させて形成されている。
【００４２】フローティングゲート電極は、ほぼ〈１０
０〉方向に沿って互いに間隔をあけて形成された複数の
フローティングゲート電極である。コントロールゲート
電極は、ある方向に沿って連続して延びるように形成さ
れた複数のコントロールゲート電極である。分離絶縁膜
と不純物領域とが延びる方向と、コントロールゲート電
極が延びる方向とは、ほぼ直交する。
０〉方向に沿って互いに間隔をあけて形成された複数の
フローティングゲート電極である。コントロールゲート
電極は、ある方向に沿って連続して延びるように形成さ
れた複数のコントロールゲート電極である。分離絶縁膜
と不純物領域とが延びる方向と、コントロールゲート電
極が延びる方向とは、ほぼ直交する。
【００４３】このように構成された不揮発性半導体記憶
装置においては、不純物領域と分離絶縁膜とはともに、
ほぼ〈１００〉方向に沿って延びている。そのため、不
純物領域や分離絶縁膜は、形成される際の加熱・冷却に
より〈１００〉方向に沿って膨張または収縮しようとす
る。そのため、半導体基板には、〈１００〉方向に沿っ
た応力が残留する。半導体基板において、〈１００〉方
向は、他の方向、たとえばへき開方向である〈１１０〉
方向に比べて、応力が与えられても転位等の結晶欠陥が
発生しにくい方向である。そのため、隣り合う不純物領
域間に形成されるチャネル領域で結晶欠陥の発生を抑制
できる。したがって、チャネル領域でのパンチスルーに
よるリーク電流が発生しにくくなり、情報を正確に読出
すことが可能となる。
装置においては、不純物領域と分離絶縁膜とはともに、
ほぼ〈１００〉方向に沿って延びている。そのため、不
純物領域や分離絶縁膜は、形成される際の加熱・冷却に
より〈１００〉方向に沿って膨張または収縮しようとす
る。そのため、半導体基板には、〈１００〉方向に沿っ
た応力が残留する。半導体基板において、〈１００〉方
向は、他の方向、たとえばへき開方向である〈１１０〉
方向に比べて、応力が与えられても転位等の結晶欠陥が
発生しにくい方向である。そのため、隣り合う不純物領
域間に形成されるチャネル領域で結晶欠陥の発生を抑制
できる。したがって、チャネル領域でのパンチスルーに
よるリーク電流が発生しにくくなり、情報を正確に読出
すことが可能となる。
【００４４】また、チャネル領域で結晶欠陥が発生しな
いために、チャネル領域の上に形成される第１の誘電体
膜にも結晶欠陥が発生しない。そのため、半導体基板か
らフローティングゲート電極へ第１の絶縁膜を介して電
子を注入しても、また、フローティングゲート電極から
半導体基板へ第１の誘電体膜を介して電子を引出して
も、第１の誘電体膜の絶縁破壊が起こるのを防止するこ
とができる。その結果、不揮発性半導体記憶装置の書換
寿命が向上し、さらに、電荷保持特性も向上する。
いために、チャネル領域の上に形成される第１の誘電体
膜にも結晶欠陥が発生しない。そのため、半導体基板か
らフローティングゲート電極へ第１の絶縁膜を介して電
子を注入しても、また、フローティングゲート電極から
半導体基板へ第１の誘電体膜を介して電子を引出して
も、第１の誘電体膜の絶縁破壊が起こるのを防止するこ
とができる。その結果、不揮発性半導体記憶装置の書換
寿命が向上し、さらに、電荷保持特性も向上する。
【００４５】さらに、プログラム時に非選択のメモリセ
ルトランジスタにおいて、コントロールゲート電極に高
電圧が印加され、不純物領域（ドレイン領域）に低電圧
が印加され、基板が接地電位とされる。この状態で不純
物領域と半導体基板との界面で空乏層が生じ、この空乏
層がチャネル領域に延びても、チャネル領域には、結晶
欠陥が存在しないため、チャネル領域で電子正孔対が生
じることがない。そのため、コントロールゲート電極に
高電圧が印加されていても電子が第１の誘電体膜を突き
抜けてフローティングゲート電極へ注入されることがな
い。その結果、プログラム時に、いわゆるドレインディ
スターブ現象が発生するのを防止することができる。
ルトランジスタにおいて、コントロールゲート電極に高
電圧が印加され、不純物領域（ドレイン領域）に低電圧
が印加され、基板が接地電位とされる。この状態で不純
物領域と半導体基板との界面で空乏層が生じ、この空乏
層がチャネル領域に延びても、チャネル領域には、結晶
欠陥が存在しないため、チャネル領域で電子正孔対が生
じることがない。そのため、コントロールゲート電極に
高電圧が印加されていても電子が第１の誘電体膜を突き
抜けてフローティングゲート電極へ注入されることがな
い。その結果、プログラム時に、いわゆるドレインディ
スターブ現象が発生するのを防止することができる。
【００４６】この発明に従った不揮発性半導体記憶装置
の製造方法は、以下の工程を備える。
の製造方法は、以下の工程を備える。
【００４７】（１） ほぼ〈１００〉方向に沿って連続
して延びるように半導体基板の主表面の上に複数の帯状
分離絶縁膜を形成する工程。
して延びるように半導体基板の主表面の上に複数の帯状
分離絶縁膜を形成する工程。
【００４８】（２） 複数の分離絶縁膜の間に、ほぼ
〈１００〉方向に沿って連続して延びるように半導体基
板の主表面に複数の帯状不純物領域を形成する工程。
〈１００〉方向に沿って連続して延びるように半導体基
板の主表面に複数の帯状不純物領域を形成する工程。
【００４９】（３） 複数の不純物領域の間に、ほぼ
〈１００〉方向に沿って連続して延びるように半導体基
板の主表面の上に第１の誘電体膜を介在させて複数の帯
状の第１の導電層を形成する工程。
〈１００〉方向に沿って連続して延びるように半導体基
板の主表面の上に第１の誘電体膜を介在させて複数の帯
状の第１の導電層を形成する工程。
【００５０】（４） 第１の導電層の上に第２の誘電体
膜を介在させて第２の導電層を形成する工程。
膜を介在させて第２の導電層を形成する工程。
【００５１】（５） 第１と第２の導電層をエッチング
することにより、半導体基板の主表面の上に第１の誘電
体膜を介在させてフローティングゲート電極を形成する
とともに、フローティングゲート電極の上に第２の誘電
体膜を介在させてコントロールゲート電極を形成する工
程。
することにより、半導体基板の主表面の上に第１の誘電
体膜を介在させてフローティングゲート電極を形成する
とともに、フローティングゲート電極の上に第２の誘電
体膜を介在させてコントロールゲート電極を形成する工
程。
【００５２】このような工程を備えた不揮発性半導体記
憶装置の製造方法においては、（３）で示す工程では、
ほぼ〈１００〉方向に沿うように帯状の不純物領域と分
離絶縁膜と第１の導電層とが形成される。そのため、半
導体基板には、これらの層が形成される際の加熱・冷却
により〈１００〉方向に沿った方向に応力が残留する。
半導体基板の〈１００〉方向は、他の方向、たとえばへ
き開方向である〈１１０〉方向に比べて転位等の結晶欠
陥が発生しにくい方向である。そのため、隣り合う不純
物領域の間に形成されるチャネル領域で結晶欠陥が発生
するのを防止することができる。その結果、チャネル領
域でのパンチスルーによるリーク電流を防止し、情報を
正確に読出すことができる。
憶装置の製造方法においては、（３）で示す工程では、
ほぼ〈１００〉方向に沿うように帯状の不純物領域と分
離絶縁膜と第１の導電層とが形成される。そのため、半
導体基板には、これらの層が形成される際の加熱・冷却
により〈１００〉方向に沿った方向に応力が残留する。
半導体基板の〈１００〉方向は、他の方向、たとえばへ
き開方向である〈１１０〉方向に比べて転位等の結晶欠
陥が発生しにくい方向である。そのため、隣り合う不純
物領域の間に形成されるチャネル領域で結晶欠陥が発生
するのを防止することができる。その結果、チャネル領
域でのパンチスルーによるリーク電流を防止し、情報を
正確に読出すことができる。
【００５３】また、チャネル領域で結晶欠陥が発生しな
いため、チャネル領域上に形成される第１の誘電体膜に
も、結晶欠陥が発生しない。その結果、不揮発性半導体
記憶装置を長期間使用しても、第１の誘電体膜の絶縁破
壊が起こることなく、書換寿命や電荷の保持特性が向上
する。
いため、チャネル領域上に形成される第１の誘電体膜に
も、結晶欠陥が発生しない。その結果、不揮発性半導体
記憶装置を長期間使用しても、第１の誘電体膜の絶縁破
壊が起こることなく、書換寿命や電荷の保持特性が向上
する。
【００５４】さらに、チャネル領域には結晶欠陥が発生
しないので、プログラム時に選択されていないメモリト
ランジスタにおいて、不純物領域と半導体基板との間が
逆方向にバイアスされてチャネル領域へ空乏層が延びて
も、チャネル領域には結晶欠陥が存在しないため、電子
正孔対が発生しない。そのため、コントロールゲート電
極に高電圧が印加されても、電子が第１の誘電体膜を突
き抜けてフローティングゲート電極へ注入されることは
ない。その結果、いわゆるドレインディスターブ現象の
発生を防止することができる。
しないので、プログラム時に選択されていないメモリト
ランジスタにおいて、不純物領域と半導体基板との間が
逆方向にバイアスされてチャネル領域へ空乏層が延びて
も、チャネル領域には結晶欠陥が存在しないため、電子
正孔対が発生しない。そのため、コントロールゲート電
極に高電圧が印加されても、電子が第１の誘電体膜を突
き抜けてフローティングゲート電極へ注入されることは
ない。その結果、いわゆるドレインディスターブ現象の
発生を防止することができる。
【００５５】また、コントロールゲート電極を形成する
工程は、第１の導電層の延びる方向とほぼ直交する方向
に連続して延びるように複数の帯状のコントロールゲー
ト電極を形成する工程を含むことが好ましい。この場
合、コントロールゲート電極と第１の導電層とが延びる
方向とはほぼ直交するため、小さなスペースに多くのコ
ントロールゲート電極を形成することができる。そのた
め、不揮発性半導体記憶装置をさらに微細化することが
できる。
工程は、第１の導電層の延びる方向とほぼ直交する方向
に連続して延びるように複数の帯状のコントロールゲー
ト電極を形成する工程を含むことが好ましい。この場
合、コントロールゲート電極と第１の導電層とが延びる
方向とはほぼ直交するため、小さなスペースに多くのコ
ントロールゲート電極を形成することができる。そのた
め、不揮発性半導体記憶装置をさらに微細化することが
できる。
【００５６】また、フローティングゲート電極を形成す
る工程は、ほぼ〈１００〉方向に沿って互いに間隔をあ
けて複数のフローティングゲート電極を形成する工程を
含むことが好ましい。
る工程は、ほぼ〈１００〉方向に沿って互いに間隔をあ
けて複数のフローティングゲート電極を形成する工程を
含むことが好ましい。
【００５７】さらに、複数の分離絶縁膜を形成する工程
は、〈１００〉方向を示す切欠が設けられた半導体基板
を用いて複数の分離絶縁膜を形成することを含むことが
好ましい。この場合、〈１００〉方向を示す切欠が設け
られた基板を用いることにより、〈１００〉方向に従っ
て半導体基板の位置決めができる。その結果従来の装置
を用いて、この発明に従った不揮発性半導体記憶装置を
製造することができる。
は、〈１００〉方向を示す切欠が設けられた半導体基板
を用いて複数の分離絶縁膜を形成することを含むことが
好ましい。この場合、〈１００〉方向を示す切欠が設け
られた基板を用いることにより、〈１００〉方向に従っ
て半導体基板の位置決めができる。その結果従来の装置
を用いて、この発明に従った不揮発性半導体記憶装置を
製造することができる。
【００５８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明に従っ
た不揮発性半導体記憶装置としてのＥＥＰＲＯＭの平面
図である。図１を参照して、ＥＥＰＲＯＭ１００におい
ては、ｐ型のシリコン基板上にほぼ〈１００〉方向に沿
って延びるように複数本の帯状の分離酸化膜４ａ、４
ｂ、４ｃおよび４ｄが互いに距離を隔てて形成されてい
る。
いて図面を参照して説明する。図１は、この発明に従っ
た不揮発性半導体記憶装置としてのＥＥＰＲＯＭの平面
図である。図１を参照して、ＥＥＰＲＯＭ１００におい
ては、ｐ型のシリコン基板上にほぼ〈１００〉方向に沿
って延びるように複数本の帯状の分離酸化膜４ａ、４
ｂ、４ｃおよび４ｄが互いに距離を隔てて形成されてい
る。
【００５９】分離酸化膜４ａ、４ｂ、４ｃおよび４ｄの
間には、分離酸化膜４ａ、４ｂ、４ｃおよび４ｄが延び
る方向と平行に延びるように、ｎ型不純物であるヒ素を
シリコン基板に拡散して形成された帯状のソース領域５
ｂ、５ｃ、５ｄおよび５ｅと、帯状のドレイン領域６
ａ、６ｂ、６ｃ、６ｄが形成されている。不純物領域と
してのソース領域５ｂと、不純物領域としてのドレイン
領域６ｂとの間には、ソース領域５ｂとドレイン領域６
ｂの延びる方向に沿って点在するように、点線で示すフ
ローティングゲート電極８ｂが互いに距離を隔てるよう
に形成されている。また、ドレイン領域６ａと、図示し
ないソース領域との間にも、フローティングゲート電極
８ａが互いに距離を隔てて形成される。
間には、分離酸化膜４ａ、４ｂ、４ｃおよび４ｄが延び
る方向と平行に延びるように、ｎ型不純物であるヒ素を
シリコン基板に拡散して形成された帯状のソース領域５
ｂ、５ｃ、５ｄおよび５ｅと、帯状のドレイン領域６
ａ、６ｂ、６ｃ、６ｄが形成されている。不純物領域と
してのソース領域５ｂと、不純物領域としてのドレイン
領域６ｂとの間には、ソース領域５ｂとドレイン領域６
ｂの延びる方向に沿って点在するように、点線で示すフ
ローティングゲート電極８ｂが互いに距離を隔てるよう
に形成されている。また、ドレイン領域６ａと、図示し
ないソース領域との間にも、フローティングゲート電極
８ａが互いに距離を隔てて形成される。
【００６０】同様に、ソース領域５ｃとドレイン領域６
ｃとの間では、フローティングゲート電極８ｃが形成さ
れ、ソース領域５ｄとドレイン領域６ｄとの間には、フ
ローティングゲート電極８ｄが形成され、ソース領域５
ｅ、図示しないドレイン領域との間にはフローティング
ゲート電極８ｅが形成される。
ｃとの間では、フローティングゲート電極８ｃが形成さ
れ、ソース領域５ｄとドレイン領域６ｄとの間には、フ
ローティングゲート電極８ｄが形成され、ソース領域５
ｅ、図示しないドレイン領域との間にはフローティング
ゲート電極８ｅが形成される。
【００６１】ソース領域５ｂ、５ｃ、５ｄおよび５ｅ
と、ドレイン領域６ａ、６ｂ、６ｃ、６ｄと、分離酸化
膜４ａ、４ｂ、４ｃおよび４ｄとが延びる方向とほぼ直
交する方向、すなわち、ほぼ〈１００〉方向に沿った方
向に延びるようにコントロールゲート電極９ａ〜９ｈ
（ワード線）が形成されている。コントロールゲート電
極９ａ〜９ｈは、ソース領域、ドレイン領域および分離
酸化膜の上に形成されている。このため、図１中では、
コントロールゲート電極９ａ〜９ｈの下では、ソース領
域、ドレイン領域および分離酸化膜が切断されているよ
うに見えるが、実際には、コントロールゲート電極９ａ
〜９ｈの下でも、ソース領域、ドレイン領域および分離
酸化膜はつながっている。帯状のコントロールゲート電
極９ａ〜９ｈの下には、フローティングゲート電極８ａ
〜８ｅが形成されている。フローティングゲート電極８
ａ〜８ｅが存在する部分に、メモリセルトランジスタ１
００ａ〜１００ｅが形成されている。
と、ドレイン領域６ａ、６ｂ、６ｃ、６ｄと、分離酸化
膜４ａ、４ｂ、４ｃおよび４ｄとが延びる方向とほぼ直
交する方向、すなわち、ほぼ〈１００〉方向に沿った方
向に延びるようにコントロールゲート電極９ａ〜９ｈ
（ワード線）が形成されている。コントロールゲート電
極９ａ〜９ｈは、ソース領域、ドレイン領域および分離
酸化膜の上に形成されている。このため、図１中では、
コントロールゲート電極９ａ〜９ｈの下では、ソース領
域、ドレイン領域および分離酸化膜が切断されているよ
うに見えるが、実際には、コントロールゲート電極９ａ
〜９ｈの下でも、ソース領域、ドレイン領域および分離
酸化膜はつながっている。帯状のコントロールゲート電
極９ａ〜９ｈの下には、フローティングゲート電極８ａ
〜８ｅが形成されている。フローティングゲート電極８
ａ〜８ｅが存在する部分に、メモリセルトランジスタ１
００ａ〜１００ｅが形成されている。
【００６２】図２は、図１中のＩＩ−ＩＩ線で示す方向
（ワード線方向）に沿って見た断面を示す図である。図
３は、図１中のＩＩＩ−ＩＩＩ線で示す方向（データ線
方向）に沿って見た断面を示す図である。これらの図を
参照して、メモリセルトランジスタ１００ｂは、半導体
基板としてのシリコン基板１と、ソース領域５ｂと、ド
レイン領域６ｂと、フローティングゲート電極８ｂと、
コントロールゲート電極９ａとにより構成される。
（ワード線方向）に沿って見た断面を示す図である。図
３は、図１中のＩＩＩ−ＩＩＩ線で示す方向（データ線
方向）に沿って見た断面を示す図である。これらの図を
参照して、メモリセルトランジスタ１００ｂは、半導体
基板としてのシリコン基板１と、ソース領域５ｂと、ド
レイン領域６ｂと、フローティングゲート電極８ｂと、
コントロールゲート電極９ａとにより構成される。
【００６３】メモリセルトランジスタ１００ｃは、ダイ
ヤモンド型構造を有するシリコン単結晶からなるシリコ
ン基板１と、ソース領域５ｃと、ドレイン領域６ｃと、
フローティングゲート電極８ｃと、コントロールゲート
電極９ａとにより構成される。そのため、メモリセルト
ランジスタ１００ｂとメモリセルトランジスタ１００ｃ
とは、コントロールゲート電極９ａを共用していると言
える。メモリセルトランジスタ１００ｂとメモリセルト
ランジスタ１００ｃとは、シリコン基板１に形成された
トレンチ２ｂに埋込まれている分離酸化膜４ｂにより電
気的に分離されている。
ヤモンド型構造を有するシリコン単結晶からなるシリコ
ン基板１と、ソース領域５ｃと、ドレイン領域６ｃと、
フローティングゲート電極８ｃと、コントロールゲート
電極９ａとにより構成される。そのため、メモリセルト
ランジスタ１００ｂとメモリセルトランジスタ１００ｃ
とは、コントロールゲート電極９ａを共用していると言
える。メモリセルトランジスタ１００ｂとメモリセルト
ランジスタ１００ｃとは、シリコン基板１に形成された
トレンチ２ｂに埋込まれている分離酸化膜４ｂにより電
気的に分離されている。
【００６４】シリコン基板１の主表面１ｂには、トレン
チ２ａ、２ｂおよび１０２ａが形成されている。トレン
チを埋込むように、シリコン酸化膜からなる分離酸化膜
４ａ、４ｂおよび１０４ａが形成されている。
チ２ａ、２ｂおよび１０２ａが形成されている。トレン
チを埋込むように、シリコン酸化膜からなる分離酸化膜
４ａ、４ｂおよび１０４ａが形成されている。
【００６５】不純物がドープされてｐ型のシリコン基板
１の表面には、ヒ素を注入されたｎ型のソース領域５ｂ
および５ｃと、ドレイン領域６ａ〜６ｃが互いに距離を
隔てて形成されている。ソース領域５ｂとドレイン領域
６ｂの間およびソース領域５ｃとドレイン領域６ｃとの
間はいわゆるチャネル領域となる。シリコン基板１の表
面には、第１の誘電体膜としてのゲート酸化膜３が形成
されている。ゲート酸化膜３上には、ドープトポリシリ
コンからなるフローティングゲート電極８ｂおよび８ｃ
が形成されている。また、このフローティングゲート電
極８ｂおよび８ｃと同じ材質の導電層１０８がシリコン
基板１の表面上に形成されている。フローティングゲー
ト電極８ｂの両側には、シリコン酸化膜２９が形成され
ている。フローティングゲート電極８ｂおよび８ｃと、
シリコン酸化膜２９と、導電層１０８との上には、酸化
物と窒化物と酸化物とを積層して形成したＯＮＯ膜７ａ
が形成されている。ＯＮＯ膜７ａの上には、ＯＮＯ膜７
ａを覆うように、コントロールゲート電極９ａが形成さ
れている。
１の表面には、ヒ素を注入されたｎ型のソース領域５ｂ
および５ｃと、ドレイン領域６ａ〜６ｃが互いに距離を
隔てて形成されている。ソース領域５ｂとドレイン領域
６ｂの間およびソース領域５ｃとドレイン領域６ｃとの
間はいわゆるチャネル領域となる。シリコン基板１の表
面には、第１の誘電体膜としてのゲート酸化膜３が形成
されている。ゲート酸化膜３上には、ドープトポリシリ
コンからなるフローティングゲート電極８ｂおよび８ｃ
が形成されている。また、このフローティングゲート電
極８ｂおよび８ｃと同じ材質の導電層１０８がシリコン
基板１の表面上に形成されている。フローティングゲー
ト電極８ｂの両側には、シリコン酸化膜２９が形成され
ている。フローティングゲート電極８ｂおよび８ｃと、
シリコン酸化膜２９と、導電層１０８との上には、酸化
物と窒化物と酸化物とを積層して形成したＯＮＯ膜７ａ
が形成されている。ＯＮＯ膜７ａの上には、ＯＮＯ膜７
ａを覆うように、コントロールゲート電極９ａが形成さ
れている。
【００６６】コントロールゲート電極９ａを覆うように
シリコン酸化膜１０ａおよび１５が形成されている。な
お、シリコン酸化膜１５および１０ａには、コンタクト
ホール１２が形成されている。コンタクトホールを充填
する配線層１３が、コントロールゲート電極９ａに達し
ている。
シリコン酸化膜１０ａおよび１５が形成されている。な
お、シリコン酸化膜１５および１０ａには、コンタクト
ホール１２が形成されている。コンタクトホールを充填
する配線層１３が、コントロールゲート電極９ａに達し
ている。
【００６７】図３を参照して、シリコン基板１上には、
ゲート酸化膜３が形成されている。ゲート酸化膜３上に
は、複数個のフローティングゲート電極８ｄが形成され
ている。フローティングゲート電極８ｄの上には、ＯＮ
Ｏ膜７ａ、７ｂおよび７ｃがそれぞれ形成されている。
ＯＮＯ膜７ａ、７ｂおよび７ｃのそれぞれの上には、コ
ントロールゲート電極９ａ、９ｂおよび９ｃが形成され
ている。コントロールゲート電極９ａ、９ｂおよび９ｃ
のそれぞれの上には、シリコン酸化膜１０ａ、１０ｂお
よび１０ｃが形成されている。これらを覆うように、シ
リコン酸化膜１５が形成されている。
ゲート酸化膜３が形成されている。ゲート酸化膜３上に
は、複数個のフローティングゲート電極８ｄが形成され
ている。フローティングゲート電極８ｄの上には、ＯＮ
Ｏ膜７ａ、７ｂおよび７ｃがそれぞれ形成されている。
ＯＮＯ膜７ａ、７ｂおよび７ｃのそれぞれの上には、コ
ントロールゲート電極９ａ、９ｂおよび９ｃが形成され
ている。コントロールゲート電極９ａ、９ｂおよび９ｃ
のそれぞれの上には、シリコン酸化膜１０ａ、１０ｂお
よび１０ｃが形成されている。これらを覆うように、シ
リコン酸化膜１５が形成されている。
【００６８】図４は、図１で示すＥＥＰＲＯＭの周辺領
域を示す断面図である。図４を参照して、シリコン基板
１の表面には、トレンチ２０２が形成されており、トレ
ンチ２０２を埋込むように分離酸化膜２０４が形成され
ている。ｐ型のシリコン基板１には、ｎ型のｎ型ウェル
領域２１１が形成されている。ｎ型のウェル領域２１１
には、ｐ型の不純物領域２０６が形成されている。ｐ型
の不純物領域２０６の間には、シリコン基板１上にゲー
ト酸化膜２０３を介在させてゲート電極２０９が形成さ
れている。ゲート電極２０９上には、シリコン酸化膜２
１０が形成されている。
域を示す断面図である。図４を参照して、シリコン基板
１の表面には、トレンチ２０２が形成されており、トレ
ンチ２０２を埋込むように分離酸化膜２０４が形成され
ている。ｐ型のシリコン基板１には、ｎ型のｎ型ウェル
領域２１１が形成されている。ｎ型のウェル領域２１１
には、ｐ型の不純物領域２０６が形成されている。ｐ型
の不純物領域２０６の間には、シリコン基板１上にゲー
ト酸化膜２０３を介在させてゲート電極２０９が形成さ
れている。ゲート電極２０９上には、シリコン酸化膜２
１０が形成されている。
【００６９】シリコン基板１には、ｎ型の不純物領域２
０５が形成されている。ｎ型の不純物領域２０５の間に
おいては、シリコン基板１上にゲート酸化膜２０３を介
在させてゲート電極２０９が形成されている。ゲート電
極２０９上にはシリコン酸化膜２１０が形成されてい
る。
０５が形成されている。ｎ型の不純物領域２０５の間に
おいては、シリコン基板１上にゲート酸化膜２０３を介
在させてゲート電極２０９が形成されている。ゲート電
極２０９上にはシリコン酸化膜２１０が形成されてい
る。
【００７０】シリコン基板１の表面を覆うように、シリ
コン酸化膜１５が形成されている。シリコン酸化膜１５
には、ｎ型の不純物領域２０５およびｐ型の不純物領域
２０６に達するコンタクトホール２１２が形成されてい
る。コンタクトホール２１２を埋込む配線層２１３が形
成されている。
コン酸化膜１５が形成されている。シリコン酸化膜１５
には、ｎ型の不純物領域２０５およびｐ型の不純物領域
２０６に達するコンタクトホール２１２が形成されてい
る。コンタクトホール２１２を埋込む配線層２１３が形
成されている。
【００７１】このように構成されたＥＥＰＲＯＭにおい
ては、ソース領域５ｂおよび５ｃと、ドレイン領域６ｂ
および６ｃと、分離酸化膜４ａおよび４ｂとは、とも
に、〈１００〉方向に延びている。分離酸化膜４ａおよ
び４ｂを形成する際の加熱工程時に、分離酸化膜４ａお
よび４ｂは長辺方向に伸びようとする。また、その後、
分離酸化膜４ａおよび４ｂは、冷却されて長辺方向に縮
もうとする。
ては、ソース領域５ｂおよび５ｃと、ドレイン領域６ｂ
および６ｃと、分離酸化膜４ａおよび４ｂとは、とも
に、〈１００〉方向に延びている。分離酸化膜４ａおよ
び４ｂを形成する際の加熱工程時に、分離酸化膜４ａお
よび４ｂは長辺方向に伸びようとする。また、その後、
分離酸化膜４ａおよび４ｂは、冷却されて長辺方向に縮
もうとする。
【００７２】ソース領域５ｂおよび５ｃ、ドレイン領域
６ｂおよび６ｃを形成する際の熱拡散工程時に、ソース
領域５ｂおよび５ｃ、ドレイン領域６ｂおよび６ｃは長
辺方向に伸びようとする。また、その後ソース領域５ｂ
および５ｃとドレイン領域６ｂおよび６ｃは長辺方向に
縮もうとする。そのため、〈１００〉方向に沿った方向
にシリコン基板１に応力が残留する。しかし、シリコン
基板１においては、〈１００〉方向に応力が残留して
も、他の方向、たとえばへき開方向である〈１１０〉方
向などに応力が残留した場合に比べて、シリコン基板の
表面に転位等の結晶欠陥が発生しにくい。そのため、ソ
ース領域とドレイン領域の間に位置するチャネル領域で
結晶欠陥が発生しにくい。したがって、メモリセルトラ
ンジスタ１００ｂにデータが蓄積されたかどうかを調べ
るために、高いしきい値電圧Ｖｔｈｐと、低いしきい値
電圧Ｖｔｈｅとの間の電圧（たとえば３．３Ｖ）をドレ
イン領域６ｂに与えても、ソース領域５ｂとドレイン領
域６ｂとの間でパンチスルーが起こることがない。その
ため、メモリセルトランジスタ１００ｂに、データが蓄
えられた状態では、ソース領域５ｂとドレイン６ｂとの
間には電流が流れず、メモリセルトランジスタ１００ｂ
に情報が蓄えられていない場合には、ソース領域５ｂと
ドレイン領域６ｂとの間に電流が流れる。その結果、正
確な情報を読出すことが可能となる。
６ｂおよび６ｃを形成する際の熱拡散工程時に、ソース
領域５ｂおよび５ｃ、ドレイン領域６ｂおよび６ｃは長
辺方向に伸びようとする。また、その後ソース領域５ｂ
および５ｃとドレイン領域６ｂおよび６ｃは長辺方向に
縮もうとする。そのため、〈１００〉方向に沿った方向
にシリコン基板１に応力が残留する。しかし、シリコン
基板１においては、〈１００〉方向に応力が残留して
も、他の方向、たとえばへき開方向である〈１１０〉方
向などに応力が残留した場合に比べて、シリコン基板の
表面に転位等の結晶欠陥が発生しにくい。そのため、ソ
ース領域とドレイン領域の間に位置するチャネル領域で
結晶欠陥が発生しにくい。したがって、メモリセルトラ
ンジスタ１００ｂにデータが蓄積されたかどうかを調べ
るために、高いしきい値電圧Ｖｔｈｐと、低いしきい値
電圧Ｖｔｈｅとの間の電圧（たとえば３．３Ｖ）をドレ
イン領域６ｂに与えても、ソース領域５ｂとドレイン領
域６ｂとの間でパンチスルーが起こることがない。その
ため、メモリセルトランジスタ１００ｂに、データが蓄
えられた状態では、ソース領域５ｂとドレイン６ｂとの
間には電流が流れず、メモリセルトランジスタ１００ｂ
に情報が蓄えられていない場合には、ソース領域５ｂと
ドレイン領域６ｂとの間に電流が流れる。その結果、正
確な情報を読出すことが可能となる。
【００７３】また、チャネル領域に結晶欠陥が発生しな
いため、チャネル領域上に形成されるゲート酸化膜３に
も結晶欠陥が発生しない。その結果、ゲート酸化膜３を
介してシリコン基板１とフローティングゲート電極８ｂ
および８ｃとの間で電子のやり取りをしても、ゲート酸
化膜３の絶縁破壊が起こることはない。そのため、何度
もフローティングゲート電極８ｂおよび８ｃに電子を注
入し、または電子の引抜きの動作を行なっても、ゲート
酸化膜３の絶縁性が破壊されることはなく書換寿命の向
上を図ることができる。さらに、ゲート酸化膜３の絶縁
破壊が起こりにくいため、フローティングゲート電極８
ｂおよび８ｃに蓄積された電荷は、外部へ漏れ出すこと
がない。その結果、電荷保持特性が向上する。
いため、チャネル領域上に形成されるゲート酸化膜３に
も結晶欠陥が発生しない。その結果、ゲート酸化膜３を
介してシリコン基板１とフローティングゲート電極８ｂ
および８ｃとの間で電子のやり取りをしても、ゲート酸
化膜３の絶縁破壊が起こることはない。そのため、何度
もフローティングゲート電極８ｂおよび８ｃに電子を注
入し、または電子の引抜きの動作を行なっても、ゲート
酸化膜３の絶縁性が破壊されることはなく書換寿命の向
上を図ることができる。さらに、ゲート酸化膜３の絶縁
破壊が起こりにくいため、フローティングゲート電極８
ｂおよび８ｃに蓄積された電荷は、外部へ漏れ出すこと
がない。その結果、電荷保持特性が向上する。
【００７４】さらに、メモリセルトランジスタ１００ｂ
にプログラムし、メモリセルトランジスタ１００ｃにプ
ログラムしない場合には、コントロールゲート電極９ａ
の電位を＋２０Ｖとし、シリコン基板１、ソース領域５
ｂおよびドレイン領域６ｂを接地電位とする。ソース領
域５ｃをフローティングとし、ドレイン領域６ｃに７Ｖ
の電圧を加える。これにより、シリコン基板１からシリ
コン酸化膜３を介してフローティングゲート電極８ｂへ
電子が注入される。これにより、選択されたメモリセル
トランジスタ１００ｂではプログラムが行なわれる。非
選択のメモリセルトランジスタ１００ｃのドレイン領域
６ｃはｎ型であり、シリコン基板１はｐ型であるため、
ドレイン領域６ｃとシリコン基板１との界面が逆方向に
バイアスされることになる。シリコン基板１とドレイン
領域６ｃの界面からシリコン基板１へ向けて空乏層が広
がる。ソース領域５ｃとドレイン領域６ｃとの間のチャ
ネル領域には結晶欠陥が存在しないため、空乏層がチャ
ネル領域へ広がってもチャネル領域に電子正孔対が生じ
ることはない。そのため、コントロールゲート電極９ａ
に２０Ｖという高電圧が印加されてはいるが、チャネル
領域に電子が発生しないため、チャネル領域からシリコ
ン酸化膜３を介してフローティングゲート電極８ｃへ電
子が注入されることはない。その結果、非選択のメモリ
セルトランジスタ１００ｃでプログラムが行なわれる、
いわゆるドレインディスターブ現象を解消することがで
きる。
にプログラムし、メモリセルトランジスタ１００ｃにプ
ログラムしない場合には、コントロールゲート電極９ａ
の電位を＋２０Ｖとし、シリコン基板１、ソース領域５
ｂおよびドレイン領域６ｂを接地電位とする。ソース領
域５ｃをフローティングとし、ドレイン領域６ｃに７Ｖ
の電圧を加える。これにより、シリコン基板１からシリ
コン酸化膜３を介してフローティングゲート電極８ｂへ
電子が注入される。これにより、選択されたメモリセル
トランジスタ１００ｂではプログラムが行なわれる。非
選択のメモリセルトランジスタ１００ｃのドレイン領域
６ｃはｎ型であり、シリコン基板１はｐ型であるため、
ドレイン領域６ｃとシリコン基板１との界面が逆方向に
バイアスされることになる。シリコン基板１とドレイン
領域６ｃの界面からシリコン基板１へ向けて空乏層が広
がる。ソース領域５ｃとドレイン領域６ｃとの間のチャ
ネル領域には結晶欠陥が存在しないため、空乏層がチャ
ネル領域へ広がってもチャネル領域に電子正孔対が生じ
ることはない。そのため、コントロールゲート電極９ａ
に２０Ｖという高電圧が印加されてはいるが、チャネル
領域に電子が発生しないため、チャネル領域からシリコ
ン酸化膜３を介してフローティングゲート電極８ｃへ電
子が注入されることはない。その結果、非選択のメモリ
セルトランジスタ１００ｃでプログラムが行なわれる、
いわゆるドレインディスターブ現象を解消することがで
きる。
【００７５】次に、図１〜図３で示すＥＥＰＲＯＭの製
造方法について説明する。図５は、図１で示すＥＥＰＲ
ＯＭの製造方法を説明するために示すシリコン基板の平
面図である。図６〜図１３と図１５〜図２８は、図２お
よび図３に示すＥＥＰＲＯＭの製造方法を説明するため
に示す断面図である。図１４は、図１で示すＥＥＰＲＯ
Ｍの製造方法を説明するために示す平面図である。
造方法について説明する。図５は、図１で示すＥＥＰＲ
ＯＭの製造方法を説明するために示すシリコン基板の平
面図である。図６〜図１３と図１５〜図２８は、図２お
よび図３に示すＥＥＰＲＯＭの製造方法を説明するため
に示す断面図である。図１４は、図１で示すＥＥＰＲＯ
Ｍの製造方法を説明するために示す平面図である。
【００７６】なお、図６、８、１０、１２、１５、１
７、１９、２１、２３、２５および２７は、ワード線方
向に沿って見た断面を示す図であり、残りの断面図は、
データ線方向に沿って見た断面を示す図である。
７、１９、２１、２３、２５および２７は、ワード線方
向に沿って見た断面を示す図であり、残りの断面図は、
データ線方向に沿って見た断面を示す図である。
【００７７】図５を参照して、〈１００〉方向を示す切
欠１ａが設けられたシリコン基板１を用意する。
欠１ａが設けられたシリコン基板１を用意する。
【００７８】図６および図７を参照して、シリコン基板
１の（００１）面である主表面１ｂに、熱酸化法を用い
て厚さ約１０ｎｍのシリコン酸化膜２１を形成する。続
いて、減圧ＣＶＤ（Chemical Vapor Deposition ）法を
用いて厚さ約２００ｎｍのシリコン窒化膜を形成する。
シリコン窒化膜上にレジストを塗布し、フォトリソグラ
フィによってレジストを所定の形状にパターニングする
ことによりレジストパターン２３を形成する。レジスト
パターン２３に従ってシリコン窒化膜をエッチングする
ことにより、シリコン窒化膜２２を形成する。ここで、
図６で示す断面は［１００］軸に垂直な面を表わしてい
る。
１の（００１）面である主表面１ｂに、熱酸化法を用い
て厚さ約１０ｎｍのシリコン酸化膜２１を形成する。続
いて、減圧ＣＶＤ（Chemical Vapor Deposition ）法を
用いて厚さ約２００ｎｍのシリコン窒化膜を形成する。
シリコン窒化膜上にレジストを塗布し、フォトリソグラ
フィによってレジストを所定の形状にパターニングする
ことによりレジストパターン２３を形成する。レジスト
パターン２３に従ってシリコン窒化膜をエッチングする
ことにより、シリコン窒化膜２２を形成する。ここで、
図６で示す断面は［１００］軸に垂直な面を表わしてい
る。
【００７９】図８および図９を参照して、レジストパタ
ーン２３をマスクとしてシリコン酸化膜２１とシリコン
基板１とをエッチングする。これにより、シリコン基板
１の表面に、深さが約４００ｎｍのトレンチ２ａ、２ｂ
および１０２ａを形成する。その後、レジストパターン
２３を除去する。このとき、トレンチ２ａ、２ｂおよび
１０２ａが延びる方向と切欠１ａによって示された〈１
００〉方向とが一致するようにする。
ーン２３をマスクとしてシリコン酸化膜２１とシリコン
基板１とをエッチングする。これにより、シリコン基板
１の表面に、深さが約４００ｎｍのトレンチ２ａ、２ｂ
および１０２ａを形成する。その後、レジストパターン
２３を除去する。このとき、トレンチ２ａ、２ｂおよび
１０２ａが延びる方向と切欠１ａによって示された〈１
００〉方向とが一致するようにする。
【００８０】図１０および図１１を参照して、ＣＶＤ法
を用いて厚さ約６００ｎｍのシリコン酸化膜を、トレン
チ２ａ、２ｂおよび１０２ａを充填するように形成す
る。ＣＭＰ（Chemical-Mechanical Polishing ）法によ
ってシリコン酸化膜の表面を研磨し、ＨＦ溶液を用いて
シリコン酸化膜を所定量だけエッチングし、トレンチ２
ａ、２ｂおよび１０２ａを充填する分離酸化膜４ａ、４
ｂおよび１０４ａを形成する。
を用いて厚さ約６００ｎｍのシリコン酸化膜を、トレン
チ２ａ、２ｂおよび１０２ａを充填するように形成す
る。ＣＭＰ（Chemical-Mechanical Polishing ）法によ
ってシリコン酸化膜の表面を研磨し、ＨＦ溶液を用いて
シリコン酸化膜を所定量だけエッチングし、トレンチ２
ａ、２ｂおよび１０２ａを充填する分離酸化膜４ａ、４
ｂおよび１０４ａを形成する。
【００８１】図１２および図１３を参照して、熱リン酸
を用いて、シリコン窒化膜２２を除去した後、ＨＦ溶液
によってシリコン酸化膜２１を除去する。
を用いて、シリコン窒化膜２２を除去した後、ＨＦ溶液
によってシリコン酸化膜２１を除去する。
【００８２】図１４〜図１６を参照して、熱酸化法を用
いてメモリセルトランジスタのゲート酸化膜（トンネル
酸化膜）となる、厚さ約１０ｎｍのゲート酸化膜３を形
成する。次に、減圧ＣＶＤ法により、厚さ１００ｎｍで
リンがドープされたドープトポリシリコンと、厚さ約１
００ｎｍのシリコン酸化膜とを堆積する。シリコン酸化
膜上にレジストを塗布し、このレジストをフォトリソグ
ラフィによって所定の形状にパターニングしてレジスト
パターン（図示せず）を形成する。レジストパターンに
従ってシリコン酸化膜をエッチングすることにより、パ
ターニングされたシリコン酸化膜２７を形成する。レジ
ストを除去し、シリコン酸化膜２７をマスクとして、ド
ープトポリシリコンをエッチングする。これにより、フ
ローティングゲート電極用の帯状の導電層２８ａ〜２８
ｄを形成する。シリコン酸化膜２７をマスクとしてシリ
コン基板１に矢印４１で示す方向に４０ｋｅＶの注入エ
ネルギでかつ２×１０15／ｃｍ2 の注入量でヒ素をイオ
ン注入する。その後、窒素雰囲気中で温度８５０℃で３
０分間シリコン基板１を熱処理し、ｎ型の拡散層である
ソース領域５ｂおよび５ｃと、ドレイン領域６ａ、６ｂ
および６ｃとを形成する。これらはすべてほぼ〈１０
０〉方向に沿って延びる。
いてメモリセルトランジスタのゲート酸化膜（トンネル
酸化膜）となる、厚さ約１０ｎｍのゲート酸化膜３を形
成する。次に、減圧ＣＶＤ法により、厚さ１００ｎｍで
リンがドープされたドープトポリシリコンと、厚さ約１
００ｎｍのシリコン酸化膜とを堆積する。シリコン酸化
膜上にレジストを塗布し、このレジストをフォトリソグ
ラフィによって所定の形状にパターニングしてレジスト
パターン（図示せず）を形成する。レジストパターンに
従ってシリコン酸化膜をエッチングすることにより、パ
ターニングされたシリコン酸化膜２７を形成する。レジ
ストを除去し、シリコン酸化膜２７をマスクとして、ド
ープトポリシリコンをエッチングする。これにより、フ
ローティングゲート電極用の帯状の導電層２８ａ〜２８
ｄを形成する。シリコン酸化膜２７をマスクとしてシリ
コン基板１に矢印４１で示す方向に４０ｋｅＶの注入エ
ネルギでかつ２×１０15／ｃｍ2 の注入量でヒ素をイオ
ン注入する。その後、窒素雰囲気中で温度８５０℃で３
０分間シリコン基板１を熱処理し、ｎ型の拡散層である
ソース領域５ｂおよび５ｃと、ドレイン領域６ａ、６ｂ
および６ｃとを形成する。これらはすべてほぼ〈１０
０〉方向に沿って延びる。
【００８３】図１７および図１８を参照して、減圧ＣＶ
Ｄ法により、シリコン基板１の主表面１ｂに厚さ約８０
０ｎｍのシリコン酸化膜２９を堆積する。このシリコン
酸化膜２９を窒素雰囲気中温度８５０℃で３０分間熱処
理する。
Ｄ法により、シリコン基板１の主表面１ｂに厚さ約８０
０ｎｍのシリコン酸化膜２９を堆積する。このシリコン
酸化膜２９を窒素雰囲気中温度８５０℃で３０分間熱処
理する。
【００８４】図１９および図２０を参照して、シリコン
酸化膜２９をエッチングすることにより、導電層２８ｂ
〜２８ｄの表面を露出させる。
酸化膜２９をエッチングすることにより、導電層２８ｂ
〜２８ｄの表面を露出させる。
【００８５】図２１および図２２を参照して、減圧ＣＶ
Ｄ法により、厚さが約５ｎｍのシリコン酸化膜と、厚さ
が約１０ｎｍのシリコン窒化膜と、厚さが約５ｎｍのシ
リコン酸化膜からなる３層膜３０を導電層２８ｂ〜２８
ｄ上に形成する。
Ｄ法により、厚さが約５ｎｍのシリコン酸化膜と、厚さ
が約１０ｎｍのシリコン窒化膜と、厚さが約５ｎｍのシ
リコン酸化膜からなる３層膜３０を導電層２８ｂ〜２８
ｄ上に形成する。
【００８６】図２３および図２４を参照して、メモリセ
ル領域にレジストパターンを形成し、周辺回路上の３層
膜、ドープトポリシリコンおよびシリコン酸化膜を除去
する。その後レジストパターンを除去する。
ル領域にレジストパターンを形成し、周辺回路上の３層
膜、ドープトポリシリコンおよびシリコン酸化膜を除去
する。その後レジストパターンを除去する。
【００８７】図２５および図２６を参照して、減圧ＣＶ
Ｄ法により、厚さが約２００ｎｍでリンがドープされた
ドープトポリシリコンと、厚さが約２００ｎｍのシリコ
ン酸化膜とを堆積する。シリコン酸化膜上にレジストを
塗布し、このレジストをフォトリソグラフィによって所
定の形状にパターニングしてレジストパターンを形成す
る。レジストパターンをマスクとしてシリコン酸化膜を
パターニングする。これにより、パターニングされた帯
状のシリコン酸化膜１０ａを形成する。次に、レジスト
を除去した後、シリコン酸化膜１０ａをマスクとしてド
ープトポリシリコンをパターニングする。これによりメ
モリセルトランジスタのコントロールゲート電極９ａ〜
９ｃを形成する。
Ｄ法により、厚さが約２００ｎｍでリンがドープされた
ドープトポリシリコンと、厚さが約２００ｎｍのシリコ
ン酸化膜とを堆積する。シリコン酸化膜上にレジストを
塗布し、このレジストをフォトリソグラフィによって所
定の形状にパターニングしてレジストパターンを形成す
る。レジストパターンをマスクとしてシリコン酸化膜を
パターニングする。これにより、パターニングされた帯
状のシリコン酸化膜１０ａを形成する。次に、レジスト
を除去した後、シリコン酸化膜１０ａをマスクとしてド
ープトポリシリコンをパターニングする。これによりメ
モリセルトランジスタのコントロールゲート電極９ａ〜
９ｃを形成する。
【００８８】図２７および図２８を参照して、フォトリ
ソグラフィによって周辺領域にレジストを形成した後
に、メモリセル部のシリコン酸化膜１０ａ〜１０ｃをマ
スクとして３層膜３０、導電層２８をエッチングするこ
とによりメモリセルトランジスタのＯＮＯ膜７ａ〜７ｂ
とフローティングゲート電極８ｂ〜８ｄを形成する。
ソグラフィによって周辺領域にレジストを形成した後
に、メモリセル部のシリコン酸化膜１０ａ〜１０ｃをマ
スクとして３層膜３０、導電層２８をエッチングするこ
とによりメモリセルトランジスタのＯＮＯ膜７ａ〜７ｂ
とフローティングゲート電極８ｂ〜８ｄを形成する。
【００８９】図２および図３を参照して、ＣＶＤ法を用
いて、ボロンとリンがドープされた、厚さが約１０００
ｎｍのシリコン酸化膜１５をシリコン基板１上に形成す
る。窒素雰囲気中温度８５０℃で３０分間熱処理を行な
ってシリコン酸化膜を焼き固める。シリコン酸化膜１５
上に、フォトリソグラフィによって所定のパターンを有
するレジストパターンを形成する。このレジストパター
ンに従ってシリコン酸化膜１５をエッチングすることに
よりコンタクトホール１２を形成する。スパッタリング
法を用いてアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−
Ｃｕ）合金膜を形成する。この合金膜は、コンタクトホ
ール１２を充填する。フォトリソグラフィによって、こ
の合金膜上に所定のパターンを有するレジストパターン
を形成し、レジストをマスクに合金膜をエッチングする
ことにより、配線層１３を形成する。これにより、図２
および図３で示すＥＥＰＲＯＭが完成する。
いて、ボロンとリンがドープされた、厚さが約１０００
ｎｍのシリコン酸化膜１５をシリコン基板１上に形成す
る。窒素雰囲気中温度８５０℃で３０分間熱処理を行な
ってシリコン酸化膜を焼き固める。シリコン酸化膜１５
上に、フォトリソグラフィによって所定のパターンを有
するレジストパターンを形成する。このレジストパター
ンに従ってシリコン酸化膜１５をエッチングすることに
よりコンタクトホール１２を形成する。スパッタリング
法を用いてアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−
Ｃｕ）合金膜を形成する。この合金膜は、コンタクトホ
ール１２を充填する。フォトリソグラフィによって、こ
の合金膜上に所定のパターンを有するレジストパターン
を形成し、レジストをマスクに合金膜をエッチングする
ことにより、配線層１３を形成する。これにより、図２
および図３で示すＥＥＰＲＯＭが完成する。
【００９０】このような製造方法に従えば、図２および
図３で示すような、ソース領域とドレイン領域の間でパ
ンチスルーが起こらずに情報を正確に読出すことがで
き、書換耐性および電荷保持特性が高く、さらに、ドレ
インディスターブ現象が発生しないような優れたＥＥＰ
ＲＯＭを製造することができる。
図３で示すような、ソース領域とドレイン領域の間でパ
ンチスルーが起こらずに情報を正確に読出すことがで
き、書換耐性および電荷保持特性が高く、さらに、ドレ
インディスターブ現象が発生しないような優れたＥＥＰ
ＲＯＭを製造することができる。
【００９１】さらに、図５で示す工程から明らかなよう
に、シリコン基板１において、〈１００〉方向を示す切
欠１ａを設けることにより、従来の製造装置を用いてこ
のＥＥＰＲＯＭを製造することができる。
に、シリコン基板１において、〈１００〉方向を示す切
欠１ａを設けることにより、従来の製造装置を用いてこ
のＥＥＰＲＯＭを製造することができる。
【００９２】また、ソース領域５ｂ〜５ｅ、ドレイン領
域６ａ〜６ｄ、分離酸化膜４ａ〜４ｄが延びる方向を
〈１００〉方向から少しずつずらして、さまざまなサン
プルを製造したところ、ソース領域５ｂ〜５ｅ、ドレイ
ン領域６ａ〜６ｄおよび分離酸化膜４ａ〜４ｄが延びる
方向と〈１００〉方向とのなす角度が２０°以内であれ
ば、チャネル領域に結晶欠陥が発生せず、優れた特性を
発揮することがわかった。また、ソース領域５ｂ〜５
ｅ、ドレイン領域６ａ〜６ｄにボロン（ホウ素）を拡散
させ、かつシリコン基板１をｎ型としてもよい。
域６ａ〜６ｄ、分離酸化膜４ａ〜４ｄが延びる方向を
〈１００〉方向から少しずつずらして、さまざまなサン
プルを製造したところ、ソース領域５ｂ〜５ｅ、ドレイ
ン領域６ａ〜６ｄおよび分離酸化膜４ａ〜４ｄが延びる
方向と〈１００〉方向とのなす角度が２０°以内であれ
ば、チャネル領域に結晶欠陥が発生せず、優れた特性を
発揮することがわかった。また、ソース領域５ｂ〜５
ｅ、ドレイン領域６ａ〜６ｄにボロン（ホウ素）を拡散
させ、かつシリコン基板１をｎ型としてもよい。
【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９４】
【発明の効果】請求項１、４、５、６、７、１０および
１２に記載の発明に従えば、正確に情報を読出すことが
でき、書換耐性および電荷保持特性に優れ、さらに、非
選択のメモリセルトランジスタで書込が行なわれない不
揮発性半導体記憶装置を提供できる。
１２に記載の発明に従えば、正確に情報を読出すことが
でき、書換耐性および電荷保持特性に優れ、さらに、非
選択のメモリセルトランジスタで書込が行なわれない不
揮発性半導体記憶装置を提供できる。
【００９５】請求項２に記載の発明に従えば、さらに、
半導体基板の表面での応力の発生を防ぐことができる不
揮発性半導体記憶装置を提供できる。
半導体基板の表面での応力の発生を防ぐことができる不
揮発性半導体記憶装置を提供できる。
【００９６】請求項３、８、９および１１に記載の発明
に従えば、上述の効果に加えて、さらに微細化が可能な
不揮発性半導体記憶装置を提供できる。
に従えば、上述の効果に加えて、さらに微細化が可能な
不揮発性半導体記憶装置を提供できる。
【００９７】請求項１３に記載の発明に従えば、上述の
効果に加えて、さらに、従来の設備で製造できる半導体
装置を提供できる。
効果に加えて、さらに、従来の設備で製造できる半導体
装置を提供できる。
【図１】 この発明に従ったＥＥＰＲＯＭの平面図であ
る。
る。
【図２】 図１中のＩＩ−ＩＩ線で示す方向（ワード線
方向）に沿って見た断面を示す図である。
方向）に沿って見た断面を示す図である。
【図３】 図１中のＩＩＩ−ＩＩＩ線で示す方向（デー
タ線方向）に沿って見た断面を示す図である。
タ線方向）に沿って見た断面を示す図である。
【図４】 図１で示すＥＥＰＲＯＭの周辺領域を示す断
面図である。
面図である。
【図５】 図１〜３で示すＥＥＰＲＯＭの製造方法の第
１工程を説明するために示すシリコン基板の平面図であ
る。
１工程を説明するために示すシリコン基板の平面図であ
る。
【図６】 図１〜３で示すＥＥＰＲＯＭの製造方法の第
２工程を説明するためにワード線方向に沿って見た断面
を示す図である。
２工程を説明するためにワード線方向に沿って見た断面
を示す図である。
【図７】 図１〜３で示すＥＥＰＲＯＭの製造方法の第
２工程を説明するためにデータ線方向に沿って見た断面
を示す図である。
２工程を説明するためにデータ線方向に沿って見た断面
を示す図である。
【図８】 図１〜３で示すＥＥＰＲＯＭの製造方法の第
３工程を説明するためにワード線方向に沿って見た断面
を示す図である。
３工程を説明するためにワード線方向に沿って見た断面
を示す図である。
【図９】 図１〜３で示すＥＥＰＲＯＭの製造方法の第
３工程を説明するためにデータ線方向に沿って見た断面
を示す図である。
３工程を説明するためにデータ線方向に沿って見た断面
を示す図である。
【図１０】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第４工程を説明するためにワード線方向に沿って見た断
面を示す図である。
第４工程を説明するためにワード線方向に沿って見た断
面を示す図である。
【図１１】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第４工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
第４工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
【図１２】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第５工程を説明するためにワード線方向に沿って見た断
面を示す図である。
第５工程を説明するためにワード線方向に沿って見た断
面を示す図である。
【図１３】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第５工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
第５工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
【図１４】 図１で示すＥＥＰＲＯＭの製造方法の第６
工程を説明するための平面図である。
工程を説明するための平面図である。
【図１５】 図１４のＸＶ−ＸＶ線に沿って見た断面を
示す図である。
示す図である。
【図１６】 図１４のＸＶＩ−ＸＶＩ線に沿って見た断
面を示す図である。
面を示す図である。
【図１７】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第７工程を説明するためにワード線方向に沿って見た断
面を示す図である。
第７工程を説明するためにワード線方向に沿って見た断
面を示す図である。
【図１８】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第７工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
第７工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
【図１９】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第８工程を説明するためにワード線方向に沿って見た断
面を示す図である。
第８工程を説明するためにワード線方向に沿って見た断
面を示す図である。
【図２０】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第８工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
第８工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
【図２１】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第９工程を説明するためにワード線方向に沿って見た断
面を示す図である。
第９工程を説明するためにワード線方向に沿って見た断
面を示す図である。
【図２２】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第９工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
第９工程を説明するためにデータ線方向に沿って見た断
面を示す図である。
【図２３】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１０工程を説明するためにワード線方向に沿って見た
断面を示す図である。
第１０工程を説明するためにワード線方向に沿って見た
断面を示す図である。
【図２４】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１０工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
第１０工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
【図２５】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１１工程を説明するためにワード線方向に沿って見た
断面を示す図である。
第１１工程を説明するためにワード線方向に沿って見た
断面を示す図である。
【図２６】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１１工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
第１１工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
【図２７】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１２工程を説明するためにワード線方向に沿って見た
断面を示す図である。
第１２工程を説明するためにワード線方向に沿って見た
断面を示す図である。
【図２８】 図１〜３で示すＥＥＰＲＯＭの製造方法の
第１２工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
第１２工程を説明するためにデータ線方向に沿って見た
断面を示す図である。
【図２９】 従来のＥＥＰＲＯＭの断面を示す図であ
る。
る。
１ シリコン基板、１ａ 切欠、２ａ，２ｂ トレン
チ、３ ゲート酸化膜、４ａ，４ｂ，４ｃ 分離酸化
膜、５ａ，５ｂ，５ｃ，５ｄ ソース領域、６ａ，６
ｂ，６ｃ，６ｄ ドレイン領域、７ ＯＮＯ膜、８ａ，
８ｂ，８ｃ，８ｄ フローティングゲート電極、９ａ，
９ｂ，９ｃ，９ｄ フローティングゲート電極。
チ、３ ゲート酸化膜、４ａ，４ｂ，４ｃ 分離酸化
膜、５ａ，５ｂ，５ｃ，５ｄ ソース領域、６ａ，６
ｂ，６ｃ，６ｄ ドレイン領域、７ ＯＮＯ膜、８ａ，
８ｂ，８ｃ，８ｄ フローティングゲート電極、９ａ，
９ｂ，９ｃ，９ｄ フローティングゲート電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AB08 AC02 AD51 AD60 AD61 AD62 AE02 AE08 AF06 AF07 AF10 AG30 5F083 EP02 EP23 EP55 ER03 ER09 ER14 ER19 ER21 ER30 GA21 GA30 KA01 KA05 KA11 LA12 LA16 LA20 MA01 MA16 NA01
Claims (13)
- 【請求項１】 主表面を有する半導体基板と、 ほぼ〈１００〉方向に沿って連続して延びるように前記
半導体基板の主表面の上に形成された複数の帯状分離絶
縁膜と、 複数の前記分離絶縁膜の間に設けられており、ほぼ〈１
００〉方向に沿って連続して延びるように前記半導体基
板の主表面に形成された複数の帯状不純物領域と、 複数の前記不純物領域の間に設けられており、前記半導
体基板の主表面の上に第１の誘電体膜を介在させて形成
されたフローティングゲート電極と、 前記フローティングゲート電極の上に第２の誘電体膜を
介在させて形成されたコントロールゲート電極とを備え
た、不揮発性半導体記憶装置。 - 【請求項２】 前記不純物領域は、ホウ素またはヒ素を
含む、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記半導体基板の主表面には、ほぼ〈１
００〉方向に沿って連続して延びるように複数の溝が形
成されており、前記溝の各々に前記分離絶縁膜の各々が
埋込まれている、請求項１または２に記載の不揮発性半
導体記憶装置。 - 【請求項４】 前記半導体基板は、ダイヤモンド型構造
を有する元素の単結晶からなる、請求項１〜３のいずれ
か１項に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記半導体基板は、シリコンを含む、請
求項１〜４のいずれか１項に記載の不揮発性半導体記憶
装置。 - 【請求項６】 前記フローティングゲート電極は、ほぼ
〈１００〉方向に沿って互いに間隔をあけて形成された
複数のフローティングゲート電極である、請求項１〜５
のいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項７】 前記分離絶縁膜と前記不純物領域とは互
いに平行に延びている、請求項１〜６のいずれか１項に
記載の不揮発性半導体記憶装置。 - 【請求項８】 前記コントロールゲート電極はある方向
に沿って連続して延びるように形成された複数のコント
ロールゲート電極であり、前記分離絶縁膜と前記不純物
領域とが延びる方向と、前記コントロールゲート電極が
延びる方向とは、ほぼ直交する、請求項１〜７のいずれ
か１項に記載の不揮発性半導体記憶装置。 - 【請求項９】 主表面を有する半導体基板と、 ほぼ〈１００〉方向に沿って連続して延びるように前記
半導体基板の主表面の上に形成された複数の帯状分離絶
縁膜と、 複数の前記分離絶縁膜の間に設けられており、複数の前
記分離絶縁膜が延びる方向と平行に延びるように前記半
導体基板の主表面に形成された複数の帯状不純物領域
と、 複数の前記不純物領域の間に設けられており、前記半導
体基板の主表面の上に第１の誘電体膜を介在させて形成
されたフローティングゲート電極と、 前記フローティングゲート電極の上に第２の誘電体膜を
介在させて形成されたコントロールゲート電極とを備
え、 前記フローティングゲート電極は、ほぼ〈１００〉方向
に沿って互いに間隔をあけて形成された複数のフローテ
ィングゲート電極であり、 前記コントロールゲート電極は、ある方向に沿って連続
して延びるように形成された複数のコントロールゲート
電極であり、 前記分離絶縁膜と前記不純物領域とが延びる方向と、前
記コントロールゲート電極が延びる方向とは、ほぼ直交
する、不揮発性半導体記憶装置。 - 【請求項１０】 ほぼ〈１００〉方向に沿って連続して
延びるように半導体基板の主表面の上に複数の帯状分離
絶縁膜を形成する工程と、 複数の前記分離絶縁膜の間に、ほぼ〈１００〉方向に沿
って連続して延びるように前記半導体基板の主表面に複
数の帯状不純物領域を形成する工程と、 複数の前記不純物領域の間に、ほぼ〈１００〉方向に沿
って連続して延びるように前記半導体基板の主表面の上
に第１の誘電体膜を介在させて複数の帯状の第１の導電
層を形成する工程と、 前記第１の導電層の上に第２の誘電体膜を介在させて第
２の導電層を形成する工程と、 前記第１と第２の導電層をエッチングすることにより、
前記半導体基板の主表面の上に前記第１の誘電体膜を介
在させてフローティングゲート電極を形成するととも
に、前記フローティングゲート電極の上に第２の誘電体
膜を介在させてコントロールゲート電極を形成する工程
とを備えた、不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 前記コントロールゲート電極を形成す
る工程は、前記第１の導電層の延びる方向とほぼ直交す
る方向に連続して延びるように複数の帯状のコントロー
ルゲート電極を形成する工程を含む、請求項１０に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 前記フローティングゲート電極を形成
する工程は、ほぼ〈１００〉方向に沿って互いに間隔を
あけて複数のフローティングゲート電極を形成する工程
を含む、請求項１０または１１に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項１３】 複数の前記分離絶縁膜を形成する工程
は、〈１００〉方向を示す切欠が設けられた前記半導体
基板を用いて複数の前記分離絶縁膜を形成することを含
む、請求項１０〜１２のいずれか１項の記載の不揮発性
半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349833A JP2000174148A (ja) | 1998-12-09 | 1998-12-09 | 不揮発性半導体記憶装置およびその製造方法 |
| US09/324,808 US6469338B2 (en) | 1998-12-09 | 1999-06-03 | Non-volatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349833A JP2000174148A (ja) | 1998-12-09 | 1998-12-09 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174148A true JP2000174148A (ja) | 2000-06-23 |
Family
ID=18406426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349833A Withdrawn JP2000174148A (ja) | 1998-12-09 | 1998-12-09 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6469338B2 (ja) |
| JP (1) | JP2000174148A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010645A (ja) * | 2006-06-29 | 2008-01-17 | Toshiba Corp | 半導体記憶装置 |
| JP2008153377A (ja) * | 2006-12-15 | 2008-07-03 | Nec Electronics Corp | 不揮発性半導体メモリ及びその動作方法 |
| JP2008153381A (ja) * | 2006-12-15 | 2008-07-03 | Nec Electronics Corp | 不揮発性半導体メモリ及びその動作方法 |
| CN100437970C (zh) * | 2003-03-07 | 2008-11-26 | 琥珀波系统公司 | 一种结构及用于形成半导体结构的方法 |
| JP2014165372A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031702A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100641365B1 (ko) | 2005-09-12 | 2006-11-01 | 삼성전자주식회사 | 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들 |
| DE102004048096A1 (de) * | 2004-09-30 | 2006-04-27 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| US8269287B2 (en) * | 2007-05-25 | 2012-09-18 | Cypress Semiconductor Corporation | Floating gate memory device with increased coupling coefficient |
| US10056395B2 (en) * | 2016-03-29 | 2018-08-21 | Macronix International Co., Ltd. | Method of improving localized wafer shape changes |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010655A (ja) | 1983-06-30 | 1985-01-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6156446A (ja) | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS61114548A (ja) | 1984-11-09 | 1986-06-02 | Res Dev Corp Of Japan | 半導体素子分離帯の形成方法 |
| JPS63228710A (ja) | 1987-03-18 | 1988-09-22 | Toshiba Corp | 半導体装置 |
| US5171703A (en) | 1991-08-23 | 1992-12-15 | Intel Corporation | Device and substrate orientation for defect reduction and transistor length and width increase |
| JPH0555493A (ja) | 1991-08-26 | 1993-03-05 | Toshiba Corp | 半導体集積回路装置 |
| JP3273582B2 (ja) * | 1994-05-13 | 2002-04-08 | キヤノン株式会社 | 記憶装置 |
| JPH08107158A (ja) | 1994-10-04 | 1996-04-23 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
| JPH1117035A (ja) * | 1997-06-24 | 1999-01-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
-
1998
- 1998-12-09 JP JP10349833A patent/JP2000174148A/ja not_active Withdrawn
-
1999
- 1999-06-03 US US09/324,808 patent/US6469338B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437970C (zh) * | 2003-03-07 | 2008-11-26 | 琥珀波系统公司 | 一种结构及用于形成半导体结构的方法 |
| JP2008010645A (ja) * | 2006-06-29 | 2008-01-17 | Toshiba Corp | 半導体記憶装置 |
| JP2008153377A (ja) * | 2006-12-15 | 2008-07-03 | Nec Electronics Corp | 不揮発性半導体メモリ及びその動作方法 |
| JP2008153381A (ja) * | 2006-12-15 | 2008-07-03 | Nec Electronics Corp | 不揮発性半導体メモリ及びその動作方法 |
| JP2014165372A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020005561A1 (en) | 2002-01-17 |
| US6469338B2 (en) | 2002-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3966707B2 (ja) | 半導体装置及びその製造方法 | |
| US8014204B2 (en) | Semiconductor device | |
| US7195967B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US5786612A (en) | Semiconductor device comprising trench EEPROM | |
| KR100876851B1 (ko) | 적층된 박막 트랜지스터 비휘발성 메모리 소자 및 그것을제조하기 위한 방법 | |
| US5303185A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| JPH11163303A (ja) | 不揮発性半導体記憶装置 | |
| JPH1117035A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100390889B1 (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20010070035A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP4405489B2 (ja) | 不揮発性半導体メモリ | |
| KR20000048526A (ko) | 자기 정렬 비휘발성 메모리 셀 | |
| KR100743513B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2000174148A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5332914A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| EP0698287A1 (en) | A method for forming a virtual-ground flash eprom array with floating gates that are self aligned to the field oxide regions of the array | |
| US5304505A (en) | Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| KR100643468B1 (ko) | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 | |
| KR100399380B1 (ko) | 불휘발성 반도체 기억장치, 그의 독출 및 기입 방법, 그의 제조방법 | |
| US20080080249A1 (en) | Non-volatile memory, fabricating method and operating method thereof | |
| US20080042191A1 (en) | Non-volatile memory device and method of fabricating the same | |
| JP2007142468A (ja) | 半導体装置 | |
| KR100673226B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR20000005969A (ko) | 비휘발성반도체디바이스및그제조방법 | |
| EP0021776A1 (en) | Semiconductor memory device and method of making same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060307 |