JPS6010655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6010655A JPS6010655A JP11698083A JP11698083A JPS6010655A JP S6010655 A JPS6010655 A JP S6010655A JP 11698083 A JP11698083 A JP 11698083A JP 11698083 A JP11698083 A JP 11698083A JP S6010655 A JPS6010655 A JP S6010655A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はシリコン基板に生じる結晶欠陥を抑止する半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
LSIの高集積化のため素子構造の立体化および素子寸
法の縮小化が進められているが、これに伴いLS丁製造
工程中の各種熱処理時に応力集中による結晶欠陥が生じ
易くなった。応力集中が生じ易い代表的構造を第1図に
示す。第1図(a)はシリコン基板1に深い溝2を形成
した後熱酸化膜3を形成した状態を示す図である。なお
熱酸化時には溝2の開口部を除いて窒化シリコン膜4で
被覆している。このような構造は素子間の絶縁分離に用
いられるが、」―配溝2の−l−隅5および下隅6に熱
酸化時の応力が集中し、基板1のこれに対応する個所に
結晶欠陥が発生しやすい。結晶欠陥はIJ−り電流の原
因となり半導体素子の特性を劣化させる。第1図(b)
はMIS構造を示す図でシリコン基板1の表面に形成し
た絶縁膜7」−に、多結晶シリコン、タングステン、モ
リブデンのうち少くとも1種からなる材料の電極8を形
成している。絶縁膜7の薄膜化により電極8を形成する
材料により生じた応力が上記電極8の下部エツジ9に集
中しやすく、さらに上記のように基板1上の薄い絶縁膜
7に密着する電極8の」−に窒化シリコン膜1oのよう
な内部応力が大きい膜を堆積すると、」−記電極8のエ
ツジ9に、より大きな応力が集中して、シリコン基板1
の」−記エツジ9に対応する個所に結晶欠陥がさらに生
じやすくなる。
法の縮小化が進められているが、これに伴いLS丁製造
工程中の各種熱処理時に応力集中による結晶欠陥が生じ
易くなった。応力集中が生じ易い代表的構造を第1図に
示す。第1図(a)はシリコン基板1に深い溝2を形成
した後熱酸化膜3を形成した状態を示す図である。なお
熱酸化時には溝2の開口部を除いて窒化シリコン膜4で
被覆している。このような構造は素子間の絶縁分離に用
いられるが、」―配溝2の−l−隅5および下隅6に熱
酸化時の応力が集中し、基板1のこれに対応する個所に
結晶欠陥が発生しやすい。結晶欠陥はIJ−り電流の原
因となり半導体素子の特性を劣化させる。第1図(b)
はMIS構造を示す図でシリコン基板1の表面に形成し
た絶縁膜7」−に、多結晶シリコン、タングステン、モ
リブデンのうち少くとも1種からなる材料の電極8を形
成している。絶縁膜7の薄膜化により電極8を形成する
材料により生じた応力が上記電極8の下部エツジ9に集
中しやすく、さらに上記のように基板1上の薄い絶縁膜
7に密着する電極8の」−に窒化シリコン膜1oのよう
な内部応力が大きい膜を堆積すると、」−記電極8のエ
ツジ9に、より大きな応力が集中して、シリコン基板1
の」−記エツジ9に対応する個所に結晶欠陥がさらに生
じやすくなる。
マタ従来より第2図に示すようにシリコン基板11には
(100)結晶面(厳密には(100)面から約4度傾
斜した而)を主面とするウェーハが用いられ、素子パタ
ーン12の各辺は(110)方向に主に配向されている
。」二記従来例に記した第1図(a)の溝パターンや同
図(b)の電極パターンをこのように配向すると、」−
記パターンのエツジに沿った結晶欠陥がシリコン基板に
発生しやすいという欠点があった。
(100)結晶面(厳密には(100)面から約4度傾
斜した而)を主面とするウェーハが用いられ、素子パタ
ーン12の各辺は(110)方向に主に配向されている
。」二記従来例に記した第1図(a)の溝パターンや同
図(b)の電極パターンをこのように配向すると、」−
記パターンのエツジに沿った結晶欠陥がシリコン基板に
発生しやすいという欠点があった。
本発明の目的はシリコン基板に溝を形成する際、または
シリコン基板上の3Qnm以下の絶縁膜を介して、多結
晶シリコン、タングステン、モリブデンのうち少くとも
1種からなる電極を形成する際に、上記溝または電極の
パターンのエツジにおきる応力集中によりシリコン基板
こと発生する結晶欠陥を抑止する半導体装置の製造方法
を得ることにある。
シリコン基板上の3Qnm以下の絶縁膜を介して、多結
晶シリコン、タングステン、モリブデンのうち少くとも
1種からなる電極を形成する際に、上記溝または電極の
パターンのエツジにおきる応力集中によりシリコン基板
こと発生する結晶欠陥を抑止する半導体装置の製造方法
を得ることにある。
」二記のようにシリコン基板に結晶欠陥が発生ずる応力
の目安は10I0(3Yn/crl程度であるが、シリ
コンの結晶方位によってこの結晶欠陥発生応力に差があ
り、また溝または電極のパターンエツジにおける応力集
中が大きい場合に結晶欠陥発生率の結晶方位依存性が顕
著であることに基き、」二記の目的を達成するために本
発明による半導体装置の製造方法は、シリコン基板に溝
を形成する際、またはシリコン基板−にの30内m以下
の絶縁物を介して、多結晶シリコン、タングステン、モ
リブデンのうち少くとも1種からなる電極を形成する際
に、」二記溝または電極のパターンのエツジがシリコン
基板の(]、 ]、 O)方位となす角度を15度以上
とすることζこよって、シリコン基板における結晶欠陥
の発 1生を抑止したものである。
の目安は10I0(3Yn/crl程度であるが、シリ
コンの結晶方位によってこの結晶欠陥発生応力に差があ
り、また溝または電極のパターンエツジにおける応力集
中が大きい場合に結晶欠陥発生率の結晶方位依存性が顕
著であることに基き、」二記の目的を達成するために本
発明による半導体装置の製造方法は、シリコン基板に溝
を形成する際、またはシリコン基板−にの30内m以下
の絶縁物を介して、多結晶シリコン、タングステン、モ
リブデンのうち少くとも1種からなる電極を形成する際
に、」二記溝または電極のパターンのエツジがシリコン
基板の(]、 ]、 O)方位となす角度を15度以上
とすることζこよって、シリコン基板における結晶欠陥
の発 1生を抑止したものである。
・ 3 ・
〔発明の実施例〕
つぎに本発明の実施例を図面とともに説明する。
第3図は本発明における効果を知るためのパターンを示
す平面図、第4図は本発明の一実施例を示すウェーハの
平面図、第5図は応力集中が顕著な他の構造例を示す断
面図である。(100)シリコン基板」二に第3図に示
す溝部2]と島部22とを交互に繰返す放射状のパター
ンを形成した。溝部21の断面形状は第1図(a)に示
すとおりて、同図における溝2の深さは5μm、溝内酸
化膜3の厚さは08μm、耐酸化膜である窒化シリコン
膜4およびパッド酸化膜3′の厚さはそれぞれ120n
m、5Qnmとした。このように放射状に配列された溝
パターン21を形成した後ぶつ酸溶液によって上記窒化
シリコン膜4と酸化膜3およびパッド酸化膜3′を除去
し、5eCcoエツチ液によりシリコン基板の結晶欠陥
を調べた結果、(110)結晶方位から±15度未満の
角度範囲23内にある溝パターン21のエツジに対応す
るシリコン基板には多数の結晶欠陥が認められたが、<
110>結晶方位と15度以」―の角度・ 4 ・ をなす領域24では結晶欠陥が全く認められなかった。
す平面図、第4図は本発明の一実施例を示すウェーハの
平面図、第5図は応力集中が顕著な他の構造例を示す断
面図である。(100)シリコン基板」二に第3図に示
す溝部2]と島部22とを交互に繰返す放射状のパター
ンを形成した。溝部21の断面形状は第1図(a)に示
すとおりて、同図における溝2の深さは5μm、溝内酸
化膜3の厚さは08μm、耐酸化膜である窒化シリコン
膜4およびパッド酸化膜3′の厚さはそれぞれ120n
m、5Qnmとした。このように放射状に配列された溝
パターン21を形成した後ぶつ酸溶液によって上記窒化
シリコン膜4と酸化膜3およびパッド酸化膜3′を除去
し、5eCcoエツチ液によりシリコン基板の結晶欠陥
を調べた結果、(110)結晶方位から±15度未満の
角度範囲23内にある溝パターン21のエツジに対応す
るシリコン基板には多数の結晶欠陥が認められたが、<
110>結晶方位と15度以」―の角度・ 4 ・ をなす領域24では結晶欠陥が全く認められなかった。
なおシリコン基板に結晶欠陥を発生する応力および溝パ
ターンエツジの応力集中はつぎのような場合により大き
くなる。すなわち(1)溝が深い、(2)溝幅が狭い(
溝で囲まれた島領域の幅が狭い)、(3)溝内酸化膜が
厚い、(4)窒化シリコン膜が厚い、(5)溝の断面形
状におけるエツジが急峻になっている、などの場合であ
る。応力が非常に大きい場合には結晶方位によって結晶
欠陥を完全に抑止することができないが、<1.10>
結晶方位から15度未満にある領域23と15度以」二
の領域24とでは結晶欠陥の発生率に顕著な差が認めら
れ、15度以上の領域では結晶欠陥が著しく少なかった
。結晶方位による結晶欠陥発生率の差は第1図(b)に
示したMIS構造においても同様であった。すなわち(
100)シリコン基板上に20〜3Qnmの熱酸化膜を
形成し、多結晶シリコン、タングステン、モリブデンの
うち少くとも1種からなる電極を放射状に配置して30
0nmの厚さに形成した後、N2ガス雰囲気中において
1000°Cで20分間の熱処理を行った。上記酸化膜
および電極をぶつ酸溶液で除去し5eccoエツヂ液で
シリコン基板の結晶欠陥を調べた結果、<:110)結
晶方位と15度未満の角度をなす電極パターンのエツジ
部に対応する個所に結晶欠陥が発生し、それ以外のとこ
ろには結晶欠陥が発生しなかった。また上記電極パター
ンを覆うように120nm程度の窒化シリコン膜を付着
した場合や、電極をマスクとしたイオン打込み(例えば
Pを1014cm−1の濃度で打込みMOS−FETの
ソース、ドレインを形成する)がある場合にはシリコン
基板における結晶欠陥の発生率が増大した。しかしこの
ような場合でも<110>結晶方位と15度以」二の角
度をなす電極パターンのエツジに対応する領域にはほと
んど結晶欠陥が認められなかった。
ターンエツジの応力集中はつぎのような場合により大き
くなる。すなわち(1)溝が深い、(2)溝幅が狭い(
溝で囲まれた島領域の幅が狭い)、(3)溝内酸化膜が
厚い、(4)窒化シリコン膜が厚い、(5)溝の断面形
状におけるエツジが急峻になっている、などの場合であ
る。応力が非常に大きい場合には結晶方位によって結晶
欠陥を完全に抑止することができないが、<1.10>
結晶方位から15度未満にある領域23と15度以」二
の領域24とでは結晶欠陥の発生率に顕著な差が認めら
れ、15度以上の領域では結晶欠陥が著しく少なかった
。結晶方位による結晶欠陥発生率の差は第1図(b)に
示したMIS構造においても同様であった。すなわち(
100)シリコン基板上に20〜3Qnmの熱酸化膜を
形成し、多結晶シリコン、タングステン、モリブデンの
うち少くとも1種からなる電極を放射状に配置して30
0nmの厚さに形成した後、N2ガス雰囲気中において
1000°Cで20分間の熱処理を行った。上記酸化膜
および電極をぶつ酸溶液で除去し5eccoエツヂ液で
シリコン基板の結晶欠陥を調べた結果、<:110)結
晶方位と15度未満の角度をなす電極パターンのエツジ
部に対応する個所に結晶欠陥が発生し、それ以外のとこ
ろには結晶欠陥が発生しなかった。また上記電極パター
ンを覆うように120nm程度の窒化シリコン膜を付着
した場合や、電極をマスクとしたイオン打込み(例えば
Pを1014cm−1の濃度で打込みMOS−FETの
ソース、ドレインを形成する)がある場合にはシリコン
基板における結晶欠陥の発生率が増大した。しかしこの
ような場合でも<110>結晶方位と15度以」二の角
度をなす電極パターンのエツジに対応する領域にはほと
んど結晶欠陥が認められなかった。
上記のように(100)基板上に溝や電極パターンを形
成する際に、パターンエツジの方向が(110)結晶方
位と15度以上になるように規定することによって、結
晶欠陥の発生を著しく抑止することができる。具体的に
は第4図に示すようにオリ7 ラ(0rientati
on Flat ) 33を<100〉方位(広くは(
100)方位と30度以内の方向)に形成したウェーハ
を用い、パターン32のエツジ34.35は大部分が」
二記オリフラと垂直または平行なく100>方位となる
ようにするとよい。基板の<110>方位との角度が1
5度未満の領域にパターンの角36が形成されたり、1
μm以下程度の短いパターンエツジが<110>方位と
15度未満の方向に形成されることはやむをえない。パ
ターンの長辺34の方向を(110>方位と15度以上
にすることが、シリコン基板の結晶欠陥発生率を下げる
ポイントである。
成する際に、パターンエツジの方向が(110)結晶方
位と15度以上になるように規定することによって、結
晶欠陥の発生を著しく抑止することができる。具体的に
は第4図に示すようにオリ7 ラ(0rientati
on Flat ) 33を<100〉方位(広くは(
100)方位と30度以内の方向)に形成したウェーハ
を用い、パターン32のエツジ34.35は大部分が」
二記オリフラと垂直または平行なく100>方位となる
ようにするとよい。基板の<110>方位との角度が1
5度未満の領域にパターンの角36が形成されたり、1
μm以下程度の短いパターンエツジが<110>方位と
15度未満の方向に形成されることはやむをえない。パ
ターンの長辺34の方向を(110>方位と15度以上
にすることが、シリコン基板の結晶欠陥発生率を下げる
ポイントである。
なお結晶方位を」二記のように規定しても、LOCO8
(Local 0xidation of 5ilic
on ) ノ場合のように応力集中が顕著でない場合に
は、結晶欠陥の発生を抑止する効果が小さい。r、 a
c o sでは窒化シリコンをマスクとしてシリコン
基板の熱酸化を行うが、溝を形成していないため比較的
広い範囲に応力が分布し、結晶欠陥発生率の結晶方位依
存性が小さくなる。同様のことはMTS構造の絶縁膜を
3Qnmをこえる厚さにした場合についても認められた
。す !なわち基板」二に溝や電極のパターンを形成す
る際づ・ −に、パターンエツジの方向と結晶方位とのなす角度を
規定し基板に発生する結晶欠陥を抑止する方法は、」−
記のように応力集中が顕著な構造においてだけ有効であ
る。
(Local 0xidation of 5ilic
on ) ノ場合のように応力集中が顕著でない場合に
は、結晶欠陥の発生を抑止する効果が小さい。r、 a
c o sでは窒化シリコンをマスクとしてシリコン
基板の熱酸化を行うが、溝を形成していないため比較的
広い範囲に応力が分布し、結晶欠陥発生率の結晶方位依
存性が小さくなる。同様のことはMTS構造の絶縁膜を
3Qnmをこえる厚さにした場合についても認められた
。す !なわち基板」二に溝や電極のパターンを形成す
る際づ・ −に、パターンエツジの方向と結晶方位とのなす角度を
規定し基板に発生する結晶欠陥を抑止する方法は、」−
記のように応力集中が顕著な構造においてだけ有効であ
る。
応力集中が顕著な他の構造例を第5図に示す。
第5図(a)は溝を設けたシリコン基板41の表面と溝
の内面に設けた酸化膜42」ユに、溝の側壁を覆う耐酸
化膜である窒化シリコン膜43を形成し、」―肥満の底
面に酸化膜44を形成したものである。これは溝の一部
または全部に埋込み酸化膜を形成するためにしばしば用
いられる方法であるが、上記の場合には溝底部のエツジ
45に応力集中が生じる。第5図(b)は絶縁分離領域
を平坦化するためシリコン基板41に設けた溝内面を酸
化膜46および窒化シリコン膜47よりなる絶縁膜で被
覆した後、多結晶シリコン48を埋込み、その表面に酸
化膜49を形成したものである。この場合酸化膜49を
形成する際の応力が溝底部のエツジ50に集中すること
になる。
の内面に設けた酸化膜42」ユに、溝の側壁を覆う耐酸
化膜である窒化シリコン膜43を形成し、」―肥満の底
面に酸化膜44を形成したものである。これは溝の一部
または全部に埋込み酸化膜を形成するためにしばしば用
いられる方法であるが、上記の場合には溝底部のエツジ
45に応力集中が生じる。第5図(b)は絶縁分離領域
を平坦化するためシリコン基板41に設けた溝内面を酸
化膜46および窒化シリコン膜47よりなる絶縁膜で被
覆した後、多結晶シリコン48を埋込み、その表面に酸
化膜49を形成したものである。この場合酸化膜49を
形成する際の応力が溝底部のエツジ50に集中すること
になる。
なお溝の埋込みにシリコンと膨張係数が大きく異る材料
を使用した場合においても、その後の熱鋸・ 8 ・ 理工程で上記と同様の応力集中が発生する。第5図(C
)はシリコン基板/111−に設けられた酸化膜51お
よび窒化シリコン膜52の開口部に多結晶シリコン電極
53を被着したもので、シリコン基板41中のある領域
から電極を取出す時にしばしば用いられる構造である。
を使用した場合においても、その後の熱鋸・ 8 ・ 理工程で上記と同様の応力集中が発生する。第5図(C
)はシリコン基板/111−に設けられた酸化膜51お
よび窒化シリコン膜52の開口部に多結晶シリコン電極
53を被着したもので、シリコン基板41中のある領域
から電極を取出す時にしばしば用いられる構造である。
このような構造を形成した後、」二記多結晶シリコン電
極53に不純物拡散などの熱処理を行うと多結晶シリコ
ン電極53のエツジ54に応力集中がおこる。
極53に不純物拡散などの熱処理を行うと多結晶シリコ
ン電極53のエツジ54に応力集中がおこる。
上記のように基本的にはシリコン基板に溝パターンを形
成するか、あるいはシリコン基板に3Q nm以下の絶
縁膜を介して設けた電極パターンを形成した状態で、こ
れらのパターンに応力が加えられるとパターンのエツジ
に応力集中がおこると考えられ、この応力集中によって
シリコン基板上の対応する個所に結晶方位に依存する結
晶欠陥を生じることになる。
成するか、あるいはシリコン基板に3Q nm以下の絶
縁膜を介して設けた電極パターンを形成した状態で、こ
れらのパターンに応力が加えられるとパターンのエツジ
に応力集中がおこると考えられ、この応力集中によって
シリコン基板上の対応する個所に結晶方位に依存する結
晶欠陥を生じることになる。
なお」二記には一般に用いられている(100)シリコ
ン基板の場合について記したが、その他の(111)、
(1,10)基板についても同様の結晶欠陥抑止法を適
用することができる。(1,11)基板では<112>
方位と10度以上の角度をなすようにパターンエツジを
配置すると結晶欠陥を抑止することができる。すなわち
パターンを形成する際にオリフラを(123)方位と平
行にするとよい。また(no)基板では(100>方位
および<111>方位を避けてパターンのエツジを配置
するとよい。
ン基板の場合について記したが、その他の(111)、
(1,10)基板についても同様の結晶欠陥抑止法を適
用することができる。(1,11)基板では<112>
方位と10度以上の角度をなすようにパターンエツジを
配置すると結晶欠陥を抑止することができる。すなわち
パターンを形成する際にオリフラを(123)方位と平
行にするとよい。また(no)基板では(100>方位
および<111>方位を避けてパターンのエツジを配置
するとよい。
」二記のように本発明による半導体装置の製造方法は、
(100)シリコン基板に溝を形成するかまたは上記基
板上に3Q nm以下の絶縁膜を介して設けた多結晶シ
リコン、タングステン、モリブデンのうち少くとも1種
からなる電極パターンを形成する際に、上記溝または電
極パターンのエツジが基板の<110>結晶方位となす
角度を15度以上としたことにより、応力集中がおきや
すいパターンエツジに対応するシリコン基板に結晶欠陥
が発生するのを抑止することができる。したがって従来
製造されている半導体装置の製造歩留りや性能を向」二
できるだけでなく、より応力が発生しやすい新素子構造
や新材料あるいは新プロセスに適用しても、シリコン基
板に結晶欠陥を発生することなく半導体装置を製造する
ことが可能である。
(100)シリコン基板に溝を形成するかまたは上記基
板上に3Q nm以下の絶縁膜を介して設けた多結晶シ
リコン、タングステン、モリブデンのうち少くとも1種
からなる電極パターンを形成する際に、上記溝または電
極パターンのエツジが基板の<110>結晶方位となす
角度を15度以上としたことにより、応力集中がおきや
すいパターンエツジに対応するシリコン基板に結晶欠陥
が発生するのを抑止することができる。したがって従来
製造されている半導体装置の製造歩留りや性能を向」二
できるだけでなく、より応力が発生しやすい新素子構造
や新材料あるいは新プロセスに適用しても、シリコン基
板に結晶欠陥を発生することなく半導体装置を製造する
ことが可能である。
第1図は応力集中が生じやすい代表的構造を示す断面図
で、(a)はシリコン基板に形成した深い溝、(1))
はシリコン基板」−のメ1jい絶縁膜を介して形成した
電極を示す。第2図は従来のパターン配向を示すウェー
ハの平面図、第3図は本発明における効果を知るための
パターンを示す平面図、第4図は本発明の一実施例のパ
ターン配向を示すウェー71の平面図、第5図は応力集
中が顕著な他の構造例を示す断面図である。 1 、3] 、 41・・・シリコン基板2・・・溝 7・・・絶縁膜 8.53・・・電極 電 代理人弁理士 中村純之助 矛4図 ′。 (−:=〕≧二式;34 %式%(5)
で、(a)はシリコン基板に形成した深い溝、(1))
はシリコン基板」−のメ1jい絶縁膜を介して形成した
電極を示す。第2図は従来のパターン配向を示すウェー
ハの平面図、第3図は本発明における効果を知るための
パターンを示す平面図、第4図は本発明の一実施例のパ
ターン配向を示すウェー71の平面図、第5図は応力集
中が顕著な他の構造例を示す断面図である。 1 、3] 、 41・・・シリコン基板2・・・溝 7・・・絶縁膜 8.53・・・電極 電 代理人弁理士 中村純之助 矛4図 ′。 (−:=〕≧二式;34 %式%(5)
Claims (1)
- 【特許請求の範囲】 (1,) (100)シリコン基板に溝を形成する半導
体装置の製造方法において、」二記溝のパターンエツジ
が基板の<ilo>結晶方位となす角度を15度以」二
とすることを特徴とする半導体装置の製造方法。 (2) (100)シリコン基板上に3Qnm以下の絶
縁膜を介して多結晶シリコン、タングステン、モリブデ
ンのうち少くとも1種からなる電極を形成する半導体装
置の製造方法において、上記電極のパターンエツジが基
板の(110)結晶方位となす角度を15度以上とする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11698083A JPS6010655A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11698083A JPS6010655A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6010655A true JPS6010655A (ja) | 1985-01-19 |
Family
ID=14700508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11698083A Pending JPS6010655A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6010655A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6469338B2 (en) | 1998-12-09 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and manufacturing method thereof |
-
1983
- 1983-06-30 JP JP11698083A patent/JPS6010655A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6469338B2 (en) | 1998-12-09 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and manufacturing method thereof |
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