JPH0320908B2 - - Google Patents
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- JPH0320908B2 JPH0320908B2 JP56089153A JP8915381A JPH0320908B2 JP H0320908 B2 JPH0320908 B2 JP H0320908B2 JP 56089153 A JP56089153 A JP 56089153A JP 8915381 A JP8915381 A JP 8915381A JP H0320908 B2 JPH0320908 B2 JP H0320908B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に同
一半導体基体上に２重ゲートMISトランジスタと
１層ゲートMISトランジスタが併設される構造の
半導体装置の製造方法に関する。
一半導体基体上に２重ゲートMISトランジスタと
１層ゲートMISトランジスタが併設される構造の
半導体装置の製造方法に関する。
EPROM（Erasable Progrommable Read
Only Memory）等に於てはフローテイング・ゲ
ートを有する２重ゲート・トランジスタからなる
メモリ素子と、１層ゲート・トランジスタからな
る周辺回路素子が同一半導体基板上に併設され
る。
Only Memory）等に於てはフローテイング・ゲ
ートを有する２重ゲート・トランジスタからなる
メモリ素子と、１層ゲート・トランジスタからな
る周辺回路素子が同一半導体基板上に併設され
る。
従来このように一半導体基板上に併設される２
重ゲート・トランジスタと一層ゲート・トランジ
スタを形成するに際しては、先ず第１図ａに示す
ように、シリコン（Si）基板１面がフイールド酸
化膜２により分離表出された第１の領域３及び第
２の領域４上に第１のゲート酸化膜５を形成した
後、該基板上に第１の多結晶Si層を気相成長し、
パターニングを行つて第１の領域３上を覆う第１
の多結晶Siパターン６を形成し、第２の領域４上
の第１のゲート酸化膜５を除去した後、前記第１
の多結晶Siパターン６及び第２の領域４上に第２
のゲート酸化膜７を形成し、しかる後該基板上に
第２の多結晶Si層８′を形成する。次いで第１図
ｂに示すように、上記第２の多結晶Si層８′に於
ける第１及び第２の領域３，４の上部位置に、ゲ
ート・パターンに対応する第１のフオトレジス
ト・パターン９を形成し、該第１のフオトレジス
ト・パターン９をマスクとして四ふつ化炭素
（CF4）ガスによるリアクテイブ・イオン・エツ
チング等の方法により第２の多結晶Si層８′を選
択エツチングして、第１の領域３を覆う第１の多
結晶Siパターン６及び第２の領域４上に第２のゲ
ート酸化膜７を介して第２の多結晶Siパターン８
を形成する。なお、該エツチングの際に第１のフ
オト・レジスト・パターン９の表面には極めて剥
離し易い変質層１０が形成される。次いで第１図
ｃに示すように、第１のフオト・レジスト・パタ
ーン９を被着させたまま、第２の領域４上に該領
域４全面を覆う第２のフオト・レジストパターン
１１を形成し、次いでふつ酸（HF）等を用いる
ウエツト・エツチング法により第１の領域３を覆
う第１の多結晶Siパターン６上に表出している第
２のゲート酸化膜７を選択的に除去した後、前記
第２のフオト・レジスト・パターン１１をマスク
としてCF4リアクテイブ・イオン・エツチング等
の方法により選択エツチングを行つて、第１図ｄ
に示すように第１の領域３上に表出する第１の多
結晶Siパターン６を選択的に除去する。次いで前
記第１及び第２のフオト・レジスト・パターン
９，１１をプラズマ・アツシング等の方法により
除去して後、HF等によるウエツト・エツチング
法により表出せしめられた第１のゲート酸化膜５
及び第２のゲート酸化膜７を除去して、第１図ｅ
に示すようにSi基板１面が表出せしめられた第１
の領域３上に第１のゲート酸化膜５、第１の多結
晶シリコン層６′、第２のゲート酸化膜７及び第
２の多結晶Si層８′からなる２重ゲートGdを、又
Si基板１面が表出せしめられた第２の領域４上に
第２のゲート酸化膜７及び第２の多結晶Si層８′
からなる１層ゲートGsを形成し、そして、該２
重ゲートGd、１層ゲートGs及びフイールド酸化
膜２をマスクとしてSi基板１面に該基板と逆導電
型の不純物を拡散せしめ、第１及び第２の領域
３，４にソース・ドレイン領域１２を形成する方
法が用いられていた。
重ゲート・トランジスタと一層ゲート・トランジ
スタを形成するに際しては、先ず第１図ａに示す
ように、シリコン（Si）基板１面がフイールド酸
化膜２により分離表出された第１の領域３及び第
２の領域４上に第１のゲート酸化膜５を形成した
後、該基板上に第１の多結晶Si層を気相成長し、
パターニングを行つて第１の領域３上を覆う第１
の多結晶Siパターン６を形成し、第２の領域４上
の第１のゲート酸化膜５を除去した後、前記第１
の多結晶Siパターン６及び第２の領域４上に第２
のゲート酸化膜７を形成し、しかる後該基板上に
第２の多結晶Si層８′を形成する。次いで第１図
ｂに示すように、上記第２の多結晶Si層８′に於
ける第１及び第２の領域３，４の上部位置に、ゲ
ート・パターンに対応する第１のフオトレジス
ト・パターン９を形成し、該第１のフオトレジス
ト・パターン９をマスクとして四ふつ化炭素
（CF4）ガスによるリアクテイブ・イオン・エツ
チング等の方法により第２の多結晶Si層８′を選
択エツチングして、第１の領域３を覆う第１の多
結晶Siパターン６及び第２の領域４上に第２のゲ
ート酸化膜７を介して第２の多結晶Siパターン８
を形成する。なお、該エツチングの際に第１のフ
オト・レジスト・パターン９の表面には極めて剥
離し易い変質層１０が形成される。次いで第１図
ｃに示すように、第１のフオト・レジスト・パタ
ーン９を被着させたまま、第２の領域４上に該領
域４全面を覆う第２のフオト・レジストパターン
１１を形成し、次いでふつ酸（HF）等を用いる
ウエツト・エツチング法により第１の領域３を覆
う第１の多結晶Siパターン６上に表出している第
２のゲート酸化膜７を選択的に除去した後、前記
第２のフオト・レジスト・パターン１１をマスク
としてCF4リアクテイブ・イオン・エツチング等
の方法により選択エツチングを行つて、第１図ｄ
に示すように第１の領域３上に表出する第１の多
結晶Siパターン６を選択的に除去する。次いで前
記第１及び第２のフオト・レジスト・パターン
９，１１をプラズマ・アツシング等の方法により
除去して後、HF等によるウエツト・エツチング
法により表出せしめられた第１のゲート酸化膜５
及び第２のゲート酸化膜７を除去して、第１図ｅ
に示すようにSi基板１面が表出せしめられた第１
の領域３上に第１のゲート酸化膜５、第１の多結
晶シリコン層６′、第２のゲート酸化膜７及び第
２の多結晶Si層８′からなる２重ゲートGdを、又
Si基板１面が表出せしめられた第２の領域４上に
第２のゲート酸化膜７及び第２の多結晶Si層８′
からなる１層ゲートGsを形成し、そして、該２
重ゲートGd、１層ゲートGs及びフイールド酸化
膜２をマスクとしてSi基板１面に該基板と逆導電
型の不純物を拡散せしめ、第１及び第２の領域
３，４にソース・ドレイン領域１２を形成する方
法が用いられていた。
然し上記従来方法に於ては、第２の多結晶Si層
８′をパターニングする際に、マスクとして用い
た第１のフオト・レジスト・パターン９表面に形
成された変質層１０が、前述のように極めて剥離
し易いために、ウエツト・エツチングにより第１
の領域３を覆う第１の多結晶Siパターン６上の第
２のゲート酸化膜７を除去するに際して剥離した
変質層１０の細片が第２のゲート酸化膜７上に附
着してエツチングを阻害し、第２のゲート酸化膜
７の残渣を生じ、第１の多結晶Siパターン６及び
その下部の第１のゲート酸化膜５を選択エツチン
グする際に、上記残渣の下部のエツチングが不充
分になり、第１の領域３に表出するSi基板１面に
第１の多結晶Si層６′や第１のゲート酸化膜５の
残渣が形成される。そのためソース・ドレイン領
域１２の拡散形成が不完全になり、２重ゲート・
MOSトランジスタの形成歩留まりが低下すると
いう問題があつた。更に、又前記レジストの変質
層は撥水性を有するため、前記第２の領域４上を
覆う第２のレジスタ・パターン１１の被覆性が低
下し、上記選択エツチング工程に於て第２の領域
４のSi基板１面が部分的に浸食され、１層ゲート
MOSトランジスタの形成歩留まりが低下すると
いう問題もあつた。
８′をパターニングする際に、マスクとして用い
た第１のフオト・レジスト・パターン９表面に形
成された変質層１０が、前述のように極めて剥離
し易いために、ウエツト・エツチングにより第１
の領域３を覆う第１の多結晶Siパターン６上の第
２のゲート酸化膜７を除去するに際して剥離した
変質層１０の細片が第２のゲート酸化膜７上に附
着してエツチングを阻害し、第２のゲート酸化膜
７の残渣を生じ、第１の多結晶Siパターン６及び
その下部の第１のゲート酸化膜５を選択エツチン
グする際に、上記残渣の下部のエツチングが不充
分になり、第１の領域３に表出するSi基板１面に
第１の多結晶Si層６′や第１のゲート酸化膜５の
残渣が形成される。そのためソース・ドレイン領
域１２の拡散形成が不完全になり、２重ゲート・
MOSトランジスタの形成歩留まりが低下すると
いう問題があつた。更に、又前記レジストの変質
層は撥水性を有するため、前記第２の領域４上を
覆う第２のレジスタ・パターン１１の被覆性が低
下し、上記選択エツチング工程に於て第２の領域
４のSi基板１面が部分的に浸食され、１層ゲート
MOSトランジスタの形成歩留まりが低下すると
いう問題もあつた。
本発明は上記問題点を除去する目的で、２重ゲ
ート・MISトランジスタの下部ゲート電極のパタ
ーニングに際して、上部ゲート電極をパターニン
グする際にマスクとして用いたフオト・レジス
ト・パターンをそのままマスクとして用いず、該
フオト・レジスト・パターンを除去した後、該フ
オト・レジスト・パターンの下部に予め設けられ
た電極材料層をマスクとして、２重ゲートの下部
電極のパターニングを行うことにより、前記フオ
ト・レジスト変質層によるエツチング障害を防止
する方法を提供する。
ート・MISトランジスタの下部ゲート電極のパタ
ーニングに際して、上部ゲート電極をパターニン
グする際にマスクとして用いたフオト・レジス
ト・パターンをそのままマスクとして用いず、該
フオト・レジスト・パターンを除去した後、該フ
オト・レジスト・パターンの下部に予め設けられ
た電極材料層をマスクとして、２重ゲートの下部
電極のパターニングを行うことにより、前記フオ
ト・レジスト変質層によるエツチング障害を防止
する方法を提供する。
即ち、本発明は２重ゲートMISトランジスタと
１層ゲートMISトランジスタが一半導体基体上に
併設される構造の半導体装置の製造方法に於て、
半導体基体面の表出する第１の領域に、第１のゲ
ート絶縁膜を介して該第１の領域全面を覆う第１
の電極材料パターンを形成する工程、該第１の電
極材料パターン及び半導体基体面の表出する第２
の領域上に、第２のゲート絶縁膜及び第２の電極
材料層を順次形成する工程、該第２の電極材料層
上に絶縁物層及び第３の電極材料層を順次形成す
る工程、第１のレジスト・パターンをマスクとし
て第３の電極材料層、絶縁物層及び第２の電極材
料層の選択エツチングを行い、第１の電極材料層
及び第２の領域表面の前記第２のゲート絶縁膜上
に、絶縁物層及び第３の電極材料層を上部に有す
る第２の電極材料パターンを形成する工程、前記
第１のレジスト・パターンを除去した後、第２の
領域上に該領域全面を覆う第２のレジスト・パタ
ーンを形成し、該第２のレジスト・パターンをマ
スクとして選択エツチングを行つて、第１の電極
材料パターン上に表出する第２のゲート絶縁膜を
除去する工程、前記第２のレジスト・パターンを
除去した後、第１の電極材料パターンの表出部及
び第２の電極材料パターン上の第３の電極材料層
をエツチング除去する工程、第２の電極材料パタ
ーン上の絶縁物層及び第１、第２の領域上に表出
せしめられた第１及び第２のゲート絶縁膜をエツ
チング除去して、第１の領域の半導体基体上に第
１のゲート絶縁膜、第１の電極材料層、第２のゲ
ート絶縁膜及び第２の電極材料層が順次積層され
てなる２重ゲートを、第２の領域の半導体基体上
に第２のゲート絶縁膜及び第２の電極材料層が順
次積層されてなる１層ゲートを形成する工程を有
することを特徴とする。
１層ゲートMISトランジスタが一半導体基体上に
併設される構造の半導体装置の製造方法に於て、
半導体基体面の表出する第１の領域に、第１のゲ
ート絶縁膜を介して該第１の領域全面を覆う第１
の電極材料パターンを形成する工程、該第１の電
極材料パターン及び半導体基体面の表出する第２
の領域上に、第２のゲート絶縁膜及び第２の電極
材料層を順次形成する工程、該第２の電極材料層
上に絶縁物層及び第３の電極材料層を順次形成す
る工程、第１のレジスト・パターンをマスクとし
て第３の電極材料層、絶縁物層及び第２の電極材
料層の選択エツチングを行い、第１の電極材料層
及び第２の領域表面の前記第２のゲート絶縁膜上
に、絶縁物層及び第３の電極材料層を上部に有す
る第２の電極材料パターンを形成する工程、前記
第１のレジスト・パターンを除去した後、第２の
領域上に該領域全面を覆う第２のレジスト・パタ
ーンを形成し、該第２のレジスト・パターンをマ
スクとして選択エツチングを行つて、第１の電極
材料パターン上に表出する第２のゲート絶縁膜を
除去する工程、前記第２のレジスト・パターンを
除去した後、第１の電極材料パターンの表出部及
び第２の電極材料パターン上の第３の電極材料層
をエツチング除去する工程、第２の電極材料パタ
ーン上の絶縁物層及び第１、第２の領域上に表出
せしめられた第１及び第２のゲート絶縁膜をエツ
チング除去して、第１の領域の半導体基体上に第
１のゲート絶縁膜、第１の電極材料層、第２のゲ
ート絶縁膜及び第２の電極材料層が順次積層され
てなる２重ゲートを、第２の領域の半導体基体上
に第２のゲート絶縁膜及び第２の電極材料層が順
次積層されてなる１層ゲートを形成する工程を有
することを特徴とする。
以下、本発明を一実施例について、第２図ａ乃
至ｉに示す工程断面図を用いて詳細に説明する。
至ｉに示す工程断面図を用いて詳細に説明する。
本発明の方法により２重ゲートMISトランジス
タと１層ゲートMISトランジスタが同一シリコン
（Si）基板上に併設された半導体装置を形成する
に際しては、第２図ａに示すように、例えばP-
型Si基板２１からなる被処理基板上に、通常の方
法により第１の領域２２及び第２の領域２３に於
てP-型Si基板２１面を表出する窓を有するフイ
ールド酸化膜２４を形成し、次いで熱酸化法によ
りP-型Si基板２１表出面に、例えば300〜500
〔Å〕程度の厚さを有する第１のゲート酸化膜２
５を形成し、次いで該被処理基板上に通常の化学
気相成長（CVD）法を用いて、例えば3000〜
5000〔Å〕程度の厚さの第１の多結晶Si層２６′を
形成した後、該第１の多結晶Si層２６′上に第１
の領域２２全面上を覆う第１のフオト・レジス
ト・パターン２０を形成する。次いで該フオト・
レジスト・パターン２０をマスクとして四ふつ化
炭素（CF4）プラズマ・エツチング等の方法によ
り第１の多結晶Si層２６′をパターニングした後、
ふつ酸（HF）等を用いて第２の領域２３上の第
１のゲート酸化膜２５をエツチング除去して、第
２図ｂに示すように第１の領域２２上に第１のゲ
ート酸化膜２５を介して該領域のP-型Si基板２
１面を覆う第１の多結晶Siパターン２６を形成
し、且つ第２の領域２３のP-型Si基板２１面を
表出せしめる。次いで第２図ｃに示すように熱酸
化法を用いて第１の多結晶Siパターン２６の表面
及び第２の領域２３に表出するP-型Si基板２１
面に、例えば300〜800〔Å〕程度の厚さの第２の
ゲート酸化膜２７を形成し、次いで該基板上に通
常のCVD法により3000〜5000〔Å〕程度の第２の
多結晶Si層２８′を堆積形成し、次いで熱酸化法
により該第２の多結晶Si層２８′の表面に500〔Å〕
程度の厚さの二酸化シリコン（SiO2）層２９を
形成し、次いでCVD法により該SiO2層２９上に
例えば1000〜2000〔Å〕程度の厚さの第３の多結
晶Si層３０を堆積形成し、次いで第１の領域２２
及び第２の領域２３を覆う第３の多結晶Si層３０
上にゲート電極パターンに対応する第２のフオ
ト・レジスト・パターン（特許請求の範囲記載の
第１のレジスト・パターンに対応）３１を形成す
る。次いで該第２のフオト・レジスト・パターン
３１をマスクとしてCF4ガスによるリアクテイ
ブ・イオンエツチング等の方法により第３の多結
晶Si層３０を、次いでHF等によりSiO2層２９
を、次いでCF4リアクテイブ・イオン・エツチン
ク法等により第２の多結晶Si層２８′を順次選択
エツチングして、第２図ｄに示すように、第１の
領域２２を覆う第１の多結晶Siパターン２６及び
第２の領域２３のP-型Si基板２１上に、第２の
ゲート酸化膜２７を介して、上部に第３の多結晶
Si層３０及びSiO2層２９を有する第２の多結晶Si
パターン２８を形成する。なお、上記リアクテイ
ブ・イオン・エツチングに於て、第２のフオト・
レジスト・パターン３１上には薄い変質層３２が
形成される。次いで第２のフオト・レジスト・パ
ターン３１を変質層３２と共に酸素（O2）プラ
ズマ処理等により除去した後、第２図ｅに示すよ
うに第２の領域２３上を第３のフオト・レジス
ト・パターン（特許請求の範囲記載の第２のレジ
ストパターンに対応）３３で覆い、HF等による
ウエツト・エツチングを施して、第１の多結晶Si
パターン２６上に表出している第２のゲート酸化
膜２７を選択的に除去する。なお、該本発明の方
法に於ては、第２の領域２３上を覆う第３のフオ
トレジスト・パターン３３は直かに第２の領域２
３に表出するSi基板２１面及び第３の多結晶Si層
３０上に接するので、被覆欠陥が生ずることがな
く、前記ウエツト・エツチングに際して第２の領
域２３は確実に保護される。又前記ウエツト・エ
ツチングに際して第２のフオト・レジスト・パタ
ーン３１をマスクとして用いないので、フオトレ
ジスト変質層３２の細片により第２のゲート酸化
膜２７のエツチングが阻害されることがなく選択
エツチングが完全に行われる。次いで第２図ｆに
示すように第２の領域２３上の第３のフオト・レ
ジスト・パターン３３をO2プラズマ処理等によ
り除去し、次いでCF4リアクテイブ・イオンエツ
チング等の方法により該基板面に表出している第
１の多結晶Siパターン２６及び、第２の多結晶Si
パターン２８上の第３の多結晶Si層３０をエツチ
ング除去し、第２図ｇに示すように、第１の領域
２２の第１のゲート酸化膜２５上に、第２のゲー
ト酸化膜２７を介して上層にSiO2膜２９を有す
る第２の多結晶Siパターン２８が積層された第１
の多結晶Siパターン２６を、又第２の領域２３の
第２のゲート酸化膜２７上に、上層にSiO2膜２
９を有する第２の多結晶Siパターン２８を形成す
る。次いで該基板面をHF等により全面エツチン
グして第２図ｈに示すように、第１の領域２２に
表出するP-型Si基板２１面上に第１のゲート酸
化膜２５、第１の多結晶Siパターン２６、第２の
ゲート酸化膜２７及び第２の多結晶Siパターン２
８が順次積層されてなる２重ゲートGdを、又第
２の領域２３に表出するP-型Si基板２１面上に
第２のゲート酸化膜２７と第２の多結晶Siパター
ン２８が順次積層されてなる一層ゲートGsを形
成する。次いで第２図ｉに示すように前記２重ゲ
ートGd、一層ゲートGs及びフイールド酸化膜２
４をマスクとして通常の方法によりＮ型不純物の
拡散を行い、第１、第２の領域２２，２３に表出
しているP-型Si基板２１面にN+型ソース・ドレ
イン領域３４を形成する。そして図示しないが以
後該基板上に絶縁膜の形成、アルミニウム配線の
形成、カバー絶縁膜の形成等がなされ、同一Si基
板上に２重ゲートMOSトランジスタと一層ゲー
トMOSトランジスタが併設される構造の半導体
装置が提供される。
タと１層ゲートMISトランジスタが同一シリコン
（Si）基板上に併設された半導体装置を形成する
に際しては、第２図ａに示すように、例えばP-
型Si基板２１からなる被処理基板上に、通常の方
法により第１の領域２２及び第２の領域２３に於
てP-型Si基板２１面を表出する窓を有するフイ
ールド酸化膜２４を形成し、次いで熱酸化法によ
りP-型Si基板２１表出面に、例えば300〜500
〔Å〕程度の厚さを有する第１のゲート酸化膜２
５を形成し、次いで該被処理基板上に通常の化学
気相成長（CVD）法を用いて、例えば3000〜
5000〔Å〕程度の厚さの第１の多結晶Si層２６′を
形成した後、該第１の多結晶Si層２６′上に第１
の領域２２全面上を覆う第１のフオト・レジス
ト・パターン２０を形成する。次いで該フオト・
レジスト・パターン２０をマスクとして四ふつ化
炭素（CF4）プラズマ・エツチング等の方法によ
り第１の多結晶Si層２６′をパターニングした後、
ふつ酸（HF）等を用いて第２の領域２３上の第
１のゲート酸化膜２５をエツチング除去して、第
２図ｂに示すように第１の領域２２上に第１のゲ
ート酸化膜２５を介して該領域のP-型Si基板２
１面を覆う第１の多結晶Siパターン２６を形成
し、且つ第２の領域２３のP-型Si基板２１面を
表出せしめる。次いで第２図ｃに示すように熱酸
化法を用いて第１の多結晶Siパターン２６の表面
及び第２の領域２３に表出するP-型Si基板２１
面に、例えば300〜800〔Å〕程度の厚さの第２の
ゲート酸化膜２７を形成し、次いで該基板上に通
常のCVD法により3000〜5000〔Å〕程度の第２の
多結晶Si層２８′を堆積形成し、次いで熱酸化法
により該第２の多結晶Si層２８′の表面に500〔Å〕
程度の厚さの二酸化シリコン（SiO2）層２９を
形成し、次いでCVD法により該SiO2層２９上に
例えば1000〜2000〔Å〕程度の厚さの第３の多結
晶Si層３０を堆積形成し、次いで第１の領域２２
及び第２の領域２３を覆う第３の多結晶Si層３０
上にゲート電極パターンに対応する第２のフオ
ト・レジスト・パターン（特許請求の範囲記載の
第１のレジスト・パターンに対応）３１を形成す
る。次いで該第２のフオト・レジスト・パターン
３１をマスクとしてCF4ガスによるリアクテイ
ブ・イオンエツチング等の方法により第３の多結
晶Si層３０を、次いでHF等によりSiO2層２９
を、次いでCF4リアクテイブ・イオン・エツチン
ク法等により第２の多結晶Si層２８′を順次選択
エツチングして、第２図ｄに示すように、第１の
領域２２を覆う第１の多結晶Siパターン２６及び
第２の領域２３のP-型Si基板２１上に、第２の
ゲート酸化膜２７を介して、上部に第３の多結晶
Si層３０及びSiO2層２９を有する第２の多結晶Si
パターン２８を形成する。なお、上記リアクテイ
ブ・イオン・エツチングに於て、第２のフオト・
レジスト・パターン３１上には薄い変質層３２が
形成される。次いで第２のフオト・レジスト・パ
ターン３１を変質層３２と共に酸素（O2）プラ
ズマ処理等により除去した後、第２図ｅに示すよ
うに第２の領域２３上を第３のフオト・レジス
ト・パターン（特許請求の範囲記載の第２のレジ
ストパターンに対応）３３で覆い、HF等による
ウエツト・エツチングを施して、第１の多結晶Si
パターン２６上に表出している第２のゲート酸化
膜２７を選択的に除去する。なお、該本発明の方
法に於ては、第２の領域２３上を覆う第３のフオ
トレジスト・パターン３３は直かに第２の領域２
３に表出するSi基板２１面及び第３の多結晶Si層
３０上に接するので、被覆欠陥が生ずることがな
く、前記ウエツト・エツチングに際して第２の領
域２３は確実に保護される。又前記ウエツト・エ
ツチングに際して第２のフオト・レジスト・パタ
ーン３１をマスクとして用いないので、フオトレ
ジスト変質層３２の細片により第２のゲート酸化
膜２７のエツチングが阻害されることがなく選択
エツチングが完全に行われる。次いで第２図ｆに
示すように第２の領域２３上の第３のフオト・レ
ジスト・パターン３３をO2プラズマ処理等によ
り除去し、次いでCF4リアクテイブ・イオンエツ
チング等の方法により該基板面に表出している第
１の多結晶Siパターン２６及び、第２の多結晶Si
パターン２８上の第３の多結晶Si層３０をエツチ
ング除去し、第２図ｇに示すように、第１の領域
２２の第１のゲート酸化膜２５上に、第２のゲー
ト酸化膜２７を介して上層にSiO2膜２９を有す
る第２の多結晶Siパターン２８が積層された第１
の多結晶Siパターン２６を、又第２の領域２３の
第２のゲート酸化膜２７上に、上層にSiO2膜２
９を有する第２の多結晶Siパターン２８を形成す
る。次いで該基板面をHF等により全面エツチン
グして第２図ｈに示すように、第１の領域２２に
表出するP-型Si基板２１面上に第１のゲート酸
化膜２５、第１の多結晶Siパターン２６、第２の
ゲート酸化膜２７及び第２の多結晶Siパターン２
８が順次積層されてなる２重ゲートGdを、又第
２の領域２３に表出するP-型Si基板２１面上に
第２のゲート酸化膜２７と第２の多結晶Siパター
ン２８が順次積層されてなる一層ゲートGsを形
成する。次いで第２図ｉに示すように前記２重ゲ
ートGd、一層ゲートGs及びフイールド酸化膜２
４をマスクとして通常の方法によりＮ型不純物の
拡散を行い、第１、第２の領域２２，２３に表出
しているP-型Si基板２１面にN+型ソース・ドレ
イン領域３４を形成する。そして図示しないが以
後該基板上に絶縁膜の形成、アルミニウム配線の
形成、カバー絶縁膜の形成等がなされ、同一Si基
板上に２重ゲートMOSトランジスタと一層ゲー
トMOSトランジスタが併設される構造の半導体
装置が提供される。
なお上記実施例においては、ゲート電極材料と
して多結晶Siを用いたが、該電極材料としては上
記以外にモリブデン（Mo）、タングステン
（Ｗ）、チタニウム（Ti）等の高融点金属、或る
いはこれら高融点金属の珪化物等を適用すること
もできる。又、ゲート絶縁膜としてはSiO2膜以
外にアルミナ（Al2O3）膜、窒化シリコン
（Si3N4）膜等も適用できる。
して多結晶Siを用いたが、該電極材料としては上
記以外にモリブデン（Mo）、タングステン
（Ｗ）、チタニウム（Ti）等の高融点金属、或る
いはこれら高融点金属の珪化物等を適用すること
もできる。又、ゲート絶縁膜としてはSiO2膜以
外にアルミナ（Al2O3）膜、窒化シリコン
（Si3N4）膜等も適用できる。
以上説明したように本発明によれば、２重ゲー
トMISトランジスタの下部ゲート電極のパターニ
ングに際して、上部ゲート電極のパターニングマ
スクとして用いたフオト・レジスト・パターンを
そのままマスクとして用いず、該フオト・レジス
ト・パターンを除去した後、該フオト・レジス
ト・パターン下部に予め設けられた電極材料層を
マスクとして選択エツチングを行うので、前記フ
オト・レジスト・パターン上に形成されている変
質層の剥離細片によるエツチングのむらがなくな
り、ゲート形成完了後Si基板のソース・ドレイン
領域形成面上に酸化膜、多結晶Si層等の残渣が形
成されることがない。又、２重ゲートMISトラン
ジスタの下層ゲート電極を形成する際に於ける１
層ゲートMISトランジスタ形成領域上のフオト・
レジストによる被覆も完全になるので、該下層ゲ
ート電極形成工程に於て１層ゲートMISトランジ
スタのソース・ドレイン形成領域に欠陥部を生ず
ることがない。
トMISトランジスタの下部ゲート電極のパターニ
ングに際して、上部ゲート電極のパターニングマ
スクとして用いたフオト・レジスト・パターンを
そのままマスクとして用いず、該フオト・レジス
ト・パターンを除去した後、該フオト・レジス
ト・パターン下部に予め設けられた電極材料層を
マスクとして選択エツチングを行うので、前記フ
オト・レジスト・パターン上に形成されている変
質層の剥離細片によるエツチングのむらがなくな
り、ゲート形成完了後Si基板のソース・ドレイン
領域形成面上に酸化膜、多結晶Si層等の残渣が形
成されることがない。又、２重ゲートMISトラン
ジスタの下層ゲート電極を形成する際に於ける１
層ゲートMISトランジスタ形成領域上のフオト・
レジストによる被覆も完全になるので、該下層ゲ
ート電極形成工程に於て１層ゲートMISトランジ
スタのソース・ドレイン形成領域に欠陥部を生ず
ることがない。
従つて本発明の方法を用いてゲートの形成を行
うことにより、均一なソース・ドレイン領域の形
成が可能になるので、同一基板上に２重ゲート
MISトランジスタと１層ゲートMISトランジスタ
が併設される半導体装置の製造歩留まりが向上す
る。
うことにより、均一なソース・ドレイン領域の形
成が可能になるので、同一基板上に２重ゲート
MISトランジスタと１層ゲートMISトランジスタ
が併設される半導体装置の製造歩留まりが向上す
る。
第１図ａ乃至ｅは従来方法の工程断面図で、第
２図ａ乃至ｉは本発明の方法の工程断面図であ
る。 図に於て、２１はP-型シリコン基板、２２は
第１の領域、２３は第２の領域、２４はフイール
ド酸化膜、２５は第１のゲート酸化膜、２６′は
第１の多結晶シリコン層、２６は第１の多結晶シ
リコン・パターン、２０は第１のフオト・レジス
ト・パターン、２８′は第２の多結晶シリコン層、
２８は第２の多結晶シリコン・パターン、２９は
二酸化シリコン層、３０は第３の多結晶シリコン
層、３１は第２のフオト・レジスト・パターン
（特許請求の範囲記載の第１のレジスト・パター
ンに対応）、３２はフオト・レジスト変質層、３
３は第３のフオト・レジスト・パターン（特許請
求の範囲記載の第２のレジスト・パターンに対
応）、３４はN+型ソース・ドレイン領域、Gdは
２重ゲート、Gsは１層ゲートを示す。
２図ａ乃至ｉは本発明の方法の工程断面図であ
る。 図に於て、２１はP-型シリコン基板、２２は
第１の領域、２３は第２の領域、２４はフイール
ド酸化膜、２５は第１のゲート酸化膜、２６′は
第１の多結晶シリコン層、２６は第１の多結晶シ
リコン・パターン、２０は第１のフオト・レジス
ト・パターン、２８′は第２の多結晶シリコン層、
２８は第２の多結晶シリコン・パターン、２９は
二酸化シリコン層、３０は第３の多結晶シリコン
層、３１は第２のフオト・レジスト・パターン
（特許請求の範囲記載の第１のレジスト・パター
ンに対応）、３２はフオト・レジスト変質層、３
３は第３のフオト・レジスト・パターン（特許請
求の範囲記載の第２のレジスト・パターンに対
応）、３４はN+型ソース・ドレイン領域、Gdは
２重ゲート、Gsは１層ゲートを示す。
Claims (1)
- １ ２重ゲートMISトランジスタと１層ゲート
MISトランジスタが一半導体基体上に併設される
構造の半導体装置の製造方法に於て、半導体基体
面の表出する第１の領域に、第１のゲート絶縁膜
を介して該第１の領域前面を覆う第１の電極材料
パターンを形成する工程、該第１の電極材料パタ
ーン及び半導体基体面の表出する第２の領域上
に、第２のゲート絶縁膜及び第２の電極材料層を
順次形成する工程、該第２の電極材料層上に絶縁
物層及び第３の電極材料層を順次形成する工程、
第１のレジスト・パターンをマスクとして前記第
３の電極材料層、絶縁物層及び第２の電極材料層
の選択エツチングを行い、第１の電極材料層及び
第２の領域表面の前記第２のゲート絶縁膜上に、
絶縁物層及び第３の電極材料層を上部に有する第
２の電極材料パターンを形成する工程、前記第１
のレジスト・パターンを除去した後、前記第２の
領域上に該領域全面を覆う第２のレジスト・パタ
ーンを形成し、該第２のレジスト・パターンをマ
スクとして選択エツチングを行つて、前記第１の
電極材料パターン上に表出する第２のゲート絶縁
膜を除去する工程、前記第２のレジスト・パター
ンを除去した後、前記第１の電極材料パターンの
表出部及び第２の電極材料パターン上の第３の電
極材料層をエツチング除去する工程、前記第２の
電極材料パターン上の絶縁物層及び第１、第２の
領域上に表出せしめられた前記第１及び第２のゲ
ート絶縁膜をエツチング除去して、前記第１の領
域の半導体基体上に第１のゲート絶縁膜、第１の
電極材料層、第２のゲート絶縁膜及び第２の電極
材料層が順次積層されてなる２重ゲートを、前記
第２の領域の半導体基体上に第２のゲート絶縁膜
及び第２の電極材料層が順次積層されてなる１層
ゲートを形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089153A JPS57204160A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56089153A JPS57204160A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204160A JPS57204160A (en) | 1982-12-14 |
| JPH0320908B2 true JPH0320908B2 (ja) | 1991-03-20 |
Family
ID=13962900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56089153A Granted JPS57204160A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57204160A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683685B2 (ja) * | 2000-01-17 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
-
1981
- 1981-06-10 JP JP56089153A patent/JPS57204160A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57204160A (en) | 1982-12-14 |
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