JPH065624A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ブロッキング膜をゲート絶縁膜にダメージを与
えることなく形成して、薄膜トランジスタの製造歩留を
向上させる。 【構成】基板１上にゲート電極２を形成し、その上に窒
化シリコンからなるゲート絶縁膜３とシリコンからなる
ｉ型半導体膜４とを成膜して、ｉ型半導体膜４の表面に
酸化シリコン膜４ａを生成させた後、その上に金属膜１
０を成膜するとともにこの金属膜１０をパターニングし
てブロッキング膜１０ａを形成し、前記酸化シリコン膜
４ａを除去してからｉ型半導体膜４の上にｎ型半導体膜
５を介してソース電極６およびドレイン電極７を形成し
た後、ｎ型半導体膜５を分離し、次いでブロッキング膜
１０ａを除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタとして、逆スタガー型
と呼ばれる構造のものがある。図２は従来の逆スタガー
型薄膜トランジスタの断面図である。

【０００３】この薄膜トランジスタは、ガラス等からな
る絶縁性基板１の上に形成されたゲート電極２と、この
ゲート電極２を覆う窒化シリコン（Ｓi Ｎ）からなるゲ
ート絶縁膜３と、このゲート絶縁膜３の上に前記ゲート
電極２に対向させて形成されたアモルファスシリコン
（ａ−Ｓi ）からなるｉ型半導体膜４と、このｉ型半導
体膜４の上に、ｎ型不純物をドープしたアモルファスシ
リコンからなるｎ型半導体膜５を介して形成されたソー
ス電極６およびドレイン電極７とで構成されており、上
記ｎ型半導体膜５は、ソース電極６とドレイン電極７と
の間において分離されて、前記ｉ型半導体膜４にチャン
ネルを形成している。

【０００４】また、上記逆スタガー型の薄膜トランジス
タでは、一般に、ｉ型半導体膜４のの上に、そのチャン
ネルとなる領域を保護するブロッキング膜８を設けてい
る。このブロッキング膜８は、薄膜トランジスタの製造
においてｉ型半導体膜４の上に成膜したｎ型半導体膜５
を分離する際に、ｉ型半導体膜４のチャンネル領域がダ
メージを受けるのを防ぐために設けられており、このブ
ロッキング膜５は一般に、ゲート絶縁膜３と同質の窒化
シリコンで形成されている。

【０００５】上記薄膜トランジスタは、次のような製造
方法で製造されている。

【０００６】［工程１］まず、基板１上にゲート電極２
を形成し、その上に、ゲート絶縁膜３と、ｉ型半導体膜
４と、ブロッキング膜用絶縁膜とを順次成膜する。な
お、ゲート電極２は、基板１上にゲート電極用金属膜を
スパッタ装置により成膜し、この金属膜をフォトリソグ
ラフィ法によりパターニングして形成されており、ま
た、ゲート絶縁膜３とｉ型半導体膜４とブロッキング膜
５は、プラズマＣＶＤ装置により連続して成膜されてい
る。

【０００７】［工程２］次に、上記ブロッキング膜用絶
縁膜をフォトリソグラフィ法によりパターニングし、ｉ
型半導体膜４のチャンネルとなる領域を覆うブロッキン
グ膜８を形成する。

【０００８】［工程３］次に、上記ｉ型半導体膜４の上
に、ｎ型半導体膜５を介してソース電極６およびドレイ
ン電極７を形成するとともに、前記ｎ型半導体膜５をブ
ロッキング膜８の上において分離してｉ型半導体膜４に
チャンネルを形成し、薄膜トランジスタを完成する。

【０００９】なお、この工程では、ｎ型半導体膜５をプ
ラズマＣＶＤ装置によって成膜し、その上にソース，ド
レイン電極用金属膜をスパッタ装置により成膜した後、
前記金属膜とｎ型半導体膜５とその下のｉ型半導体膜４
とをフォトリソグラフィ法によってトランジス素子の外
形にパターニングし、この後、前記金属膜をｉ型半導体
膜４のチャンネル領域に対応する部分において分離して
ソース，ドレイン電極６，７を形成するとともに、この
ソース，ドレイン電極６，７間において前記ｎ型半導体
膜５を分離している。

【００１０】この場合、ｎ型半導体膜５は、ブロッキン
グ膜８の上においてエッチングされるため、ｎ型半導体
膜５の分離時にｉ型半導体膜４のチャンネルとなる領域
がエッチングされてダメージを受けることはない。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法では、ｉ型半導体膜４
のチャンネルとなる領域を保護するブロッキング膜８を
ゲート絶縁膜３と同質の窒化シリコンで形成しているた
め、このブロッキング膜用絶縁膜をパターニングしてブ
ロッキング膜８を形成する際に、ｉ型半導体膜４の下の
ゲート絶縁膜３にダメージを与えてしまうことがあっ
た。

【００１２】これは、ｉ型半導体膜４にピンホールがあ
るため、ブロッキング用絶縁膜のパターニング時に、そ
のエッチング液がｉ型半導体膜４のピンホールを通って
ゲート絶縁膜３に達し、このゲート絶縁膜３もエッチン
グされてしまうからであり、そのため、ゲート絶縁膜３
にピンホール等の欠陥が発生してしまう。

【００１３】なお、ブロッキング用絶縁膜のパターニン
グを、エッチング液を用いるウエットエッチングによっ
て行なっているのは、ドライエッチングでは、ブロッキ
ング用絶縁膜のエッチングに続いてその下のｉ型半導体
膜４もエッチングされてしまうためである。

【００１４】そして、上記のようにゲート絶縁膜３にピ
ンホール等の欠陥が発生すると、ゲート電極２とソー
ス，ドレイン電極６，７との間に短絡が発生して、薄膜
トランジスタが欠陥品となってしまう。このため、従来
の製造方法は、薄膜トランジスタの製造歩留が悪いとい
う問題をもっていた。

【００１５】本発明は、ｉ型半導体膜のチャンネルとな
る領域を保護するブロッキング膜をゲート絶縁膜にダメ
ージを与えることなく形成して、薄膜トランジスタの製
造歩留を向上させることができる薄膜トランジスタの製
造方法を提供することを目的としたものである。

【００１６】

【課題を解決するための手段】本発明は、基板上にゲー
ト電極を形成し、その上に、窒化シリコンからなるゲー
ト絶縁膜と、シリコンからなるｉ型半導体膜とを順次成
膜する工程と、前記ｉ型半導体膜の表面を酸化処理して
このｉ型半導体膜の表面に酸化シリコン膜を生成させる
工程と、前記ｉ型半導体膜の上にブロッキング膜用金属
膜を成膜する工程と、前記ブロッキング膜用金属膜をパ
ターニングして前記ｉ型半導体膜のチャンネルとなる領
域を覆うブロッキング膜を形成した後、露出されたｉ型
半導体膜の表面の前記酸化シリコン膜を除去する工程
と、前記ｉ型半導体膜の上にｎ型半導体膜を介してソー
ス電極およびドレイン電極を形成するとともに、前記ｎ
型半導体膜を前記ブロッキング膜の上において分離する
工程と、前記ブロッキング膜を除去する工程と、によっ
て薄膜トランジスタを製造するものである。

【００１７】

【作用】このように、ｉ型半導体膜のチャンネルとなる
領域を保護するブロッキング膜を金属膜で形成すれば、
そのパターニングを、ゲート絶縁膜はエッチングしない
エッチング液を用いて行なうことができるため、ブロッ
キング膜の形成時にそのエッチング液がｉ型半導体膜の
ピンホールを通ってゲート絶縁膜に達しても、ゲート絶
縁膜がダメージを受けることはないし、また、ｎ型半導
体膜を分離した後に前記ブロッキング膜を除去すれば、
ソース，ドレイン間を電気的に分離することができる。

【００１８】なお、上記ブロッキング膜を形成する場
合、ｉ型半導体膜の上に直接ブロッキング膜用金属膜を
成膜すると、シリコンからなるｉ型半導体膜とブロッキ
ング膜用金属膜との界面に導電性をもつメタルシリサイ
ドの層が生成して、ｉ型半導体膜とその上に成膜するｎ
型半導体膜との良好なオーミックコンタクトを得ること
ができなくなったり、ｉ型半導体膜のチャンネル領域に
ソース，ドレイン間リークが発生したりするが、本発明
では、ｉ型半導体膜の表面を酸化処理してこのｉ型半導
体膜の表面に酸化シリコン膜を生成させた後にブロッキ
ング膜用金属膜を成膜しているため、ｉ型半導体膜の表
面に前記メタルシリサイドの層が生成することはない。

【００１９】また、本発明では、ブロッキング膜用金属
膜をパターニングしてブロッキング膜を形成した後、露
出されたｉ型半導体膜の表面の酸化シリコン膜を除去し
てから、ｉ型半導体膜の上にｎ型半導体膜を介してソー
ス電極およびドレイン電極を形成しているため、ｉ型半
導体膜と前記ｎ型半導体膜との良好なオーミックコンタ
クトを得ることができる。

【００２０】この場合、ｉ型半導体膜の表面の酸化シリ
コン膜は、窒化シリコンからなるゲート絶縁膜とのエッ
チング選択比が大きいエッチング液を用いてエッチング
できるから、前記酸化シリコン膜を除去する際にそのエ
ッチング液がｉ型半導体膜のピンホールを通ってゲート
絶縁膜に達しても、ゲート絶縁膜がダメージを受けるこ
とはほとんどない。

【００２１】なお、前記酸化シリコン膜はｉ型半導体膜
のチャンネル領域の表面にもあるが、この酸化シリコン
膜は絶縁膜であるため、前記チャンネル領域の表面の酸
化シリコン膜は除去しても、あるいはそのまま残してお
いてもよい。

【００２２】

【実施例】以下、本発明の一実施例を図１を参照して説
明する。なお、図１において、図２に示した従来の薄膜
トランジスタと対応するものには同符号を付し、重複す
る説明は省略する。

【００２３】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる絶縁性基板１の上に、従来の製造
方法と同様にしてゲート電極２を形成し、その上に、窒
化シリコンからなるゲート絶縁膜３と、アモルファスシ
リコンからなるｉ型半導体膜４とを順次成膜する。な
お、ゲート絶縁膜３とｉ型半導体膜４はプラズマＣＶＤ
装置により連続して成膜する。

【００２４】［工程２］次に、図１（ｂ）に示すよう
に、上記ｉ型半導体膜４の表面を酸素プラズマによって
酸化処理し、このｉ型半導体膜４の表面に、膜厚が１０
ｎｍ程度以下の薄い酸化シリコン（Ｓi Ｏ₂ ）膜４ａを
生成させる。

【００２５】［工程３］次に、図１（ｃ）に示すよう
に、上記ｉ型半導体膜４の上（酸化シリコン膜４ａの
上）に、クロム（Ｃr ），アルミニウム（Ａl ），アル
ミニウム系合金等からなるブロッキング膜用金属膜１０
をスパッタ装置により成膜する。

【００２６】この場合、ｉ型半導体膜４の表面を酸化処
理せずにその上に直接ブロッキング膜用金属膜１０を成
膜すると、アモルファスシリコンからなるｉ型半導体膜
４との界面にメタルシリサイドの層が生成するが、上記
のようにｉ型半導体膜４の表面に酸化シリコン膜４ａを
生成させた後にブロッキング膜用金属膜１０を成膜すれ
ば、ｉ型半導体膜４の表面にメタルシリサイド層が生成
することはない。

【００２７】［工程４］次に、図１（ｄ）に示すよう
に、上記ブロッキング膜用金属膜１０をフォトリソグラ
フィ法によりパターニングして、ｉ型半導体膜４のチャ
ンネルとなる領域を覆うブロッキング膜１０ａを形成
し、この後、ブロッキング膜用金属膜１０のパターニン
グにより露出されたｉ型半導体膜４の表面の酸化シリコ
ン膜４ａを除去して、ｉ型半導体膜４の清浄な面を表出
させる。

【００２８】この場合、上記ブロッキング膜用金属膜１
０のパターニングはウエットエッチングによって行なう
が、このブロッキング膜用金属膜１０は、窒化シリコン
からなるゲート絶縁膜３はエッチングしないエッチング
液でエッチングできるから、ブロッキング膜１０ａの形
成時にそのエッチング液がｉ型半導体膜４のピンホール
を通ってゲート絶縁膜３に達しても、このゲート絶縁膜
３がダメージを受けることはない。

【００２９】また、上記酸化シリコン膜４ａは、窒化シ
リコンからなるゲート絶縁膜３とのエッチング選択比が
大きいエッチング液、例えば弱い弗酸（ＮＨ₄ Ｆ）系の
エッチング液を用いてエッチングできるし、また、この
酸化シリコン膜４ａは１０ｎｍ程度以下の極く薄い膜で
あるために短時間でエッチングできるから、この酸化シ
リコン膜４ａを除去する際にそのエッチング液がｉ型半
導体膜４のピンホールを通ってゲート絶縁膜３に達して
も、ゲート絶縁膜３がダメージを受けることはほとんど
ない。

【００３０】［工程５］次に、図１（ｅ）に示すよう
に、上記ｉ型半導体膜４の上に、ｎ型不純物をドープし
たアモルファスシリコンからなるｎ型半導体膜５を介し
てソース電極６およびドレイン電極７を形成するととも
に、前記ｎ型半導体膜５をブロッキング膜１０ａの上に
おいて分離する。

【００３１】この工程では、まず従来の製造方法と同様
に、ｎ型半導体膜５をプラズマＣＶＤ装置によって成膜
し、その上にソース，ドレイン電極用金属膜をスパッタ
装置により成膜した後、前記金属膜とｎ型半導体膜５と
その下のｉ型半導体膜４とをフォトリソグラフィ法によ
ってトランジス素子の外形にパターニングし、この後、
前記金属膜をｉ型半導体膜４のチャンネル領域に対応す
る部分において分離してソース，ドレイン電極６，７を
形成するとともに、このソース，ドレイン電極６，７間
において前記ｎ型半導体膜５を分離する。この場合、ｎ
型半導体膜５は、ブロッキング膜１０ａの上においてエ
ッチングされるため、ｎ型半導体膜５の分離時にｉ型半
導体膜４のチャンネルとなる領域がエッチングされてダ
メージを受けることはない。

【００３２】［工程６］次に、図１（ｆ）に示すよう
に、上記ブロッキング膜１０ａを除去して、ｉ型半導体
膜４のチャンネル領域を露出させ、この後、ｉ型半導体
膜４のチャンネル領域の表面に残っている酸化シリコン
膜４ａを除去して薄膜トランジスタを完成する。

【００３３】この工程において、上記ブロッキング膜１
０ａの除去は、上述した［工程４］におけるブロッキン
グ膜用金属膜１０のパターニングに使用したエッチング
液を用い、上記ｎ型半導体膜５の分離により露出された
部分をエッチングして行なう。したがって、この場合
も、ｉ型半導体膜４にダメージを与えることはないし、
また、窒化シリコンからなるゲート絶縁膜３は前記エッ
チング液ではほとんどエッチングされないため、このエ
ッチング液がｉ型半導体膜４のピンホールを通ってゲー
ト絶縁膜３に達しても、ゲート絶縁膜３がダメージを受
けることはない。

【００３４】そして、上記ブロッキング膜１０ａを除去
すると、金属膜からなるブロッキング膜１０ａを介して
短絡されていたソース，ドレイン間が電気的に分離され
る。なお、前記ブロッキング膜１０ａの両側縁部はソー
ス側とドレイン側とに分離されたｎ型半導体膜５で覆わ
れているため、このブロッキング膜１０ａの両側縁部は
エッチングされずに図１（ｆ）に示したように残るが、
この両側縁部はブロッキング膜１０ａの中央部分の除去
によって互いに切離されているから、ｎ型半導体膜５の
下にブロッキング膜１０ａの両側縁部が残っても問題は
ない。

【００３５】また、ｉ型半導体膜４のチャンネル領域の
表面に残っている酸化シリコン膜４ａを除去は、上述し
た［工程４］における酸化シリコン膜４ａの除去と同様
に、弱い弗酸系のエッチング液を用いるウエットエッチ
ングによって行なう。したがって、この場合も、酸化シ
リコン膜４ａを除去する際にそのエッチング液がｉ型半
導体膜４のピンホールを通ってゲート絶縁膜３に達して
も、ゲート絶縁膜３がダメージを受けることはほとんど
ない。

【００３６】なお、ｉ型半導体膜４の表面の酸化シリコ
ン膜４ａを除去すると、この酸化シリサイド膜４ａが無
くなった分だけｉ型半導体膜４の膜厚が薄くなるが、前
記酸化シリサイド膜４ａの厚さは１０ｎｍ程度以下であ
るため、この酸化シリサイド膜４ａの除去によるｉ型半
導体膜４の膜厚の減少はほとんど問題にならない。

【００３７】そして、上記製造方法では、ｉ型半導体膜
４のチャンネルとなる領域を保護するブロッキング膜１
０ａを金属膜で形成しているため、このブロッキング膜
１０ａの形成時にそのエッチング液がｉ型半導体膜４の
ピンホールを通ってゲート絶縁膜３に達しても、このゲ
ート絶縁膜３がダメージを受けることはないし、また、
ｎ型半導体膜５を分離した後に前記ブロッキング膜１０
ａを除去しているため、ソース，ドレイン間を電気的に
分離することができる。

【００３８】また、上記製造方法では、ｉ型半導体膜４
の表面を酸化処理してこのｉ型半導体膜４の表面に酸化
シリコン膜４ａを生成させた後にブロッキング膜用金属
膜１０を成膜しているため、ｉ型半導体膜４の上にブロ
ッキング膜用金属膜１０を成膜する際に、ｉ型半導体膜
４の表面にメタルシリサイドの層を生成させてしまうこ
とはない。

【００３９】すなわち、ｉ型半導体膜４のチャンネル領
域の上に金属膜からなるブロッキング膜１０ａを形成す
る場合、ｉ型半導体膜４の上に直接ブロッキング膜用金
属膜１０を成膜すると、アモルファスシリコンからなる
ｉ型半導体膜４との界面に導電性をもつメタルシリサイ
ドの層が生成するが、このメタルシリサイド層はブロッ
キング膜用金属膜１０のパターニングに用いるエッチン
グ液ではほとんどエッチングされないため、ブロッキン
グ膜用金属膜１０をパターニングしてブロッキング膜１
０ａを形成した後も、また前記ブロッキング膜１０ａを
除去した後も、ｉ型半導体膜４の表面にメタルシリサイ
ド層が残ってしまう。そして、前記メタルシリサイド層
は導電性をもっているため、このメタルシリサイド層が
ｉ型半導体膜４の表面にあると、ｉ型半導体膜４とその
上に成膜するｎ型半導体膜５との良好なオーミックコン
タクトを得ることができなくなったり、ｉ型半導体膜４
のチャンネル領域にソース，ドレイン間リークが発生し
たりする。

【００４０】しかし、上記製造方法のように、ｉ型半導
体膜４の表面を酸化処理してからブロッキング膜用金属
膜１０を成膜すれば、ｉ型半導体膜４の表面にメタルシ
リサイド層が生成することはないため、上記のような問
題はない。

【００４１】また、上記製造方法では、ブロッキング膜
用金属膜１０をパターニングしてブロッキング膜１０ａ
を形成した後、露出されたｉ型半導体膜４の表面の酸化
シリコン膜４ａを除去してから、ｉ型半導体膜４の上に
ｎ型半導体膜５を介してソース電極６およびドレイン電
極７を形成しているため、ｉ型半導体膜４と前記ｎ型半
導体膜５との良好なオーミックコンタクトを得ることが
できる。

【００４２】この場合、ｉ型半導体膜４の表面の酸化シ
リコン膜４ａは、窒化シリコンからなるゲート絶縁膜３
とのエッチング選択比が大きいエッチング液を用いてエ
ッチングできるから、前記酸化シリコン膜４ａを除去す
る際にそのエッチング液がｉ型半導体膜４のピンホール
を通ってゲート絶縁膜３に達しても、ゲート絶縁膜３が
ダメージを受けることはほとんどない。これは、ブロッ
キング膜１０ａを除去した後に行なうｉ型半導体膜４の
チャンネル領域の表面の酸化シリコン膜４ａの除去にお
いても同様である。

【００４３】したがって、上記製造方法によれば、ｉ型
半導体膜４のチャンネルとなる領域を保護するブロッキ
ング膜１０ａをゲート絶縁膜３にダメージを与えること
なく形成して、ゲート電極２とソース，ドレイン電極
６，７との間の短絡の発生をなくし、薄膜トランジスタ
の製造歩留を向上させることができるし、また、ｉ型半
導体膜４とｎ型半導体膜５とのオーミックコンタクトが
良好で、かつソース，ドレイン間リークもない、良好な
特性の薄膜トランジスタを得ることができる。

【００４４】なお、上記実施例では、ｉ型半導体膜４の
表面の酸化処理を酸素プラズマによって行なっている
が、この酸化処理は、硝酸のような酸化剤を用いて行な
っても、また紫外線照射によるオゾン酸化によって行な
ってもよい。

【００４５】また、上記実施例では、ブロッキング膜１
０ａを除去した後に、ｉ型半導体膜４のチャンネル領域
の表面の酸化シリコン膜４ａを除去しているが、この酸
化シリコン膜４ａは絶縁膜であるため、前記チャンネル
領域の表面の酸化シリコン膜４ａは、除去せずにそのま
ま残しておいてもよい。

【００４６】

【発明の効果】本発明によれば、ｉ型半導体膜のチャン
ネルとなる領域を保護するブロッキング膜をゲート絶縁
膜にダメージを与えることなく形成して、ゲート電極と
ソース，ドレイン電極との間の短絡の発生をなくし、薄
膜トランジスタの製造歩留を向上させることができる
し、また、ｉ型半導体膜とｎ型半導体膜とのオーミック
コンタクトが良好で、かつソース，ドレイン間リークも
ない、良好な特性の薄膜トランジスタを得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例による薄膜トランジスタの製
造方法を示す各工程における断面図。

【図２】従来の薄膜トランジスタの断面図。

【符号の説明】

１…基板、２…ゲート電極、３…ゲート絶縁膜、４…ｉ
型半導体膜、４ａ…酸化シリコン膜、５…ｎ型半導体
膜、６…ソース電極、７…ドレイン電極、１０…ブロッ
キング膜用金属膜、１０ａ…ブロッキング膜。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲート電極を形成し、その上に、
   窒化シリコンからなるゲート絶縁膜と、シリコンからな
   るｉ型半導体膜とを順次成膜する工程と、 前記ｉ型半導体膜の表面を酸化処理してこのｉ型半導体
   膜の表面に酸化シリコン膜を生成させる工程と、 前記ｉ型半導体膜の上にブロッキング膜用金属膜を成膜
   する工程と、 前記ブロッキング膜用金属膜をパターニングして前記ｉ
   型半導体膜のチャンネルとなる領域を覆うブロッキング
   膜を形成した後、露出されたｉ型半導体膜の表面の前記
   酸化シリコン膜を除去する工程と、 前記ｉ型半導体膜の上にｎ型半導体膜を介してソース電
   極およびドレイン電極を形成するとともに、前記ｎ型半
   導体膜を前記ブロッキング膜の上において分離する工程
   と、 前記ブロッキング膜を除去する工程と、 からなることを特徴とする薄膜トランジスタの製造方
   法。